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Digital-Frequenz-Phasenkomparator
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Die Erfindung betrifft einen digitalen Frequenz-Phasenkomparator,
bestehend aus der Hintereinanderschaltung eines eine erste Kippanordnung aufweisenden
frequenzsensitiven Teils und eines aus einer zweiten Kippanordnung bestehenden phasensensitiven
Teils, bei dem der frequenzsensitive Teil einen ersten Eingang für die in ihrer
Folgefrequenz zu regelnde Impulsfolge und einen zweiten Eingang für eine Referenzimpulsfolge
aufweist und bei dem auf der Ausgangsseite des phasensensitiven Teils das Regelsignal
abgenommen ist.
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Regelschaltungen, die zwei Frequenzen exakt auf den gleichen Wert
ohne Regelabweichung einstellen sollen, arbeiten in der Weise, daß der Phasenunterschied
zwischen der in ihrer Folgefrequenz zu regelnden Impulsfolge und der Referenzimpulsfolge
in dem phasensensitiven Teil gemessen wird und daraufhin über eine Regelstrecke
so auf die in ihrer Folgefrequenz zu regelnde Impulsfolge eingewirkt wird, daß der
Phasenunterschied konstant ist. Da der Phasenunterschied das Zeitintegral der Frequenzdifferenz
ist, wird die Frequenzdifferenz auch dann zu Null, wenn der Phasenunterschied eine
konstante Größe annimmt.
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Zum Messen des Phasenunterschiedes gibt es viele Schaltungsanordnungen,
die allerdings erst dann arbeiten, wenn die in ihrer Folgefrequenz zu regelnde Impulsfolge
(Istfrequenz) den Wert der Referenzimpulsfolge (Sollfrequenz) schon nahezu erreicht
hat. Es wird daher zusätzlich ein frequenzsensitiver Teil verwendet, der bei größeren
Frequenzabweichungen das Vorzeichen der Frequenzdifferenz
ermittelt
und die in ihrer Folgefrequenz zu regelnde Impulsfolge solange nachregelt, bis der
Fangbereich des phasensensitiven Teils erreicht ist.
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Derartige digitale Frequenz-Phasenkomparatoren sind in einer Phasenregelschleife
(phase-locked-loop PLL) eingesetzt. Dabei ist das auf der Ausgangsseite des phasensensitiven
Teils des digitalen Frequenz-Phasenkomparators abgenommene Regelsignal über ein
Schleifenfilter, z.B. einen Tiefpaß, an einen in der Frequenz verstimmbaren Oszillator
(Voltage Controlled Oscillator VCO) geführt. Das Ausgangssignal des Oszillators
stellt die in ihrer Folgefrequenz zu regelnde Impulsfolge dar, die an den Eingang
des digitalen Frequenz-Phasenkomparators gelangt, wo sie mit der Referenzimpulsfolge
nach Frequenz und Phase verglichen wird.
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Phasenregelschleifen dieser Art werden in der modernen Funktechnik
sehr oft verwendet, z.B. für Datenmultiplexer in einem Richtfunkgerät. An die Phasenregelschleifen
werden hinsichtlich ihrer Stabilität hohe Anforderungen gestellt.
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Aus der Zeitschrift "NTZ" 1971, Heft 8, Seite 438 ist ein Frequenz-Phasenkomparator
bekannt, der aus einem frequenzsensitiven Teil mit einer ersten Kippanordnung und
einem phasensensitiven Teil mit einer zweiten Kippanordnung besteht. In den Signalwegen
für die zu regelnde Impulsfolge und für die Referenzimpulsfolge weist hierbei die
Kippanordnung des frequenzsensitiven Teils jeweils einen Schmitt-Trigger und einen
monostabilen Multivibrator auf. Die Kippanordnung des phasensensitiven Teils besteht
aus zwei bistabilen Multivibratoren, die jeweils mit den beiden zu vergleichenden
Impulsfolgen angesteuert werden.
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Doch genügt ein derartiger Frequenz-Phasenkomparator nicht den hohen
Stabilitätsanforderungen, da der phasensensitive Teil aufgrund seiner Arbeitskennlinie
mit konstanter endlicher Steigung bereits auf geringfügige Offsetfehler oder Schwellendrift
der Bauelemente im Regelkreis mit einer Änderung der Phasenbeziehung der am Eingang
des phasensensitiven Teils anstehenden Signale reagiert.
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Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Frequenz-Phasenkomparator
der eingangs genannten Art anzugeben, der sich durch eine hohe Phasenstabilität
auszeichnet, und auch gegenüber Phasenjitter und Rauschen relativ unempfindlich
ist. Bei der Erfüllung dieser Erfordernisse soll darüber hinaus für den frequenzsensitiven
Teil und den phasensensitiven Teil des Frequenz-Phasenkomparators ein geringer Bauteileaufwand
erreicht werden.
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Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der frequenzsensitive
Teil an seinem ersten Eingang ein erstes D-Flip-Flop und an seinem zweiten Eingang
ein zweites D-Flip-Flop aufweist, die über ein gemeinsames Gatter rückstellbar sind,
daß der phasensensitive Teil an seinem ersten Eingang das das Ausgangssignal des
frequenzsensitiven Teils darstellende Ausgangssignal des ersten D-Flip-Flop empfängt
und daß an seinen zweiten Eingang die Referenzimpulsfolge direkt geführt ist, daß
ferner der phasensensitive Teil das eine Eingangssignal je nach Festlegung mit der
positiven oder negativen Flanke des anderen Eingangssignals abtastet und daß der
das Regelsignal darstellende abgetastete Wert am Ausgang des phasensensitiven Teils
solange ansteht, bis ein neuer Abtastwert vorliegt.
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Der Erfindung liegt die Erkenntnis zugrunde, daß durch diese Art der
Abtastung der phasensensitive Teil des
Frequenz-Phasenkomparators
keine lineare Arbeitskennlinie mit konstanter Steilheit wie bisher sondern eine
nichtlineare Arbeitskennlinie in Form einer Sprungfunktion aufweist. Durch diese
Arbeitskennlinie mit einer theoretisch unendlich großen Steilheit wird die gewünschte
hohe Phasenstabiltiät erreicht.
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In einer vorteilhaften Ausgestaltung der Erfindung ist vorgesehen,
daß die Kippanordnung des phasensensitiven Teils ein D-Flip-Flop ist.
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Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt
und wird im folgenden näher beschrieben. Es zeigen: Fig. 1 Ein Blockschaltbild des
digitalen Frequenz-Phasenkomparators gemäß der Erfindung Fig. 2 die Wirkungsweise
des digitalen Frequenz-Phasenkomparators anhand verschiedener Zeitdiagramme gemäß
der Erfindung.
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In Fig. 1 ist der digitale Frequenz-Phasenkomparator KP dargestellt.
Er setzt sich aus dem frequenzsensitiven Teil FT und dem nachgeschalteten phasensensitiven
Teil PT zusammen. Der frequenzsensitive Teil FT weist eine erste Kippanordnung auf,
die aus den beiden D-Flip-Flops K1 und K2 besteht. Eingangsseitig ist an das erste
D-Flip-Flop K1 die in ihrer Folgefrequenz zu regelnde Impulsfolge f1 geführt. Die
Referenzimpulsfolge f2 gelangt an den Eingang des zweiten D-Flip-Flops K2. Ausgangsseitig
werden die beiden D-Flip-Flops K1 und K2 über das gemeinsame Gatter G zurück gesetzt.
Das Gatter G ist ein NAND-Gatter, d.h. daß die Rücksetzung der beiden D-Flip-Flops
K1 und K2 nur dann erfolgt, wenn an den beiden Eingängen des Gatters G jeweils eine
logische "1" ansteht.
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Der dem frequenzsensitiven Teil FT nachgeschaltete phasensensitive
Teil PT weist eine zweite Kippanordnung auf, die durch das D-Flip-Flop K3 realisiert
ist.
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Der phasensensitive Teil PT empfängt an seinem ersten Eingang das
Ausgangssignal A des ersten D-Flip-Flops K1 des frequenzsensitiven Teils FT, während
an seinen zweiten Eingang die Referenzimpulsfolge f2 direkt geführt ist.
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Die in dem D-Flip-Flop K3 vorgenommene Abtastung kann z.B. in der
Weise erfolgen, daß das Eingangssignal A die Referenzimpulsfolge f2 abtastet. Doch
kann umgekehrt ebenso die Referenzimpulfolge f2 das Eingangssignal A abtasten. Aus
Gründen der Überschtlichkeit beziehen sich die folgenden Ausführungen lediglich
auf den Fall, daß die Referenzimpulsfolge 9 das Eingangssignal A abtastet. Die Abtastung
kann je nach Festlegung entweder mit der positiven oder negativen Flanke des abtastenden
Signales, in diesem Fall also der Referenzimpulsfolge f2 erfolgen. In den folgenden
Ausführungen ist angenommen, daß das Eingangssignal A mit der positiven Flanke der
Referenzimpulsfolge f2 abgetastet wird.
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Nach erfolgter Abtastung wird auf der Ausgangsseite des phasensensitiven
TeilsPT das Regelsignal B abgenommen. Das Regelsignal B steht solange an, bis ein
neuer Abtastwert vorliegt.
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In Fig. 2 ist die Wirkungsweise des digitalen Frequenz-Phasenkomparators
KP anhand der Zeitdiagramme a, b, c, d, e, f, g, h, i, j, dargestellt. Bei denzehn
Zeitdiagrammen ist in der horizontalen Achse jeweils die Zeit t aufgetragen. In
der vertikalen Achse sind die Amplituden der zu regelnden Impulsfolge f1, der Referenzimpulsfolge
f2, des Ausgangssignals A des frequenzsensitiven Teils FT und des Regelsignals B
auf der Aus-
gangsseite des phasensensitiven Teils PT für drei verschiedene
Fälle angegeben Die einzelnen Fälle unterscheiden sich hinsichtlich der relativen
Größe zwischen der zu regelnden Impulsfolge f1 und der Referenzimpulsfolge f2.
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Erster Fall: f2 > f1 Für diesen Fall sind die vier Zeitdiagramme
a, b, c, d maßgeblich. Im Diagramm a ist der Verlauf der in ihrer Folgefrequenz
zu regelnden Impulsfolge f1 dargestellt.
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Das Diagramm b zeigt den Verlauf der Referenzimpulsfolge f2. Da -
wie angenommen - die Frequenz der Referenzimpulsfolge 9 größer ist als die Frequenz
der zu regelnden Impulsfolge f1, , weist das Diagramm b schmalere Impulsbreiten
auf als das Diagramm a. Das Ausgangssignal A des frequenzsensitiven Teils FT nach
Diagramm c weist zunächst den logischen Pegel "0" auf. Mit der positiven Flanke
der zu regelnden Impulsfolge f1 wird das D-Flip-Flop K1 gesetzt. Nach der Setzzeit
tK1 des D-Flip-Flop Kl springt das Ausgangssignal A des frequenzsensitiven Teils
FT auf den logischen Pegel "1".
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Das NAND-Gatter G weist zu diesem Zeitpunkt an seinen beiden Eingängen
jeweils eine logische in auf. Nach der Laufzeit tG des Gatters G und der Rücksetzzeit
tRK1 des D-Flip-Flops K1 springt das Ausgangssignal A des frequenzsensitiven Teils
FT wieder auf den logischen Pegel "0" zurück. Die Kippstufe K2 wird ebenfalls auf
"0" gesetzt. Die im Diagramm c eingezeichnete Zeit t1 setzt sich also aus der Setzzeit
tK1 des D-Flip-Flops K1, aus der Laufzeit tG des Gatters G und der Rücksetzzeit
tRK1 des D-Flip-Flops K1 zusammen. Im Anschluß daran wird die Kippstufe K2 mit der
positiven Flanke von f, wieder in die "1 "1" gesetzt. Der beschriebene Vorgang wiederholt
holt sich mit der nächsten auftretenden positiven Flanke der zu regelnden Impulsfolge
f1.
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In dem phasensensitiven Teil PT tastet nun die Referenzimpulsfolge
f2 mit ihrer positiven Flanke das Ausgangs-
signal A des frequenzsensitiven
Teils FT ab. Das Ergebnis dieser Abtastung stellt das Regelsignal B nach Diagramm
d dar. Man erkennt, daß für den Fall f2> f1 stets eine logische "0" abgetastet
wird.
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Zweiter Fall: f2 < f1 für diesen Fall sind die Diagramme a, e,
f, g nach Fig. 2 maßgeblich, In diesem Fall weist die Referenzimpulsfolge f2 nach
Diagramm e breitere Impulslängen als die zu regelnde Impulsfolge 9 nach Diagramm
a auf. Das Ausgangssignal A des frequenzsensitiven Teils FT nach Diagramm f befindet
sich zunächst wieder im logischen Zustand "0". Mit der positiven Flanke der zu regelnden
Impulsfolge f1 nach Diagramm a wird das D-Flip-Flop K1 gesetzt. Nach der Setzzeit
tK1 des D-Flip-Flops K1 springt das Ausgangssignal A des frequenzsensitiven Teils
FT auf den logischen Wert "1". Das Ausgangssi gnal A verharrt solange in diesem
Zustand, bis die Referenzimpulsfolge f2 nach Diagramm e eine positive Flanke aufweist.
Nach der Zeit t2, die sich aus der Setzzeit tK2 des zweiten D-Flip-Flops K2, aus
der Laufzeit tG des Gatters G und der Rücksetzzeit tRK1 des ersten D-Flip-Flops
K1 zusammensetzt, springt das Ausgangssignal A des frequenzsensitiven Teils FT wieder
auf den logischen Zustand "0" zurück. Dieser Vorgang wiederholt sich bei der nächsten
positiven Flanke der zu regelnden Impulsfolge f1.
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In dem phasensensitiven Teil PT tastet nun die Referenzimpulsfolge
f2 das Ausgangssignal A des frequenzsensitiven Teils FT ab. Das Ergebnis dieser
Abtastung ist das Regelsignal B auf der Ausgangsseite des phasensensitiven Teils
PT. Das Regelsignal B ist im Diagramm g dargestellt. Man erkennt, daß stets eine
logische "1" abgetastet wird.
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Dritter Fall: f2 - fI.
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In diesem Fall wird angenommen, daß die zu regelnde Impulsfolge 9
und die Referenzimpulsfolge f2 annähernd die gleiche Frequenz aufweisen. Es sind
hierfür die Diagramme a, h, i, j nach Fig. 2 maßgeblich.
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Das Ausgangssignal A des frequenzsensitiven Teils FT befindet sich
zunächst wieder im logischen Zustand "O" Mit der positiven Flanke der zu regelnden
Impulsfolge f1 nach Diagramm a springt das Ausgangssignal A nach der Setzzeit tgi
des ersten D-Flip-Flops K1 auf den logischen Wert "1". Mit der positiven Flanke
der Referenzimpulsfolge f2 wird das Ausgangssignal A nach der Zeit t3 auf den logischen
Zustand "O" zurückgesetzt. Die im Diagramm i eingezeichnete Zeit t3 setzt sich aus
der Setzzeit tK2 des zweiten D-Flip-Flops K2, der Laufzeit tG des Gatters G und
der Rücksetzzeit tRK1 des ersten D-Flip-Flops K1 zusammen.
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Bei der nächstfolgenden positiven Flanke der zu regelnden Impulsfolge
f1 ist angenommen, daß sie mit der positiven Flanke der Referenzimpulsfolge f2 zusammenfällt.
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Nach der Setzzeit tK1 des ersten D-Flip-Flops springt das Ausgangssignal
A des frequenzsensitiven Teils FT auf den logischen Wert "1" und fällt nach den
üblichen Verzögerungszeiten der einzelnen Schaltelemente wieder auf den logischen
Wert "0" zurück.
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Die Abtastung des Ausgangssignals A des frequenzsensitiven Teils FT
mit der positiven Flanke der Referenzimpulsfolge f2 ergibt für das Regelsignal B
abwechselnd eine logische "1" und eine logische "0". Die Impulslänge des Regelsignals
B entspricht dabei einer Periode der Referenzimpulsfolge f2.
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2 Patentansprüche 2 Figuren
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