DE69027574T2

DE69027574T2 - Methode und Vorrichtung zur Taktrückgewinnung und Datensynchronisierung von zufälligen NRZ-Daten

Info

Publication number: DE69027574T2
Application number: DE69027574T
Authority: DE
Inventors: Benny W H Lai; Richard Clayton Walker
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1989-11-07
Filing date: 1990-11-06
Publication date: 1996-10-31
Anticipated expiration: 2010-11-07
Also published as: EP0427509A2; US5012494A; EP0427509B1; DE69027574D1; EP0427509A3

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet von Datenübertragungs- und Kommunikations-Systemen und insbesondere auf das Rückgewinnen eines Taktsignals aus übertragenen NRZ-Daten (NRZ Non-Return-to-Zero = keine Rückkehr zum Nullpunkt) und auf das Neusynchronisieren oder Regenerieren der übertragenen NRZ-Daten unter Verwendung des rückgewonnenen Taktsignals.

Hintergrund der Erfindung

In einem zufälligen NRZ-Datensignal werden Daten die gesamte Dauer eines Bitintervalls, d.h. eines Taktzyklus, durch einen konstanten Signalpegel dargestellt. Ein NRZ-Datensignal ist beispielsweise in Fig. 1 gezeigt. Bei Signalen vom NRZ- Typ zeigt ein hoher Signalpegel während eines Bitintervalls eine logische Eins an, während ein niederer Signalpegel während eines Bitintervalls eine logische Null anzeigt. NRZ-Datensignale werden aufgrund der Einfachheit ihrer Erzeugung bevorzugt. RZ-Datensignale (RZ = Return-to-Zero = Rückkehr zum Nullpunkt) kehren während jedes Bitintervalls auf Null zurück, wodurch eine höhere Frequenz benötigt wird, um identische Informationen, die in einem NRZ-Datensignal enthalten sind, zu übertragen.
Wenn ein Taktsignal, wie z.B. das, das in Fig. 1 gezeigt wird, verwendet wird, um den horizontalen Wobbeldurchgang eines Oszilloskops zu triggern, und wenn ein NRZ-Datensignal an den vertikalen Kanal eines derartigen Oszilloskops angelegt wird, wird ein besonderes Muster erscheinen, das als Augendiagramm bekannt ist. Ein derartiges Augendiagramm ist für das Eingabedatensignal in Fig. 1 gezeigt. Wenn Daten empfangen und auf einem Oszilloskop auf diese Art und Weise angezeigt werden, sind viele Übergänge der Daten übereinander gelegt, wodurch jede Bit- oder Takt-Periode definiert ist. Um eine maximale Zuverlässigkeit beim Abtasten von NRZ-Datensignalen sicherzustellen, ist es wünschenswert, derartige Signale an dem Mittelpunkt jedes Bitintervalls abzutasten. Wie es in Fig. 1 gezeigt ist, stellt die Verwendung der ansteigenden Flanke des Taktsignals, um die Eingabedaten abzutasten, sicher, daß die Abtastung am Mittelpunkt jedes Augenmusters oder jedes Bitintervalls auftreten wird. Durch Abtasten bei derartigen Zeitpunkten können die Eingabedaten regeneriert werden.
Es ist bekannt, daß eine derartige Regeneration bei Übertragungs- und Kommunikations-Systemen wünschenwert ist, um Rauschen und weitere Verschlechterungen des Datensignals zu entfernen. Wenn das Taktsignal das Abtasten der Eingabedaten am Mittelpunkt jedes Bitintervalls sicherstellt, können Ausgabedatensignale erzeugt werden, welche, wenn sie auf einem Oszilloskop betrachtet werden, dem Ausgabeaugendiagramm, das in Fig. 1 gezeigt ist, ähnlich sehen. Da ein Taktsignal typischerweise nicht mit NRZ-Datensignalen übertragen wird, wird es notwendig sein, das Taktsignal aus den Eingabedaten rückzugewinnen.
In der Vergangenheit wurde eine Anzahl von Techniken zum Rückgewinnen des Taktsignals aus einem empfangenen Datensignal vorgeschlagen. Diese Techniken können im allgemeinen in zwei Klassen, nämlich direkte Extraktionstechniken und Phasenregelschleifen-Techniken eingeteilt werden. Bei direkten Extraktionstechniken wird das Datensignal typischerweise an eine Serienanordnung angelegt, die einen nichtlinearen Detektor, ein Bandpaßfilter hoher Güte Q und eine Begrenzungseinrichtung aufweist. Die Ausgabe der Begrenzungseinrichtung wird als das rückgewonnene Taktsignal verwendet.
Ein Problem bei direkten Extraktionstechniken ist ihr Aufwand. Ein weiteres Problem, das direkten Extraktionstechniken zugeordnet ist, bezieht sich auf das Durchführen der Taktextraktion in einer Schaltungsanordnung, welche von der Schaltungsanordnung unabhängig ist, die verwendet wird, um Daten wieder zu synchronisieren. Direkte Extraktionstechniken sind im allgemeinen nicht integrierbar. In derartigen Situationen ist es nicht möglich, Phasendifferenzen zu steuern, ohne zusätzliche Kompensationsschaltungsanordnungen mit aufzunehmen. Folglich sind die Phasendifferenzen, welche aus Differenzen zwischen der Extraktions- und Neusynchronisations-Schaltungsanordnung resultieren, temperaturabhängig und werden abhängig von der tatsächlich verwendeten Schaltungsanordnung variieren. Gebräuchlicher ist die Verwendung von Taktsynthesetechniken.
Bei Phasenregelschleifentechniken erzeugt allgemein ein Lokaloszillator ein Taktsignal, welches mit dem ankommenden Datenstrom verglichen wird, um zu bestimmen, ob ein derartiges Taktsignal bezüglich des Datenstroms der Phase vorauseilt oder nacheilt. Abhängig davon, ob das Taktsignal vorauseilt oder nacheilt, wird die Frequenz des Lokaloszillators höher oder niedriger eingestellt, bis es bestimmt ist, daß das Taktsignal mit dem Datensignal in Phase ist.
Das U.S. Patent Nr. 4,280,099 - Rattlingourd offenbart ein digitales Zeitgebungs-Rückgewinnungssystem zum Rückgewinnen eines Taktsignals aus NRZ-Daten. Bei diesem System erzeugt ein Oszillator ein lokales Taktsignal, welches zu einer variablen Teilereinrichtung geliefert wird. Die variable Teilereinrichtung teilt das Oszillatorsignal durch einen bestimmten Ganzzahlbetrag und liefert ein Taktausgabesignal. Das Taktausgabesignal wird zu einem Phasendetektor geliefert und mit empfangenen NRZ-Daten verglichen. Die Ausgabe des Phasendetektors wird in einem Zähler akkumuliert, welcher wiederum die Ganzzahl steuert, die verwendet wird, um das Taktsignal in der variablen Teilereinrichtung zu teilen. Wenn die Ganzzahl erhöht oder erniedrigt wird, wird sich die Frequenz des Taktsignals, das von der variablen Teilereinrichtung erzeugt wird, erhöhen oder erniedrigen.
Das U.S. Patent Nr. 4,371,974 - Dugan offenbart einen digitalen Phasendetektor zur Verwendung mit Rückgewinnungstaktpulsen aus empfangenen NRZ-Daten. Der Phasendetektor ist in einer Phasenregelschleifenschaltung enthalten. Es wird festgestellt, daß der Phasendetektor ein Phasenfehlersignal erzeugt, welches verstärkt wird und einem spannungsgesteuerten Oszillator (VCO; VCO = Voltage Controlled Oscillator) zugeführt wird. Der spannungsgesteuerte Oszillator erzeugt ein Taktsignal mit einer Frequenz, welche von der Eingabespannung abhängig ist. Die Ausgabe des spannungsgesteuerten Oszillators wird von dem Phasendetektor zum Vergleich mit den empfangenen NRZ-Daten verwendet.
Das Problem bei derartigen bekannten Geräten entsteht durch Erhöhung der Datenfrequenzen. Wenn die Frequenzen höher werden, werden Zeitverzögerungen, die bei digitalen Bauelementen inhärent sind, bezüglich des Bitintervalls bedeutsamer. Wenn das Bitintervall kleiner wird, kann die Zeitverzögerung einen wesentlichen Teilabschnitt des Bitintervalls annehmen, was schließlich eine Taktextraktion und Datenneusynchronisierung verhindert.
Zusätzlich zeigen derartige bekannte Phasenregelschleifentechniken falsche Verriegelungs- und Jitter-Akkumulationsprobleme. Eine falsche Verriegelung kann auftreten, wenn der Phasendetektor ohne vorherige Kenntnis der Datenfrequenzcharakteristika implementiert wird. Bei derartigen Situationen besteht die Tendenz, daß Verriegelungen bei kleinen Ganzzahlverhältnissen der Datenfrequenz, wie z.B. 4/5 oder 5/7 der korrekten Datenfrequenz, auftreten. Die Jitter-Akkumulation bezieht sich auf den Jitter-Gewinn, wobei der Jitter-Gewinn der Unterschied zwischen der Phasenänderung der neusynchronisierten Daten als Funktion der Phasenveränderung der ursprünglichen Daten ist. Der ideale Jitter-Gewinn beträgt Eins (1). Wenn jedoch eine Änderung der Eingabephase eine größere Veränderung der Ausgabephase erzeugt, resultiert daraus ein positiver Jitter-Gewinn. Bei Übertragungs- und Kommunikations-Systemen, bei denen ein mehrfaches Taktrückgewinnen und eine mehrfache Neusynchronisierung auftreten können, kann sich der Jitter-Gewinn vom Anfang zu dem Ende des Systems exponentiell akkumulieren. Zusätzlich enthalten viele bekannte Phasenregelschleifensysteme Filter zweiter Ordnung, welche eine Spitzenbildung des Jitter-Gewinns bewirken können.
Wie es bekannt ist, nimmt mit Ansteigen des Jitters die Zuverlässigkeit und/oder Genauigkeit des Abtastens eines ankommenden Datensignals ab. Demgemäß wurden andere Schemen und Techniken zur Taktextraktion aus NRZ-Datensignalen, die in dem Gigabit-Frequenzbereich übertragen werden, vorgeschlagen. Ein derartiges Gerät ist in der Anmeldung "PHASE LOCKED LOOP OR CLOCK EXTRACTION IN GIGABIT RATE DATA COMMUNICATION LINKS", die am 18. November 1988 eingereicht worden ist, die Seriennummer 24,975 trägt und dem Bevollmächtigten der vorliegenden Anmeldung zu eigen ist, offenbart. In dieser Anmeldung wird angemerkt, daß, wenn ein Taktsignal erfolgreich aus dem ankommenden Datenstrom extrahiert werden kann, ein derartiges Datensignal dann verwendet werden kann, um den Datenstrom abzutasten und einen regenerierten Datenstrom zu liefern. Dieses Gerät war jedoch nicht in der Lage, ein Taktsignal aus rein zufälligen NRZ-Daten rückzugewinnen. Das Taktrückgewinnungsschema, das in der Anmeldung offenbart ist, benötigt, daß die NRZ-Daten vor der Übertragung in Rahmen mit fester Länge gruppiert sind. Am Beginn jedes Rahmens wurde ein Hauptübergang vorgesehen. Durch Verriegeln auf die Frequenz des Hauptübergangssignals konnte ein Lokaloszillator auf das Erzeugen eines Zwei-Gigabit-Taktsignals verriegelt werden, welches zur Verwendung beim Abtasten von Daten geeignet ist. Zusätzlich wurde vor der Datenübertragung ein Trainingssignal übertragen, um ein Verriegeln des Taktsignals zu ermöglichen.
Folglich existiert immer noch ein Bedarf nach einem Gerät, welches ein Taktsignal aus einem zufälligen NRZ-Datensignal rückgewinnen kann, wobei dieses Datensignal in dem Gigabit- Frequenzbereich übertragen wird und das Gerät Daten bezüglich des rückgewonnenen Taktsignals neu synchronisieren kann und nicht das Problem einer Temperatur-beeinflußten unabhängigen Schaltungsanordnung aufweist.
Die FR-A-2 606 568 offenbart ein Verfahren und eine Vorrichtung zum schnellen Erfassen von Frequenz und Phase eines numerischen Signals unter Verwendung einer analogen Phasenregelschleife und eines Phasenspringens. Die Schleife weist eine Phasensprungeinrichtung für ein Taktsignal zum Erreichen der Erfassung und eine Einrichtung zum Steuern der Phasensprungeinrichtung auf, die angeordnet ist, um die letztere nur während der Erfassung zu steuern. Ihre Anwendung betrifft das Übertragen von Informationen in numerischer Form.
Merkmale der Erfindung sind in den Ansprüchen 1 bzw. 10 definiert.
Bevorzugte Ausführungsbeispiele der Erfindung werden nachfolgend bezugnehmend auf die beigelegten Zeichnungen beschrieben. Es zeigen:
Fig. 1 einen Graph verschiedener digitaler Signale einschließlich von NRZ-Datensignalen und eines Taktsignals;
Fig. 2 ein Blockdiagramm einer Vorrichtung zum Rückgewinnen eines Taktsignals aus zufälligen NRZ-Datensignalen gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 3 ein alternatives Ausführungsbeispiel der in Fig. 2 gezeigten Vorrichtung;
Fig. 4 eine Teilzeichnung eines Augendiagramms eines zufälligen NRZ-Datensignals;
Fig. 5 ein Logikdiagramm eines Phasendetektors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6 ein schematisches Diagramm eines bevorzugten Ausführungsbeispiels einer Phasenbestimmungskomponente, die in Fig. 5 gezeigt ist;
Fig. 7 ein schematisches Diagramm, das einen Integrator gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 8 einen Einheitsgewinnverstärker zur Verwendung bei dem in Fig. 7 gezeigten Integrator;
Fig. 9 einen Einheitsgewinnverstärker zur Verwendung bei dem in Fig. 7 gezeigten Integrator;
Fig. 10 ein schematisches Diagramm, das einen Einheitsgewinnverstärker zur Verwendung bei dem in Fig. 7 gezeigten Integrator zeigt;
Fig. 11 ein schematisches Diagramm eines Integrators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 12 ein schematisches Diagramm einer Verzögerungszelle zur Verwendung in Verbindung mit den in Fig. 3 gezeigten Verzögerungszellen;
Fig. 13 einen Graph einer Zeitverzögerung als Funktion eines Stroms für die Verzögerungszellen, die in Fig. 12 gezeigt sind;
Fig. 14 ein schematisches Diagramm einer Verzögerungszelle zur Verwendung in Verbindung mit der mit Fig. 3 gezeigten Verzögerungszelle; und
Fig. 15 ein schematisches Diagramm einer Stromquelle zur Verwendung bei der in Fig. 14 gezeigten Schaltung.

Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels

Eine neuartige Vorrichtung zum Rückgewinnen eines Taktsignals aus einem zufälligen NRZ-Datensignal ist in Fig. 2 gezeigt und allgemein mit 20 bezeichnet. Das Gerät 20 ist gezeigt, wobei es einen Frequenz/Phasen-Detektor 22, einen Integrator 24 und einen Oszillator 26 aufweist. Der Frequenz/Phasen-Detektor 22 vergleicht ein zufälliges NRZ-Datensignal mit einem Taktsignal, das von dem Oszillator 26 erzeugt wird, um die Frequenz/Phasen-Beziehung zwischen diesen Signalen zu bestimmen. Der Detektor 22 erzeugt ein Phasensignal, welches die Phasendifferenz zwischen dem Taktsignal und dem zufälligen NRZ-Datensignal darstellt, wobei das Phasensignal in seinem Wesen binär ist, d.h. einen ersten und einen zweiten Logikpegel aufweist. Der erste Logikpegel eines derartigen Phasensignals stellt das Taktsignal dar, das bezüglich der Phase dem Datensignal vorauseilt. Der zweite Logikpegel stellt das Taktsignal dar, das bezüglich des Datensignals in der Phase nacheilt.
Der Integrator 24 ist verbunden, um das von dem Detektor 22 erzeugte Phasensignal zu empfangen. Der Integrator 24 integriert das Phasensignal über der Zeit und erzeugt ein Integrationssignal, das eine derartige Integrationsoperation darstellt. Das Integrationssignal wird zu dem Oszillator 26 geliefert.
Der Oszillator 26 ist verbunden, um sowohl das Phasensignal als auch das Integrationssignal zu empfangen. Der Oszillator 26 erzeugt das Taktsignal bei einer Taktfrequenz, welche auf sowohl das Phasensignal als auch das Integrationssignal anspricht. Die Frequenz des Taktsignals wird durch einen Mittenfaktor und einen Versatzfaktor bestimmt, wobei der Mittenfaktor durch das Integrationssignal und der Versatzfaktor durch das Phasensignal gesteuert werden. Wie nachfolgend detaillierter beschrieben wird, wird das Integrationssignal verwendet, um die Zeitverzögerung einer Taktgeneratorschaltung zu steuern, wobei die Zeitverzögerung zu der Frequenz des Taktsignals direkt proportional ist. In anderen Worten ist das Taktsignal bezüglich der Zeitverzögerung, die durch das Integrationssignal gesteuert wird, zentriert. Wie ebenfalls nachfolgend detaillierter beschrieben wird, wird das Phasensignal verwendet, um ein weiteres Zeitverzögerungsgerät zu steuern.
Bezugnehmend nun auf Fig. 3 ist gezeigt, daß der Oszillator 26 einen Generatorabschnitt, welcher verschiedene Verzögerungsinvertierer 28, 30 und 32 aufweist, und eine binäre Verzögerungszelle 34 aufweist, die in einer Schleifenkonfiguration angeordnet ist. Der Generatorabschnitt weist eine erste Zeitverzögerung auf, die der Summe der Zeitverzögerungen, die den Invertierern 28, 30 und 32 zugeordnet sind, gleich ist. Die Verzögerungszelle 34 weist eine zweite Zeitverzögerung auf. Es wird angemerkt, daß die Invertierer 28, 30 und 32 und die Verzögerungszelle 34 einen sogenannten Ringoszillator bilden, wenn sie in der in Fig. 3 gezeigten Schleife verbunden werden. Bei einem derartigen Oszillator ist die Hauptbegrenzung die, daß eine Nettoinversion in der Schleife existiert. Folglich befindet es sich innerhalb des Bereichs der vorliegenden Erfindung, daß der Generatorabschnitt mehr als drei Invertierer oder eine ungerade Anzahl von Invertierern und eine bestimmte Anzahl von nicht-invertierenden Stufen aufweist.
Es ist gezeigt, daß der Generatorabschnitt aus einer ungeraden Anzahl von Invertierern besteht, von denen jeder eine Zeitverzögerung von Td aufweist. Wenn sich eine ansteigende Logikflanke um die Schleife herum ausbreitet, wird sie nach einem Rundgang eine fallende Flanke werden. Nach zwei derartigen Rundgängen wird sie wieder eine ansteigende Flanke sein. Da die Ausbreitungszeit um die Schleife herum N x Td beträgt, wobei N die Anzahl von Zeitverzögerungen in der Schleife darstellt, beträgt die Periode des Taktsignals 2N x Td. Folglich oszilliert der Generatorabschnitt bei einer Frequenz von 1/(2N x Td).
Bei derartigen Invertierern ist es möglich, die einzelnen Zeitverzögerungen mit einem Spannungssignal zu steuern, wobei das Spannungssignal Vorspannungsströme steuert, die verwendet werden, um die Zeitverzögerung jedes Invertierers zu modifizieren. Ein derartiger Ringoszillator ist in der EP- A-0294203 offenbart.
Das von dem Generatorabschnitt erzeugte Signal wird in dieser Anmeldung als vorläufiges Taktsignal bezeichnet. Wie in Fig. 3 gezeigt ist, läuft das vorläufige Taktsignal durch die binäre Verzögerungszelle 34. Die binäre Verzögerungszelle 34 liefert das vorläufige Taktsignal bezüglich der Zeitverzögerung, die der Verzögerungszelle 34 zugeordnet ist, an einem Ausgang. Die der Verzögerungszelle 34 zugeordnete Zeitverzögerung wird durch das Phasensignal gesteuert. Die Zeitverzögerung der Verzögerungszelle 34 alterniert zwischen zwei Zeitdauern, abhängig davon, ob das Phasensignal eine frühe oder eine späte Phasenbeziehung darstellt. Die Zeitverzögerung, die der Verzögerungszelle 34 zugeordnet ist, wird als eine Versatzfrequenz verwendet. Wie nachfolgend detaillierter beschrieben wird, wird die Frequenz des Taktsignals, das durch die Invertierer 28, 30 und 32 erzeugt wird, durch die Verzögerungszelle 34 um einen kleinen Betrag Df variiert, derart, daß die Frequenz des Taktsignals durch die Versatzfrequenz Df um die Mittenfrequenz herum variiert wird.
Mathematischer gesprochen kann, wenn das Phasensignal als v&sub1; und das Integrationssignal als v&sub2; bezeichnet werden, gesagt werden, daß der Oszillator 26 ein Taktsignal bei einer Frequenz fc gemäß der folgenden Gleichung erzeugt:
fc = β + αv&sub2; + [ + Df, wenn v&sub1; = logisch hoch ist [- Df, wenn v&sub1; = logisch niedrig ist
Nachfolgend wird der Detektor 22 detaillierter betrachtet.
Wie vorher bereits gezeigt wurde, besteht der Zweck des Detektors 22 darin, die Phase des Taktsignals mit der erscheinenden Phase eines ankommenden, zufälligen NRZ-Datensignals zu vergleichen. Das "Fehler"-Signal, das von dem Detektor 22 erzeugt wird, kann anschließend in einer Schaltung vom Phasenregelschleifentyp verwendet werden, um das Taktsignal dazu zu zwingen, mit dem Datensignal sowohl bezüglich der Frequenz als auch der Phase übereinzustimmen (d.h. Taktextraktion).
Um die Wirkungsweise des Detektors 22 zu verstehen, wird bezüglich des in Fig. 5 gezeigten Schaltungsdiagramms zuerst der in Fig. 4 gezeigte getrennte Abschnitt des Datensignals betrachtet. Das Datensignal wird abgetastet, um eine Anzahl aufeinanderfolgender Abtastwerte zu erzeugen, welche hierin als Abtastwerte A, T und B bezeichnet sind. Wenn die Frequenz und die Phase des Taktsignals in direkter Beziehung mit dem Datensignal sind, wird der Abtastwert A vor einem Übergang auftreten, wird der Abtastwert T während eines Übergangs auftreten und wird der Abtastwert B nach einem Übergang auftreten. Wenn das Datensignal einen Übergang aus einem logisch hohen Zustand zu einem logisch niedrigen Zustand oder aus einem logisch niedrigen Zustand zu einem logisch hohen Zustand aufweist, sollte der Abtastwert T anzeigen, ob die Phase des Takts den Eingangsdaten nacheilt oder vorauseilt. Eine derartige Beziehung wurde von J. D. H. Alexander, CLOCK RECOVERY FROM RANDOM BINARY SIGNALS, Electronics Letters, Bd. 11, Nr. 22, 30. Oktober 1975, Seiten 541 - 542 angemerkt und implementiert. Das Problem bei der Implementation von Alexander besteht darin, daß vier Abtastbedingungen auftreten können, wobei es nicht möglich ist, zu bestimmen, ob das Taktsignal in der Phase bezüglich des Datensignals vorauseilt oder nacheilt. Sobald das Taktsignal verriegelt ist, würde der Detektor von Alexander zur Verwendung mit der vorliegenden Erfindung geeignet sein. Der Detektor von Alexander ist jedoch für eine falsche Verriegelung während einer anfänglichen Datenfrequenzerfassung anfällig.
Der Detektor 22 ist in der Lage, eine Phasenbeziehung zu bestimmen, wenn die Phase des Taktsignals entweder bezüglich des Datensignals, d.h. bezüglich der Datenabtastwerte, entweder bestimmt oder unbestimmt ist. Wie in Fig. 5 gezeigt ist, wird das Datensignal zu den Eingängen von D-Flip-Flops 36 und 38 geliefert. Da der Ausgang Q des D-Flip-Flops seinem Eingang beim Erfassen einer ansteigenden Flanke in dem Taktsignal folgen wird, wird das Datensignal sowohl bei der ansteigenden als auch bei der fallenden Flanke des Taktsignals abgetastet. Es wird bemerkt werden, daß, während das Taktsignal zu dem D-Flip-Flop 36 geliefert wurde, das komplementäre Taktsignal zu dem Flip-Flop 38 geliefert wird. Demgemäß ist die Fähigkeit des Detektors 22, ankommende Daten abzutasten, nur frequenzmäßig durch die Geschwindigkeit begrenzt, mit der die Flip-Flops 36 und 38 umschalten können. Zusätzlich sind die Flip-Flops 36 und 38 angepaßt, d.h. bezüglich ihrer Struktur identisch. Folglich haben sie nicht das Problem einer Temperatur-beeinflußten, unabhängigen Schaltungsanordnung, wie es bei Geräten gemäß dem Stand der Technik der Fall war. In anderen Worten existiert keine Verzögerung aufgrund von Schaltungs- oder Komponenten-Unterschieden, da die Flip-Flops 36 und 38 inhärent angepaßt sind.
Die Ausgabe aus dem Ausgang Q des Flip-Flops 36 wird zu dem Eingang D des D-Flip-Flops 40 geliefert. Die Ausgabe Q des Flip-Flops 40 bezieht sich auf den Abtastwert A, der in Fig. 4 gezeigt ist. Auf ähnliche Weise bezieht sich die Ausgabe Q des Flip-Flops 36 auf den Abtastwert B, der in Fig. 4 gezeigt ist, während sich die Ausgabe Q des Flip-Flops 38 auf den Abtastwert T bezieht. Jeder der Abtastwerte A, B und T werden zu dem Zustandslogikgerät 42 geliefert. Zu der Vorrichtung von Alexander ähnlich, bestimmt das Zustandslogikgerät 42, ob die Phase des Taktsignals bezüglich der nachfolgenden Abtastwerte bestimmt oder unbestimmt ist. Der Unterschied zu der Vorrichtung von Alexander besteht darin, daß die Zustandslogik 42 ebenfalls dem Taktsignal immer dann eine bestimmte Phasenbeziehung zuweist, wenn bestimmt wird, daß die Phase unbestimmt ist. Damit führt der Detektor 22 ebenfalls eine Frequenzerfassung durch. Die Ausgabe des Zustandslogikgeräts 42 wird zu dem Eingang D des D-Flip-Flops 44 geliefert. Die Ausgabe Q des Flip-Flops 44 wird als die Eingabe F des Zustandslogikgeräts 42 verwendet.
Das Gerät 42 kann einen beliebigen digitalen Entwurf aufweisen, solange die Ausgabe des Geräts 42 mit der folgenden Wahrheitstabelle übereinstimmt: AUSGABE FT KOMMENTAR keine Flanke weise letzten Zustand zu ansteigende Flanke vorauseilender Takt Takt langsam nacheilender Takt fallende Flanke vorauseilender Takt keine Flankenzuweisung letzter Zustand
Die unbestimmte Phase des Taktsignals bezüglich des Datensignals wird in dieser Anmeldung ebenfalls als der Zwischen- oder Schlupf-Zustand bezeichnet, da derselbe nur auftritt, wenn die Phase einen Übergang zwischen 0 und 2π in beiden Richtungen durchführt oder zwischen 0 und 2π in beiden Richtungen schlüpft. Bei dem Gerät von Alexander konnte eine Phasenbeziehung dann nicht bestimmt werden, wenn das Taktsignal in dem Schlupf zustand ist, d.h. die Phasenbeziehung war unbestimmt. Bei dem Detektor von Fig. 5 wird dem Taktsignal eine Phasenbeziehung zugewiesen, wenn ein Schlupfzustand erfaßt wird. Wenn die Abtastwerte A T B beispielsweise die Werte 000 oder 111 aufweisen, weist der Detektor 22 die letzte bestimmte Phase dem Taktsignal zu, d.h. der Ausgabe des Flip-Flops 44. In anderen Worten wird die letzte Phasenbeziehung, die von dem Zustandslogikgerät 42 erfaßt worden ist, dem Taktsignal zugewiesen, wenn sich das Taktsignal in dem sogenannten Schlupfzustand befindet. Sowie die anfängliche Differenz der Frequenz zwischen dem Taktsignal und dem Datensignal weiter entfernt sind, werden mehr Phasenzuweisungen auftreten, was dazu tendiert, ein Frequenzkompensationssignal zu erzeugen. Damit wirkt der Detektor 22 als Frequenzdetektor zum Bestimmen der Frequenz des Taktsignals.
Bezugnehmend nun auf Fig. 6 ist der bevorzugte digitale Entwurf für das Zustandslogikgerät 42 gezeigt. Die Abtastwerte T und A werden zu den Eingängen eines Gatters 48 mit Äquivalenzverknüpfung (EXCLUSIVE-NOR-Gatter) geliefert. Die Abtastwerte A und B werden zu den Eingängen eines Gatters 50 mit Äquivalenzverknüpfung geliefert. Die Ausgabe des Gatters 50 mit Äquivalenzverknüpfung und der Abtastwert F werden zu den Eingängen eines NAND-Gatters 52 geliefert. Die Ausgabe des NAND-Gatters 52 und die Ausgabe des Gatters 48 mit Äquivalenzverknüpfung werden zu den Eingängen eines NAND-Gatters 54 geliefert. Um eine korrekte Zeitgebung sicherzustellen, ist ein Verzögerungsbauelement 56 zwischen dem Gatter 48 mit Äquivalenzverknüpfung und dem NAND-Gatter 54 vorgesehen. Die durch das Verzögerungsbauelement 56 gelieferte Verzögerung ist zu der Verzögerung identisch, die dem NAND-Gatter 52 zugeordnet ist.
Wie vorher gezeigt wurde, ist die Ausgabe des Detektors 22 ein binäres Signal, welches sowohl an den Oszillator 26 als auch an den Integrator 24 angelegt wird. Der Integrator 24 dient dazu, das Phasensignal über eine gegebene Zeitdauer zu integrieren. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist ein Integrator gemäß dem Gerät, das in Fig. 7 gezeigt ist, enthalten. Bei diesem Integrator wird das Phasensignal, das durch den Detektor 22 erzeugt wird, durch eine Signalquelle 56 dargestellt. In dieser Hinsicht kann der Integrator unabhängig betrachtet werden, als ob er irgendein gegebenes Spannungssignal integriert. Es ist gezeigt, daß der Integrator ein Summiergerät 58 zum Summieren des Spannungssignals, das durch die Quelle 56 geliefert wird, mit einem Rückkopplungssignal und zum Liefern des summierten Signals durch den Widerstand 60 zu einem Ausgang 62 aufweist. Der Integrator weist ferner ein Ladungsgerät, d.h. einen Kondensator 64, zum Speichern des summierten Signals auf, das zu dem Ausgang 62 geliefert wird. Es ist gezeigt, daß der Integrator ferner ein Puffergerät 66 aufweist, das mit dem Summiergerät 58 an dem einen Eingang 68 verbunden ist. Das Puffergerät 66 liefert das Rückkopplungssignal zu dem Summiergerät 58, wobei das Rückkopplungssignal die summierte Signalspannung darstellt, die in dem Kondensator 64 gespeichert ist. Im Betrieb wird die Spannung an dem Kondensator 64 gepuffert und mit den Eingangsspannungen summiert, was wiederum einen Widerstand 60 dahin treibt, den Kondensator 64 weiter aufzuladen. Durch dieses Schema ist die Spannung an dem Kondensator 64 das Integral der Eingangsspannung von der Quelle 56.
Bei dem bevorzugten Ausführungsbeispiel ist das Puffergerät 66 ein Verstärker mit einem Gewinn von Eins (ein Einheitsgewinnverstärker). Es wird angemerkt, daß die herkömmliche Implementierung eines Integrators auf einem Operationsverstärker mit einer Kondensatorrückkopplung basiert. Derartige sogenannte Operationsverstärkerschaltungen müssen bezüglich der Stabilität intern kompensiert sein. Durch Eliminieren der Notwendigkeit eines Operationsverstärkers bei dem vorliegenden Integrator wurden die Notwendigkeit nach einer Kompensation und unerwartete Oszillationen eliminiert.
Bei einem Ausführungsbeispiel der vorliegenden Erfindung weist der Einheitsgewinnverstärker einen Transistor auf, der als ein Emitterfolger angeschlossen ist, wie es in Fig. 8 gezeigt ist. Ein Transistor 70 weist eine Basis auf, die mit dem Ausgang 68 verbunden ist, wobei dessen Kollektor mit Masse verbunden ist und dessen Emitter mit dem Eingang 62 und dem Widerstand 72 verbunden ist, welcher wiederum mit einer Betriebsspannungsversorgung verbunden ist.
Wie in Fig. 9 gezeigt ist, weist der Einheitsgewinnverstärker der vorliegenden Erfindung einen Transistor 74 auf, der in einer Sourcefolgeranordnung angeschlossen ist. Bei dieser Anordnung ist die Basis des Transistors 74 mit dem Ausgang 68 verbunden, während der Emitter des Transistors 74 mit der Masse verbunden ist und die Source des Transistors 74 mit dem Eingang 62 verbunden ist. Die Source des Feldeffekttransistors 74 ist ebenfalls mit einem Widerstand 76 verbunden, welcher wiederum mit einer Betriebsspannungsversorgung versehen ist.
Bei noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist der Einheitsgewinnverstärker ein invertierender Verstärker. Wie in Fig. 10 zu sehen ist, ist der invertierende Verstärker durch Verbinden der Emitter des Transistordifferenzpaars 78 und 78' mit Widerständen 80 und 80' implementiert. Stromquellen 81 und 81' sind ebenfalls mit den Widerständen 80 und 80' verbunden. Der Kollektor des Transistors 78 ist mit dem Eingang 62 verbunden. Der Kollektor des Transistors 78 ist ferner seriell zu einer Diode 82 und zu einem Widerstand 84 geschaltet, welcher wiederum mit der Masse verbunden ist. Die Werte der Widerstände 80 und 84 sind gleich. Obwohl ein invertierender Verstärker verwendet wird, werden es Fachleute würdigen, daß, wenn derselbe in einer integrierten Schaltung enthalten ist, die Operationen gleichzeitig auf sowohl ein gegebenes Signal als auch das Komplementäre eines derartigen gegebenen Signals durchgeführt werden können. Folglich kann der komplementäre Ausgang 68' verwendet werden.
Bei einem besonders bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist der Integrator, der den invertieren den Einheitsgewinnverstärker von Fig. 10 aufweist, in der in Fig. 11 gezeigten bipolaren Anordnung implementiert. Es ist offensichtlich, daß die bipolare Anordnung von Fig. 11 zwei Eingänge 62 und 62' und zwei Summierpunkte 68 und 68' aufweist. Fachleute werden würdigen, daß, wenn dasselbe in einer integrierten Schaltung enthalten ist, ein derartiges Gerät gleichzeitig auf sowohl ein gegebenes Signal als auch das Komplementäre eines derartigen gegebenen Signals wirkt. In anderen Worten wird, wenn ein logisch hohes Signal zu dem Summierpunkt 68 geliefert wird, ein logisch niedriges Signal zu dem Summierpunkt 68' geliefert werden. Transistoren 86, 86', 88 und 88' erfüllen die Funktion des Summierers 58, der in Fig. 7 gezeigt ist.
Bezugnehmend nun auf Fig. 12 wird die binäre Verzögerungszelle 34 detaillierter beschrieben. Die Verzögerungsvorrichtung zum Schaffen einer Zeitverzögerung für ein gegebenes Signal als Reaktion auf ein binäres Signal ist allgemein mit 100 bezeichnet. Es ist gezeigt, daß die Verzögerungsvorrichtung 100 eine Verzögerungskomponente mit einem Eingang und einem Ausgang aufweist, um an dem Ausgang das gegebene Signal, das zu dem Eingang geliefert wird, innerhalb der Zeitverzögerung zu reproduzieren. Daher sind ein Differenzenpaar von Transistoren 102 und 104 gezeigt, wobei ihre Kollektoren mit Widerständen 106 bzw. 108 verbunden sind, welche wiederum mit der Masse verbunden sind. Beide Transistoren 102 und 104 werden das Signal, das der Basis des Transistors an dem Kollektor des Transistors zugeführt wird, innerhalb einer gegebenen Zeitverzögerung reproduzieren. Die Zeitverzögerung, die dem Zeitverzögerungsgerät zugeordnet ist, wird durch eine Stromquelle 110 gesteuert. Die Stromquelle 110 erzeugt als Reaktion auf das binäre Signal von dem Detektor 22 ein Steuerungssignal, derart, daß die Zeitverzögerung der Transistoren 102 und 104 eine erste Zeitdauer ist, wenn das binäre Signal einen logisch hohen Zustand darstellt, während dieselbe eine zweite Zeitdauer sein wird, wenn das binäre Signal einen logisch niedrigen Zustand darstellt. Diese Zeitverzögerung/Strom-Beziehung ist in Fig. 13 besser gezeigt.
Wie in Fig. 13 gezeigt ist, verändert sich die Zeitverzögerung des Transistors 102 auf nichtlineare Art und Weise mit dem Anstieg des Stroms. Durch Auswählen eines Vorspannungsstroms deutlich unter dem Strom, der der minimalen Verzögerung entspricht, ist es möglich zu garantieren, daß eine weitere Abnahme des Vorspannungsstroms einer Erhöhung der Zeitverzögerung unabhängig von Prozeßvariationen und einer Temperaturdrift entsprechen wird. Durch geringes Variieren der Stromausgabe der Quelle 110 kann die Zeitverzögerung des Transistors 102 auf eine gesteuerte Art und Weise modifiziert werden.
Eine direkte Modulation des Vorspannungsstroms kann jedoch zu langen Einschwingzeiten und zu Verzögerungsunsicherheiten aufgrund von Variationen in der digitalen Signalform führen. Die vorliegende Erfindung überwindet diese Schwierigkeiten dadurch, daß das digitale Eingangssignal zuerst in ein bekanntes gedämpftes digitales Signal umgewandelt wird. Dieses gedämpfte Signal wird dann in einer Spannung dem Stromverstärker zugeführt, welcher die Stromquelle der Verzögerungszelle ist. Dieser Steilheitsverstärker kann mit niederem Gewinn entworfen werden, was das ursprüngliche digitale Signal weiter dämpft. Die vorliegende Erfindung liefert nicht nur eine genaue Verzögerungsmodulation, sondern auch eine zusätzliche Trennung, welche es verhindert, daß die relativ größeren digitalen Störimpulse der Logikschaltungsanordnung durchgekoppelt werden und den kleinen modulierten Strom der Verzögerungszelle überschatten.
Ein bevorzugtes Ausführungsbeispiel des Verzögerungsgeräts ist in Fig. 14 gezeigt. Es ist gezeigt, daß das Verzögerungsgerät ein Differenzpaar von Transistoren 112 und 114 aufweist, deren Emitter mit Stromquellen 116 und 118 verbunden sind. Die Stromquelle 116 liefert eine Stromausgabe mit binären Größenpegeln. Der Pegel der Stromausgabe von der Quelle 116 wird durch das Signal bestimmt, das von dem Detektor 22 empfangen wird. Die Kollektoren der Transistoren 112 und 114 sind mit Pegelschiebern 120 und 122 verbunden.
Ein bevorzugtes Ausführungsbeispiel der Stromquelle 116 ist in Fig. 15 gezeigt. Es ist gezeigt, daß die Stromquelle zwei Stufen aufweist, eine erste Stufe 126 und eine zweite Stufe 128. Die erste Stufe 126 empfängt das Signal von dem Detektor 22 und reduziert die Amplitude dieses Spannungssignals. Die reduzierte Amplitude dieses Spannungssignals wird der Basis von Transistoren 130 und 132 zugeführt, welche den Eingang einer zweiten Stufe 128 bildet. Die zweite Stufe 128 liefert eine Stromausgabe an einem Punkt 124, welche binäre Größenpegel aufweist. Der Pegel des Stroms am Ausgang 124 wird als Reaktion auf ein reduziertes Amplitudenspannungssignal geliefert, das der Basis der Transistoren 130 und 132 zugeführt wird.
Wenn im Betrieb ein logisch hohes Signal aus dem Detektor 22 ausgegeben wird, das anzeigt, daß das Taktsignal vorauseilt, wird das logisch hohe Signal zuerst durch die erste Stufe 126 reduziert werden. Die reduzierte Amplitude des logisch hohen Signals wird zu der Basis des Transistors 130 geliefert, was in der hohen Stromausgabe resultiert, die zu dem Punkt 124 geliefert wird. Wenn dagegen ein logisch niedriges Spannungssignal zu dem Eingang der ersten Stufe 126 geliefert wird, wird eine logisch niedrige Stromausgabe zu dem Punkt 124 geliefert. Bei dem bevorzugten Ausführungsbeispiel beträgt der Unterschied der binären Größenpegel der Stromausgabe an dem Punkt 124 etwa 1% des normalen Vorspannungsstroms.
Während die Erfindung bezugnehmend auf spezifische Ausführungsbeispiele beschrieben und dargestellt worden ist, werden Fachleute erkennen, daß Modifikationen und Variationen durchgeführt werden können, ohne von den Prinzipien der Erfindung, wie sie hierin beschrieben und in den folgenden Ansprüchen dargelegt sind, abzuweichen.

Claims

1. Vorrichtung zum Rückgewinnen eines Taktsignals aus einem zufälligen NRZ-Datensignal mit folgenden Merkmalen:

einem Phasendetektor (22) zum Erfassen der Phasendifferenz zwischen dem zufälligen NRZ-Datensignal und dem Taktsignal und zum Erzeugen eines Phasensignals, das die Phasendifferenz darstellt, wobei das Phasensignal ein binäres Signal mit einem ersten und einem zweiten Logikpegel aufweist, wobei der erste Logikpegel das Taktsignal darstellt, das eine vorauseilende Phasenbeziehung zu dem Datensignal aufweist, und der zweite Logikpegel das Taktsignal darstellt, das eine nacheilende Phasenbeziehung zu dem Datensignal aufweist;

einem Integrator (24), der verbunden ist, um das Phasensignal zu empfangen, zum Integrieren des Phasensignals über einer Zeitdauer und zum Erzeugen eines Integrationssignals, das die Integration des Phasensignals darstellt; und

einem Oszillator (26), der verbunden ist, um das Integrationssignal und das Phasensignal zu empfangen, zum Erzeugen des Taktsignals bei einer Taktfrequenz, die auf das Phasensignal und das Integrationssignal anspricht, wobei die Taktfrequenz durch einen Mittenfaktor und einen Versatzfaktor bestimmt ist, wobei der Mittenfaktor durch das Integrationssignal und der Versatzfaktor durch das Phasensignal gesteuert werden; und dadurch gekennzeichnet, daß der Oszillator (26) folgende Merkmale aufweist:

eine Generatoreinrichtung (28, 30, 32) zum Schaffen einer ersten Zeitverzögerung und zum Erzeugen eines vorläufigen Taktsignals und eine Verzögerungseinrichtung (34) zum Schaffen einer zweiten Zeitverzögerung zum Verzögern des vorläufigen Taktsignals, wodurch das Taktsignal geschaffen ist, wobei das Integrationssignal die Länge der ersten Zeitverzögerung steuert, das Phasensignal die Länge der zweiten Zeitverzögerung steuert und die Generatoreinrichtung (28, 30, 32) und die Verzögerungseinrichtung (34) in einer Schleife angeordnet sind;

wobei die Generatoreinrichtung eine ungerade Mehrzahl von Signalverarbeitungseinrichtungen (28, 30, 32) aufweist, die seriell verbunden sind und die verbunden sind, um das Integrationssignal zu empfangen, wobei das Integrationssignal eine Zeitverzögerung in jeder der Signalverarbeitungseinrichtungen steuert und wobei die Summe aller Zeitverzögerungen, die den Signalverarbeitungseinrichtungen (28, 30, 32) zugeordnet sind, der ersten Zeitverzögerung entspricht, wobei jede Signalverarbeitungseinrichtung (28, 30, 32) einen Invertierer aufweist.

2. Die Vorrichtung gemäß Anspruch 1, bei der die zweite Verzögerung, die durch die Verzögerungseinrichtung (34) geschaffen ist, zwischen zwei Zeitperioden abhängig davon alterniert, ob das Phasensignal eine vorauseilende oder eine nacheilende Phasenbeziehung darstellt.

3. Vorrichtung gemäß Anspruch 1 oder 2, bei der der Phasendetektor (22) folgende Merkmale aufweist:

eine Abtasteinrichtung (36, 38, 40), die verbunden ist, um das Taktsignal und das Datensignal zu empfangen, zum Abtasten des Datensignals als Reaktion auf das Taktsignal und zum Erzeugen einer Anzahl von aufeinanderfolgenden Abtastwerten des Datensignals; und

eine Bestimmungseinrichtung (42, 44), die mit der Abtasteinrichtung verbunden ist, zum Bestimmen, ob die Phase des Taktsignals bezüglich aufeinanderfolgender Abtastwerte bestimmt oder unbestimmt ist, zum Zuweisen einer bestimmten Phasenbeziehung, immer wenn bestimmt wird, daß die Phase unbestimmt ist, und zum Erzeugen des Phasensignals, das die Phasendifferenz darstellt;

wobei die bestimmte Phase des Taktsignals entweder die vorauseilende Phase oder die nacheilende Phase ist, und wobei die unbestimmte Phase des Taktsignals ein Schlupfzustand ist.

4. Die Vorrichtung gemäß Anspruch 3, bei der die Einrichtung zum Zuweisen einer bestimmten Phasenbeziehung zu dem Taktsignal eine Zeitversatzeinrichtung (44) zum zeitlichen Versetzen der Zuweisung einer bestimmten Phasenbeziehung des Taktsignals zu entweder der vorauseilenden Phase oder der nacheilenden Phase hin aufweist;

wobei die Zeitversatzeinrichtung (44) die letzte Phasenbeziehung, die von der Bestimmungseinrichtung bestimmt ist, zuweist, wenn es bestimmt ist, daß das Taktsignal in dem Schlupfzustand ist; und

wobei die Zeitversatzeinrichtung einen Latch-Speicher (44) zum Speichern des binären Signals aufweist.

5. Vorrichtung gemäß Anspruch 4, bei der die aufeinanderfolgenden Abtastwerte einen ersten, einen zweiten und einen dritten Abtastwert aufweisen, und bei der die Einrichtung (42) zum Bestimmen, ob der Takt bestimmt oder unbestimmt ist, ein erstes und zweites EXKLUSIV- ODER-Gatter (48, 50) aufweist, wobei der erste und der zweite Abtastwert zu den Eingängen des ersten EXKLUSIV-ODER-Gatter (48) geliefert werden, und wobei der erste und der dritte Abtastwert zu den Eingängen des zweiten EXKLUSIV-ODER-Gatter (50) geliefert werden, wobei die Ausgabe des zweiten EXKLUSIV-ODER-Gatters und die Ausgabe des Latch-Speichers zu den Eingängen eines ersten NAND-Gatters (52) geliefert werden, und wobei die Ausgabe des ersten EXKLUSIV-ODER-Gatters (48) und des ersten NAND-Gatters (52) zu dem Eingang eines zweiten NAND-Gatters (54) geliefert werden.

6. Vorrichtung gemäß Anspruch 1 oder 2, bei der der Integrator (24) folgende Merkmale aufweist:

eine Summiereinrichtung (58) zum Summieren des Spannungssignals mit einem Rückkopplungssignal und zum Liefern des summierten Signals zu einem Ausgang (62);

eine Ladeeinrichtung (64), die mit dem Ausgang (62) verbunden ist, zum Speichern des summierten Signals und zum Liefern der summierten Signalspannung zu einem Ausgang; und

eine Puffereinrichtung (66), die mit der Summiereinrichtung (58) und der Ladeeinrichtung (64) verbunden ist, zum Liefern des Rückkopplungssignals zu der Summiereinrichtung (58), wobei das Rückkopplungssignal die summierte Signalspannung darstellt, die in der Ladeeinrichtung (64) gespeichert ist.

7. Die Vorrichtung gemäß Anspruch 6, bei der die Ladeeinrichtung folgende Merkmale aufweist:

einen Kondensator (64);

wobei die Puffereinrichtung einen Verstärker (66) mit Einheitsgewinn aufweist;

wobei der Verstärker mit Einheitsgewinn einen Transistor (70), der als Sourcefolger verbunden ist, aufweist; oder

einen Transistor (74), der als Emitterfolger verbunden ist; oder

einen invertierenden Verstärker (78, 80, 82, 84); und

wobei der Integrator in einer bipolaren Anordnung (60, 62, 64, 78, 80, 81, 82, 84, 86, 88) implementiert ist.

8. Die Vorrichtung gemäß Anspruch 3, bei der die Verzögerungseinrichtung (34) folgende Merkmale aufweist:

ein Verzögerungsgerät (102, 104) mit einem Eingang zum Empfangen des vorläufigen Taktsignals;

eine Steuerungseinrichtung (110), die mit dem Verzögerungsgerät (102, 104) verbunden ist, zum Erzeugen eines Steuerungssignals als Reaktion auf das Phasensignal, derart, daß die Zeitverzögerung den Wert der ersten Zeitdauer aufweist, wenn das binäre Signal in einem logisch hohen Zustand ist, und derart, daß die Zeitverzögerung den Wert der zweiten Zeitdauer aufweist, wenn das binäre Signal in einem logisch niedrigen Zustand ist.

9. Die Vorrichtung gemäß Anspruch 8, bei der das binäre Signal ein Spannungssignal ist, und bei der das Steuerungssignal ein binäres Stromsignal ist, und bei der die Steuerungseinrichtung eine Umwandlungseinrichtung (110) zum Umwandeln des binären Spannungssignals in das binäre Stromsignal aufweist;

wobei das Verzögerungsgerät (102, 104) ein Differenzenpaar von Transistoren (102, 104) aufweist und wobei die Umwandlungseinrichtung eine Stromquelle (110) aufweist, die verbunden ist, um den Vorspannungsstrom des Differenzenpaars von Transistoren zu modifizieren;

wobei die Stromquelle (110) eine erste Stufe (126) zum Reduzieren der Amplitude des Spannungssignals und eine zweite Stufe (128) zum Liefern einer Stromausgabe mit binären Größenpegeln als Reaktion auf das reduzierte Amplitudenspannungssignal aufweist; und

wobei der Unterschied der binären Größenpegel der Stromausgabe der zweiten Stufe (128) etwa 1% des normalen Vorspannungsstroms beträgt.

10. Ein Verfahren zum Rückgewinnen eines Taktsignals aus einem zufälligen NRZ-Datensignal mit folgenden Schritten:

Erfassen der Phasendifferenz zwischen dem zufälligen NRZ-Datensignal und dem Taktsignal;

Erzeugen eines Phasensignals, das die Phasendifferenz darstellt, wobei das Phasensignal ein binäres Signal mit einem ersten und einem zweiten logischen Pegel aufweist, wobei der erste logische Pegel das Taktsignal darstellt, das eine vorauseilende Phasenbeziehung mit dem Datensignal aufweist, und der zweite logische Pegel das Taktsignal darstellt, das eine nacheilende Phasenbeziehung mit dem Datensignal aufweist;

Integrieren des Phasensignals über einer Zeitdauer;

Erzeugen eines Integrationssignals, das die Integration des Phasensignals darstellt; und

Erzeugen des Taktsignals bei einer Taktfrequenz, die auf das Phasensignal und das Integrationssignal anspricht, wobei die Taktfrequenz durch einen Mittenfaktor und einen Versatzfaktor bestimmt ist, wobei der Mittenfaktor durch das Integrationssignal gesteuert wird und der Versatzfaktor durch das Phasensignal gesteuert wird;

dadurch gekennzeichnet, daß der letztere Schritt des Erzeugens des Taktsignals folgende Schritte aufweist:

Erzeugen eines vorläufigen Taktsignals durch eine Generatoreinrichtung (28, 30, 32), welche eine erste Zeitverzögerung liefert, und Verzögern des vorläufigen Taktsignals in einer Verzögerungseinrichtung (34) mit einer zweiten Zeitverzögerung, um das Taktsignal zu schaffen, wobei das Integrationssignal die Länge der ersten Zeitverzögerung und das Phasensignal die Länge der zweiten Zeitverzögerung steuern;

wobei die Generatoreinrichtung (28, 30, 32) eine ungerade Mehrzahl von Signalverarbeitungseinrichtungen (28, 30, 32) aufweist, die seriell verbunden sind und verbunden sind, um das Integrationssignal zu empfangen, wobei das Integrationssignal die Zeitverzögerung jeder der Signalverarbeitungseinrichtungen steuert;

und wobei die Summe aller Zeitverzögerungen, die den Signalverarbeitungseinrichtungen (28, 30, 32) zugeordnet sind, der ersten Zeitverzögerung entspricht, wobei jede der Signalverarbeitungseinrichtungen (28, 30, 32) einen Invertierer aufweist.

11. Das Verfahren gemäß Anspruch 10, bei dem die zweite Zeitverzögerung, die durch die Verzögerungseinrichtung (34) geschaffen wird, zwischen zwei Zeitperioden abhängig davon alterniert, ob das Phasensignal eine vorauseilende oder eine nacheilende Phasenbeziehung darstellt.

12. Ein Verfahren gemäß Anspruch 10 oder 11, bei dem der Schritt des Erfassens des Phasenunterschieds zwischen dem zufälligen NRZ-Datensignal und dem Taktsignal folgende Schritte aufweist:

Abtasten der Datensignale als Reaktion auf das Taktsignal;

Erzeugen einer Anzahl von aufeinanderfolgenden Abtastwerten des Datensignals;

Bestimmen, ob die Phase des Taktsignals bezüglich der aufeinanderfolgenden Abtastwerte bestimmt oder unbestimmt ist;

Zuweisen einer bestimmten Phasenbeziehung, immer wenn bestimmt ist, daß die Phase unbestimmt ist; und

Erzeugen eines Phasensignals, das die bestimmten Phasenbeziehungen darstellt.

13. Das Verfahren gemäß Anspruch 12, bei dem die bestimmte Phase des Taktsignals entweder die vorauseilende Phase oder die nacheilende Phase ist, und wobei die unbestimmte Phase des Taktsignals der Schlupfzustand ist;

wobei der Schritt des Zuweisens einer bestimmten Phasenbeziehung zu dem Taktsignal den Schritt des zeitlichen Versetzens der Zuweisung einer bestimmten Phasenbeziehung des Taktsignals zu entweder der vorauseilenden Phase oder der nacheilenden Phase aufweist; und

wobei der Schritt des Zuweisens einer bestimmten Phasenbeziehung zu dem Taktsignal das Zuweisen der letzten bestimmten Phasenbeziehung aufweist, wenn bestimmt ist, daß das Taktsignal in dem Schlupfzustand ist.

14. Ein Verfahren gemäß Anspruch 10 oder 11, bei dem der Schritt des Integrierens des Phasensignals folgende Schritte aufweist:

Summieren des Phasensignals mit einem Rückkopplungssignal und Liefern des summierten Signals zu einem Ausgang;

Speichern des summierten Signals und Liefern der summierten Signalspannung zu einem Ausgang; und

Liefern der summierten Signalspannung als das Rückkopplungssignal, wobei das Rückkopplungssignal die gespeicherte summierte Signalspannung darstellt.

15. Ein Verfahren gemäß Anspruch 11, bei dem als Reaktion auf das binäre Signal durch die Verzögerungseinrichtung (34) ein Steuerungssignal erzeugt wird, um die zweite Zeitverzögerung zu steuern, derart, daß sie den Wert einer ersten Zeitdauer aufweist, wenn das binäre Signal ein logisch hoher Zustand ist, und daß sie den Wert einer zweiten Zeitdauer aufweist, wenn das binäre Signal ein logisch niedriger Zustand ist;

wobei das binäre Signal ein Spannungssignal ist und wobei das Steuerungssignal ein binäres Stromsignal ist und wobei das Erzeugen der Steuerungssignalsteuerung den Schritt des Umwandelns des binären Spannungssignals in das binäre Stromsignal aufweist; und

wobei der Schritt des Umwandelns des binären Spannungssignals in das binäre Stromsignal die Schritte des Reduzierens der Amplitude des Spannungssignals und des Lieferns einer Stromausgabe mit binären Größenpegeln als Reaktion auf das reduzierte Amplitudenspannungssignal aufweist.