DE60031737T2

DE60031737T2 - Frequenzregelkreis

Info

Publication number: DE60031737T2
Application number: DE60031737T
Authority: DE
Inventors: Jacques M. Majos
Original assignee: Fahrenheit Thermoscope LLC
Current assignee: Zarbana Digital Fund LLC
Priority date: 1999-04-30
Filing date: 2000-04-19
Publication date: 2007-09-20
Anticipated expiration: 2020-04-20
Also published as: JP4628517B2; DE60031737D1; FR2793091A1; JP2000341113A; EP1049285A1; USRE41031E1; FR2793091B1; US6701445B1; EP1049285B1

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zur Frequenzregelung, die eine Schaltkreisschleife enthält, die einen spannungsgesteuerten Oszillator VCO umfasst, der durch ein eingehendes Digitalsignal instabiler Frequenz geregelt wird, zur Gewinnung eines Taktsignals aus einem Digitalsignal hoher Übertragungsrate oder zur Frequenzsynthese.
Eine Regelung der Frequenz eines Oszillators VCO erfolgt in einem Empfänger, um aus einem Digitaldatensignal das ursprüngliche Taktsignal zu gewinnen, das ein Sender erzeugt hat, der das Datensignal sendet. Die Frequenzsynthese, die einen geregelten Oszillator VCO verwendet, wird in Rundfunksendern oder Rundfunkempfängern verwendet, in denen erforderlich ist, präzise Frequenzen zu erzeugen, um einen Kanal auszuwählen. In diesen beiden Anwendungen besteht das technische Hauptproblem darin, das Taktsignal aus dem empfangenen gestörten, d. h. Jitter aufweisenden, Digitaldatensignal zu gewinnen, und eine präzise Frequenz zu sythetisieren, die auf der Grundlage einer instabilen Bezugsfrequenz gewählt wurde.
Die Anwendungen der Erfindung bestehen im Bereich der Digitalübertragungen mit hoher Übertragungsrate, bis zu mehreren hundert Mbit/s, um das für die Verarbeitung der empfangenen Daten erforderliche Taktsignal rückzugewinnen und im Bereich der Rundfunkgeräte zur Synthese hoher Frequenzen, üblicherweise bis zu einigen GHz.
In den beiden oben angegebenen Anwendungsbereichen wird herkömmlicherweise eine Phasenregelschleife PLL (Phase Lock Loop) verwendet, die einen Oszillator VCO umfasst, einen Frequenzteiler, der programmierbar sein kann und an den Ausgang des Oszillators angeschlossen ist, um ein Signal mit geteilter Frequenz zu erzeugen, und einen Phasenvergleicher, der ein Fehlersignal abgibt, das aus dem Vergleich der Phasen des Signals mit geteilter Frequenz und eines Bezugssignals hervorgeht. Das verstärkte und dann gefilterte Fehlersignal steuert den Oszillator VCO.
In der vorbekannten Technik besteht eine erste Schwierigkeit in dem Fall, dass die angestrebte Frequenz hoch ist, darin, einen durch N teilenden Frequenzteiler zu schaffen, der für die Synthese einer beliebigen Frequenz gleich k·N·Fr, worin k eine Konstante ist, N ein variabler Koeffizient und Fr die Frequenz des Bezugssignals, erforderlich ist. Wenn N eine ganze Zahl ist, werden Frequenzen durch den Oszillator VCO erzeugt, die Mehrfache der Frequenz Fr des Bezugssignals sind. Es ist jedoch geläufig, N nicht auf ganzzahlige Werte zu beschränken, was die Komplexität des Frequenzteilers erhöht, der der Schleife angehört, und führt bei hohen Frequenzen zu technischen Unmöglichkeiten bei der Herstellung.
Eine zweite Schwierigkeit ergibt sich aus der Notwendigkeit, an den Phasenvergleicher ein sehr stabiles Bezugssignal anzulegen; anderenfalls findet sich das Rauschen des Bezugssignals mit k·N multipliziert im synthetisierten Signal wieder, das aus dem Oszillator austritt.
Die europäische Patentanmeldung EP-A-0 716 511 hat einen Verriegelungsanzeiger insbesondere für die Frequenz zur Kontrolle des Frequenz-Verriegelungszustandes einer Phasenregelschleife PLL zum Gegenstand, in der ein Phasendetektor an einen Schleifenfilter ein Spannungserhöhungssignal in Reaktion auf die ansteigenden Flanken des Frequenzbezugssignals anlegt und ein Spannungsverringerungssignal in Reaktion auf die ansteigenden Flanken des Schleifenrückkehrsignals über einen durch N teilenden Frequenzteiler.
Der Frequenz-Verriegelungsanzeiger ist ein digitaler Schaltkreis, der eine erste Verzögerungsschaltung umfasst, die das Bezugssignal nach Frequenzteilung durch 2 verzögert und eine erste und eine dritte D-Kippschaltung, um das Erhöhungssignal durch die ansteigenden und abfallenden Flanken des verzögerten Bezugssignals abzutasten, und eine zweite Verzögerungsschaltung, die das Schleifenrückkehrsignal nach Frequenzteilung durch 2 verzögert und eine zweite und eine vierte D-Kippschaltung zum Abtasten des Verringerungssignals durch die ansteigenden und abfallenden Flanken des verzögerten Rückkehrsignals. Ein NICHT-ODER-Glied an den Q-Ausgängen der Kippschaltungen zeigt durch einen Ausgang im hohen Zustand eine relative Stabilität der Frequenz an.
Dieser Frequenz-Verriegelungsanzeiger hebt also nicht die Frequenzinstabilität des in den Kreis eintretenden Bezugssignals auf.
Die Erfindung beabsichtigt, die oben genannten Schwierigkeiten zu überwinden, indem sie eine Frequenzregelungsvorrichtung schafft, die auf einem Frequenzvergleich zwischen einem eingehenden Digitalsignal mit instabiler Taktfrequenz und einem direkt oder indirekt von einem Oszillator VCO erzeugten Taktsignal beruht und die ebenso zur Taktrückgewinnung verwendet wird, wie zur Frequenzsynthese, um eine Schwankung der Frequenz des eingehenden Signals um einen Mittelwert ohne Auswirkungen auf das zu gewinnende Taktsignal oder auf das zu synthetisierende Taktsignal zu tolerieren, dessen Frequenz stabil bleibt, auch bei starkem Jitter im eingehenden Signal.
Zu diesem Zweck ist eine Vorrichtung zur Frequenzregelung, ein spannungsgesteuertes Oszillationsmittel umfassend, das ein Taktsignal erzeugt, in der die Frequenz des Taktsignals und die instabile Frequenz eines eingehenden Digitalsignals verglichen werden, dadurch gekennzeichnet, dass sie ein Mittel zum Abtasten des Taktsignals in zwei Paaren von Zeitpunkten, die zwei aufeinanderfolgenden Übergängen des eingehenden Signals entsprechen, in Reaktion auf jeden der festgelegten Übergänge des eingehenden Signals umfasst, wobei die Zeitpunkte eines Paares durch eine festgelegte Verzögerung von einander getrennt sind, die höchstens gleich der halben Periode des Taktsignals ist, um vier Taktsignalzustandssignale zu erzeugen, und einen Frequenzvergleicher, der die vier Zustandssignale nur zu einem Zählsignal kombiniert, solange die Frequenz des Taktsignals niedriger ist, als die Frequenz des eingehenden Signals, und zu einem Rückwärtszählsignal nur, solange die Frequenz des Taktsignals höher ist, als die Frequenz des eingehenden Signals, und ein Mittel zum Zählen und Rückwärtszählen der festgelegten Übergänge des eingehenden Signals in Reaktion auf das Zähl- bzw. Rückwärtszählsignal, um an das Oszillationsmittel eine Steuerspannung anzulegen, die vom Inhalt des Mittels zum Zählen und Rückwärtszählen abhängt.
Der erfindungsgemäße Frequenzvergleich erfolgt auf der Grundlage von zwei Übergängen des eingehenden Signals und nicht aufgrund eines Überganges, wie allgemein bei bekannten Phasenvergleichen. Die Kombination der vier Zustandssignale, die sich aus dem Abtasten des eingehenden Signals zu den beiden Paaren von Zeitpunkten für jeden Übergang ergeben, kann durch ein Mittel zur Erzeugung des Zählsignals erfolgen, solange drei Zustandssignale, die aufeinanderfolgenden Abtastzeitpunkten des Taktsignals entsprechen, identisch sind, und durch ein Mittel zur Erzeugung des Rückwätrtszählsignals, solange eins der Zustandssignale, die Abtastsignalen des Taktsignals entsprechen, das zwischen den Abtastzeitpunkten des Taktsig nals, die den beiden anderen Zustandssignalen entsprechen, sich von den drei anderen Zustandssignalen unterscheidet.
In einer bevorzugten Ausführung werden die Funktionen der beiden oben genannten Erzeugungsmittel im Frequenzvergleicher durch ein erstes Antivalenzglied ausgeführt, das zwei Zustandssignale empfängt, die Abtastzeitpunnkten des Taktsignals entsprechen, die die Abtastzeitpunkte des Taktsignals einrahmen, die den beiden anderen Zustandssignalen entsprechen, ein zweites Antivalenzglied, das die beiden anderen Zustandssignale empfängt, ein erstes UND-Glied, das direkt mit dem ersten Antivalenzglied verbunden ist und über ein NICHT-Glied mit dem zweiten Antivalenzglied, um das Zählsignal zu erzeugen, und ein zweites UND-Glied, das direkt mit dem zweiten Antivalenzglied verbunden ist und über ein NICHT-Glied mit dem ersten Antivalenzglied, um das Rückwärtszählsignal zu erzeugen.
Das Abtastmittel umfasst vorzugsweise ein Mittel zur Feststellung der festgelegten Übergänge im eingehenden Signal, um ein Übergangssignal und ein um die genannte festgelegte Verzögerung verzögertes Übergangssignal zu erzeugen und zwei Paare von Kippschaltungen, die die Zustandssignale erzeugen. Jedes Paar von Kippschaltungen umfasst eine erste Kippschaltung, die das Taktsignal empfängt, und eine zweite Kippschaltung, die über einen Eingang verfügt, der mit dem direkten Ausgang der ersten Kippschaltung verbunden ist. Das Übergangssignal und das verzögerte Übergangssignal werden jeweils an Takteingänge der Kippschaltungspaare angelegt.
Wenn insbesondere das eingehende Signal ein Taktsignal mit instabiler Frequenz ist, arbeitet das Abtastmittel vollkommen digital. In diesem Fall umfasst das Mittel zur Feststellung der Übergänge einen durch vier teilenden Frequenzteiler, um ein Taktsignal mit der halben Frequenz des eingehenden Signals zu erzeugen, und digitale Mittel zur Auswahl eines Überganges des eingehenden Signals und eines Überganges in einem zum eingehenden Signal komplementären Signal während jeder zweiten Halbperiode des Taktsignals mit der halben Frequenz, um das Übergangssignal bzw. das verzögerte Übergangssignal zu erzeugen.
Wenn die Vorrichtung zur Frequenzregelung dazu dient, ein Taktsignal aus einem gestörten eingehenden Digitalsignal zu gewinnen, umfasst die Vorrichtung ein Mittel, das mit dem Abtastmittel verbunden ist, um die Phasen des eingehenden Signals und des Taktsignals in Abhängigkeit von zwei der vier Zustandssignale zu vergleichen, um unter dem Taktsignal und dessen komplementärem Signal ein ausgehendes Taktsignal auszuwählen, das mit dem eingehenden Signal am meisten in Phase ist und dazu dient, das eingehende Signal zu lesen. Auf diese Weise ist das ausgehende Taktsignal das rückgewonnene Taktsignal, das ursprünglich vom Sender erzeugt wurde.
In einer bevorzugten Ausführung umfasst das Mittel zum Vergleich der Phasen ein logisches Mittel mit Verriegelungskippschaltung, das das Taktsignal und das komplementäre Signal auswählt, wenn die Zustandssignale, die von der ersten oder der zweiten Kippschaltung der Kippschaltungspaare erzeugt werden, sich in einem ersten und einem zweiten Zustand befinden bzw. in einem zweiten und einem ersten Zustand.
Wenn die Vorrichtung zur Frequenzregelung dazu dient, Frequenzen zu synthetisieren, umfasst sie ein programmierbares Mittel zur Frequenzteilung, um ausgehend von einem Einheitstaktsignal mit einer stabilen Frequenz, die mindestens viermal so hoch ist, wie die programmierte Frequenz, ein instabiles Bezugstaktsignal als an das Abtastmittel anzulegendes Eingangssignal zu erzeugen, das eine über eine entsprechende Anzahl an Perioden gemittelte Frequenz aufweist, wobei das Verhältnis der programmierten Frequenz zur entsprechenden Anzahl an Perioden konstant ist.
Die Frequenz des Einheitstaktsignals ist auf diese Weise höher, als das Vierfache der höchsten Frequenz, die im programmierbaren Frequenzteiler programmiert werden kann.
Das Bezugstaktsignal weist eine veränderliche Frequenz auf, die sich aus der ganzzahlig oder nicht ganzzahlig programmierten Teilung der stabilen Frequenz des Einheitstaktsignals ergibt, das beispielsweise von einem Quarz-Taktgeber ausgegeben wird. Die Schwankung der Bezugssignalfrequenz wird in der Regelschleife gehemmt, die hauptsächlich das Abtastmittel umfasst, den Frequenzvergleicher, das Mittel zum Zählen und Rückwärtszählen und den Oszillator, so dass die vom Oszillator erzeugte synthetisierte Frequenz die gewünschte stabile Frequenz ist, die gleich einem Mehrfachen des Mittelwertes der Bezugstaktfrequenz ist. Gegenüber der vorbekannten Technik kann der programmierbare Frequenzteiler in den bekannten Synthetisierschleifen erfindungsgemäß durch einen festen Frequenzteiler ersetzt werden.
Das programmierbare Frequenzteilermittel umfasst in einer bevorzugten Ausführung der Erfindung ein Addierglied und ein Pufferregister, das mit der Frequenz des Einheitstaktsignals getaktet wird und eine an den Ausgängen des Addiergliedes anliegende Summe speichert, wobei das Addierglied die genannte Summe zur genannten entsprechenden Anzahl addiert, die zur programmierten Frequenz gehört.
Zur Unterdrückung einer eventuellen Verzerrung des Tastverhältnisses des Bezugstaktsignals umfasst das programmierbare Frequenzteilermittel einen durch zwei teilenden Frequenzteiler, der vom Pufferregister das höchstwertige Bit der genannten Summe empfängt, um das Bezugstaktsignal zu erzeugen.
Insbesondere für die Anwendung zur Frequenzsynthetisierung kann das oszillierende Mittel mindestens einen vom Mittel zum Zählen und Rückwärtszählen über einen Schleifenfilter spannungsgesteuerten Oszillator umfassen und einen Frequenzteiler zur Teilung der Frequenz des vom Oszillator erzeugten Signals durch ein festes Verhältnis, um das genannte Taktsignal zu erzeugen. Das feste Verhältnis ist vorzugsweise eine Potenz von zwei. Der Schleifenfilter filtert insbesondere Oberschwingungen des Einheitstaktsignals, die sich aus der Frequenzteilung im programmierbaren Frequenzteiler ergeben.
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden beim Lesen der folgenden Beschreibung mehrerer bevorzugter Ausführungsformen der Erfindung unter Bezugnahme auf die entsprechenden beigefügten Zeichnungen deutlicher werden. Es zeigen:
1 ein schematisches Blockdiagramm einer erfindungsgemäßen Taktsignalrückgewinnungsschaltung,
2 eine in der Taktsignalrückgewinnungsschaltung der 1 enthaltene Abtastschaltung im Einzelnen,
3 einen in der Taktsignalrückgewinnungsschaltung der 1 enthaltenen Phasenvergleicher im Einzelnen,
4 einen in der Taktsignalrückgewinnungsschaltung der 1 enthaltenen Frequenzvergleicher im Einzelnen,
5 ein Blockdiagramm eines erfindungsgemäßen Frequenzsynthetisierers,
6 einen im Frequenzsynthetisierer der 5 enthaltenen programmierbaren Frequenzteiler im Einzelnen, und
7 eine im Frequenzsynthetisierer der 5 enthaltene Abtastschaltung im Einzelnen.
Wie in 1 dargestellt, umfasst eine Vorrichtung zur Frequenzregelung als Taktrückgewinnungsschaltung EH in einem Fernmeldeempfänger oder einer Fernmeldeendeinrichtung einen Phasen- und Frequenzvergleicher CPF und einen spannungsgesteuerten Oszillator VCO. Der Vergleicher CPF verfügt über zwei Eingänge, an die ein eingehendes Digitaldatensignal Din angelegt wird, das nach Übertragung durch einen Fernmeldesender wiederhergestellt wird, und ein vom Oszillator VCO erzeugtes Taktsignal H. Im Vergleicher CPF erzeugt der Vergleich der Phasen der Signale Din und H ein ausgehendes Datensignal Dout und ein rückgewonnenes Taktsignal Hout, die synchron und in Phase sind. Der Vergleich der Frequenzen der Signale Din und H im Vergleicher CPF erzeugt ein analoges Steuersignal veränderlicher Spannung VC zur direkten Spannungssteuerung des Oszillators VCO, um das Taktsignal H mit einer Frequenz zu erzeugen, die auf die mittlere Taktfrequenz des Datensignals Din eingestellt ist.
Im Phasen- und Frequenzvergleicher CPF erfolgt der Phasenvergleich mit Hilfe einer Abtastschaltung mit vier Zuständen 1 und eines Phasenvergleichers 2 und erfolgt der Frequenzvergleich mit Hilfe der Abtastschaltung 1, eines Frequenzvergleichers 3, eines Zählers-Rückwärtszählers 4 und eines Digital-Analog-Wandlers (CNA) 5.
Die Abtastschaltung 1 (siehe 2) weist ein Antivalenzglied 10 auf, dessen Eingänge an den Eingangsanschluss 1E der Schaltung EH für das Datensignal Din angeschlossen ist, direkt bzw. über eine Verzögerungsleitung 11, und dessen Ausgang mit zwei in Reihe geschalteten Verzögerungsleitungen 12 und 13 verbunden ist. Die dritte Verzögerungsleitung 13 liefert ein Abtastsignal HE an einen Takteingang C des Zählers-Rückwärtszählers 4. Durch einen Taktsignaleingang 1H der Abtastschaltung 1 wird das vom Oszillator VCO ausgegebene Taktsignal H an Dateneingänge erster Kippschaltungen 14 und 16 zweier in Reihe geschalteter Paare von D-Kippschaltungen 14–15 und 16–17 angelegt. Die Takteingänge der Kippschaltungen 14 und 15 des ersten Paares sind mit dem Ausgang des Antivalenzgliedes 10 verbunden und die Takteingänge der Kippschaltungen 16 und 17 des zweiten Paares sind mit dem Ausgang der zweiten Verzögerungsleitung 12 verbunden. In jedem Paar ist der Ausgang Q der ersten Kippschaltung 14, 16 mit dem Eingang D der zweiten Kippschaltung 15, 17 verbunden. Die Ausgänge Q der Kippschaltungen 14 bis 17 bilden Ausgänge Q1 bis Q4 der Abtastschaltung mit vier Zuständen 1, die mit vier Eingängen des Frequenzvergleichers 3 verbunden sind. Nur die Ausgänge Q1 und Q3 der ersten Kippschaltungen 14 und 16 der Paare in der Abtastschaltung sind mit zwei Taktansteuereingängen des Phasenvergleichers 2 verbunden.
Die Abtastschaltung 1 liefert dem Phasenvergleicher 2 und dem Frequenzvergleicher 3 den Zustand des Taktsignals H, das vom Oszillator VCO für jeden Übergang des eingehenden Datensignals Din erzeugt wurde.
Die ansteigenden und abfallenden Übergänge des Datensignals Din werden mit dem Antivalenzglied 10 und der ersten Verzögerungsleitung 11 festgestellt, die einem der Eingänge des Gliedes 10 eine geringe Verzögerung R1 gegenüber der Nennhalbperiode des eingehenden Datensignals Din auferlegt, das direkt an den anderen Eingang des Gliedes 10 angelegt wird. Die Verzögerung R1 legt die Breite der Abtastimpulse im Übergangssignal am Ausgang des Antivalenzgliedes 10 fest. Der Abtastimpuls, der vom Ausgang des Gliedes 10 bei jeder Zustandsänderung des Datensignals Din ausgegeben wird, veranlasst die Speicherung des Zustandes des Taktsignals H in den vier D-Kippschaltungen 14 bis 17.
In Variante werden statt der Feststellung der ansteigenden und abfallenden Übergänge des Signals Din nur die ansteigenden Übergänge festgestellt oder nur die abfallenden Übergänge. Beispielsweise werden durch Einfügen eines NICHT-Gliedes hinter der Verzögerungsleitung 11 und durch Ersetzen des Antivalenzgliedes 10 durch ein UND-Glied festgelegte abfallende Übergänge festgestellt.
Die Kippschaltungen 14 und 15 speichern den Zustand des Signals H in Reaktion auf einen Übergang des Datensignals Din zu einem Zeitpunkt T_n bzw. zu einem Zeitpunkt T_n-k in Reaktion auf den vorangehenden Übergang des Signals Din. Die ganze Zahl k bezeichnet eine variable Anzahl an Bit-ElementarIntervallen oder Halbelementarintervallen im Signal Din, die zwei aufeinanderfolgende Übergänge voneinander trennen. Die Kippschaltungen 16 und 17 speichern ebenfalls zwei andere Zustände des Signals H, jedoch mit einer festgelegten Verzögerung dt, die durch ein durch die zweite Verzögerungsleitung 12 verzögertes Übergangssignal erzeugt wird; auf diese Weise speichert die Kippschaltung 16 den Zustand des Signals H zu den Zeitpunkten T_n + dt und die Kippschaltung 17 speichert des Zustand des Signals H zu den Zeitpunkten T_n-k + dt. Die Verzögerung dt, die durch die Verzögerungsleitung 12 erzeugt wird, ist höchstens gleich TH/2, wobei TH die Periode des abzutastenden Taktsignals H ist.
Die dritte Verzögerungsleitung 13 bewirkt eine Verzögerung R2, damit das Abtastsignal HE, das an einen Taktsignaleingang des Zählers-Rückwärtszählers 4 angelegt wird, mit zwei logischen Signalen H+ und H– in Phase ist, die der Frequenzvergleicher 3 erzeugt, wobei diese drei Signale HE, H+ und H– an den Zähler-Rückwärtszähler 4 angelegt sind.
Jede Verzögerungsleitung kann mit einer Reihe von NICHT-Gliedern ausgeführt werden.
Wie in 3 dargestellt, umfasst der Phasenvergleicher 2 im Wesentlichen eine bistabile Kippschaltung, bestehend aus zwei NICHT-Gliedern 20 und 21, zwei NICHT-UND-Gliedern mit zwei Eingängen 22 und 23 und zwei NICHT-UND-Gliedern 24 und 25 mit drei bzw. zwei Eingängen, sowie einem NICHT-Glied 26, einem Antivalenzglied 27 und einem D-Flip-Flop 28.
Der Ausgang Q1 der ersten Kippschaltung 14 der Abtastschaltung 1 ist direkt mit einem ersten Eingang des NICHT-UND-Gliedes 22 verbunden und über das NICHT-Glied 21 mit einem zweiten Eingang des NICHT-UND-Gliedes 23. Symmetrisch zu den vorangehenden Verbindungen ist der Ausgang Q3 der ersten Kippschaltung 16 des zweiten Paares in der Abtastschaltung 1 direkt mit einem ersten Eingang des Gliedes 23 verbunden und über ein NICHT-Glied 20 mit einem zweiten Eingang des Gliedes 22. Wie in einer RS-Kippschaltung sind erste Eingänge der NICHT-UND-Glieder 24 und 25 an die Ausgänge der Glieder 22 bzw. 23 angeschlossen, und zweite Eingänge der Glieder 24 und 25 sind mit den Ausgängen der Glieder 25 bzw. 24 verbunden. Ein Nullstell-Eingang RES (Reset) des Phasenvergleichers 2 ist mit einem dritten Eingang des NICHT-UND-Gliedes 24 verbunden und dient der Initialisierung des Phasenvergleichers beim Einschalten der Vorrichtung EH, wobei der Ausgang des Gliedes 24 auf den Zustand „1" gesetzt wird. Der Ausgang des Gliedes 24 ist ebenfalls über das NICHT-Glied 26 mit einem ersten Eingang des Antivalenzgliedes 27 verbunden, dessen zweiter Eingang das Taktsignal H des Oszillators VCO empfängt. Der Ausgang des Gliedes 27 liefert dem Taktsignaleingang der Kippschaltung 28 das rückgewonnene Taktsignal Hout. Der Eingang D der Kippschaltung 28 fällt mit dem Eingang 1E der Abtastschaltung 1 zusammen und empfängt das eingehende Datensignal Din. Der Ausgang Q der Kippschaltung 28 liefert das Datensignal Dout in Phase mit dem Taktsignal Hout.
Der Phasenvergleicher 2 wählt unter dem Signal H und dessen Komplement H das Taktsignal aus, das mit dem Datensignal Din am besten in Phase ist, um das eingehende Datensignal Din zu lesen, unter der Annahme, dass das Taktsignal H die „richtige" Frequenz hat, d. h. dank der Verarbeitung im weiter unten beschriebenen Frequenzvergleicher 3 mit der mittleren Frequenz des Datensignals Din synchron ist. Hierfür sucht die bistabile Kippschaltung 20–25 eine Flanke des Taktsignals H während jeden Zeitintervalls dt.
Wenn Q1 = 0 und Q3 = 1, ist der erste Eingang des NICHT-UND-Gliedes 24, d. h. der Eingang R der RS-Kippschaltung 24–25, im Zustand „1" und die Signale H und Din kommen im Wesentlichen in Phase; der Ausgang des Gliedes 24 wird in den Zustand „0" versetzt und das Glied 27 wählt das komplementäre Signal H aus, um das Datensignal Din in der Kippschaltung 28 zu lesen. Umgekehrt ist der erste Eingang des NICHT-UND-Gliedes 25, d. h. der Eingang S der RS-Kippschaltung 24–25 im Zustand „1", wenn Q1 = 1 und Q3 = 0 und die Signale H und Din werden im Wesentlichen gegenphasig; der Ausgang des Gliedes 24 wird in den Zustand „1" versetzt und das Glied 27 wählt das Taktsignal H aus, um das Datensignal Din in der Kippschaltung 28 zu lesen. Wenn Q1 = Q3 = „0" oder wenn Q1 = Q3 = „1", befinden sich die ersten Eingänge der Glieder 24 und 25 beide im Zustand „1"; der vorangehende Zustand des Ausganges des Gliedes 24 wird aufrechterhalten und das Signal H oder H, das vorher durch das Glied 27 ausgewählt worden war, bleibt erhalten. In diesem letzteren Fall bleibt die erfolgte Auswahl korrekt, auch wenn das Datensignal Din Jitter aufweist, der eine maximale Amplitude Gmax von TH/2 – dt hat.
Die hierunter besprochenen logischen Zustände des Phasenvergleichers 2 sind in der folgenden Wahrheitstafel zusammengefasst:
In Variante sind die mit den ersten Eingängen der NICHT-UND-Glieder 23 und 22 verbundenen Eingänge der NICHT-Glieder 20 bzw. 21 an die Ausgänge Q4 und Q2 der Abtastschaltung angeschlossen, statt an die Ausgänge Q3 und Q1.
Im Frequenzvergleicher 3 wird der Zustand des Taktsignals H in einem Zeitintervall dt analysiert und nicht an einem Übergang T_n, wie im Phasenvergleicher 2, jedoch an zwei aufeinanderfolgenden Übergängen T_n-k und T_n des Datensignals Din. Diese Analyse erfordert die vier Kippschaltungen 14 bis 17 in der Abtastschaltung 1, um in Reaktion auf jeden vom Glied 10 festgestellten Übergang des Signals Din die Zustände Q2 und Q4 des Taktsignals H in den aufeinanderfolgenden Zeitpunkten T_n-k und T_n-k + dt zu speichern, die einem ersten, dem genannten jeden Übergang vorangehenden Übergang entsprechen, und die Zustände Q1 und Q3 des Taktsignals H in den aufeinanderfolgenden Zeitpunkten T_n und T_n + dt, die einem zweiten Übergang entsprechen, der mit dem genannten jeden Übergang zusammenfällt.
Wenn drei aufeinanderfolgende der vier Zustände identisch sind, etwa Q2 = Q4 = Q1 = Q3 oder Q2 = Q4 = Q1 = Q3 , ist eine Periode des Taktsignals H in einer Periode des Datensignals Din enthalten und das Signal H ist zu schnell, d. h. seine Phase eilt der des Datensignals Din vor. Wenn nur einer der mittleren Zustände Q4 und Q1 des Signals H in den Zeitpunkten T_n-k + dt und T_n von den drei anderen verschieden ist, etwa Q2 = Q4 = Q1 = Q3 oder Q2 = Q4 = Q1 = Q3, ist die Periode des Signals H größer, als die des Signals Din und das Signal H ist zu langsam, d. h. die Phase des Signals H läuft der des Datensignals Din nach. Wenn dagegen die Zustände Q1 und Q3 identisch sind und die Zustände Q2 und Q4 identisch sind oder wenn die Zustände Q1 und Q3 verschieden sind und die Zustände Q2 und Q4 verschieden sind, haben die Signale H und Din praktisch dieselbe Frequenz, in Phase oder mit Phasenverschiebung um 90°, oder haben ausnahmsweise sehr verschiedene Frequenzen (außerhalb des Bandes).
Wenn das Signal H beispielsweise in den Zeitpunkten T_n-k und T_n-k + dt in den Zuständen Q2 = „0" und Q4 = „1" ist und wenn das Signal H in den darauf folgenden Zeitpunkten T_n und T_n + dt in den Zuständen Q1 = „1" bzw. Q3 = „1" ist, leitet der Frequenzvergleicher 3 daraus ab, dass das Signal H zu schnell ist.
Die Wahrheitstafel des Frequenzvergleichers 3 lautet dann folgendermaßen:
In der obigen Tabelle bedeutet die Entscheidung „außerhalb des Bandes", dass das empfangene Datensignal Din eine viel zu große oder eine zu kleine Frequenz hat, die außerhalb des Erregungsfrequenzbandes des Oszillators VCO liegt oder ein nicht konformes Jitter aufweist. In diesem Fall erzeugt vorzugsweise eine logische Schaltung (nicht dargestellt), die die logische Funktion (Q1·Q3·Q2·Q4 + Q1·Q3·Q2·Q4) ausführt und mit den vier Ausgängen Q1 bis Q4 der Abtastschaltung 1 verbunden ist, ein Fehlersignal.
Die obige Wahrheitstafel erfüllt die folgenden logischen Gleichungen: H+ = (Q1·Q4 + Q1·Q4)(Q2·Q3 + Q2·Q3) H– = (Q2·Q3 + Q2·Q3)(Q1·Q4 + Q1·Q4)
In Übereinstimmung mit den beiden obigen logischen Gleichungen umfasst der Frequenzvergleicher 3, der in 4 dargestellt wird, zwei Antivalenzglieder 30 und 31, zwei NICHT-Glieder 32 und 33 und zwei UND-Glieder mit zwei Eingängen 34 und 35. Die Ausgänge Q1 und Q4 der Abtastschaltung 1 sind mit den Eingängen des Gliedes 30 verbunden und die Ausgänge Q2 und Q3 der Abtastschaltung 1 sind mit den Eingängen des Gliedes 31 verbunden. Der Ausgang des Gliedes 30 ist direkt mit einem ersten Eingang des Gliedes 34 verbunden und über das NICHT-Glied 32 mit einem zweiten Eingang des Gliedes 35. In symmetrischer Weise ist der Ausgang des Gliedes 31 direkt mit einem ersten Eingang des Gliedes 35 verbunden und über das NICHT-Glied 33 mit einem zweiten Eingang des Gliedes 34. Die Ausgänge der Glieder 34 und 35 liefern die logischen Signale H+ bzw. H–.
In dieser Weise analysiert der Frequenzvergleicher 3 die Richtung des Fehlers zwischen dem Takt des eingehenden Datensignals Din und dem Takt des Taktsignals H des Oszillators VCO. Die Richtung dieses Fehlers wird so durch die Zustände der logischen Signale H+ und H– dargestellt, die an einen Zählereingang U bzw. an einen Rückwärtszählereingang D des Zählers-Rückwärtszählers 4 angelegt werden.
Das logische Zählsignal H+ versetzt, solange es sich im Zustand „1" befindet, den Zähler-Rückwärtszähler 4 in den Zählerbetrieb, damit jeder Impuls des Abtastsignals HE den Zähler-Rückwärtszähler um Eins erhöht und so die Steuerspannung VC des Oszillators VCO erhöht, um die Frequenz des Taktsignals H zu erhöhen, das zu langsam war. Umgekehrt versetzt das logische Zählsignal H–, solange es sich im Zustand „1" befindet, den Zähler-Rückwärtszähler 4 in den Rückwärtszählerbetrieb, damit jeder Impuls des Abtastsignals HE den Zähler-Rückwärtszähler um Eins verringert und so die Steuerspannung VC des Oszillators VCO verringert, um die Frequenz des Taktsignals H zu verringern, das zu schnell war. Der Zähler-Rückwärtszähler „glättet" auf diese Weise die Schwankungen der Taktfrequenz des eingehenden Signals, damit der Oszillator VCO im Mittel über einen langen Zeitraum mit der mittleren Frequenz dieser Taktfrequenz arbeitet. Der Digital-Analog-Wandler 5 konvertiert den veränderlichen numerischen Inhalt des Zählers-Rückwärtszählers 4 in die Steuerspannung VC, die an den Steuereingang des Oszillators VCO angelegt wird.
Die Kapazität des Zählers-Rückwärtszählers 4 hängt von der für die durch den Oszillator VCO erzeugte Frequenz gewünschten Präzision ab.
Wenn das Datensignal Din Jitter aufweist, kann die Amplitude dieses Jitters den Spitzenwert Gmax erreichen, derart dass Gmax = TD/2 – dt, wobei TD die Periode ist, die der Übertragungsrate des eingehenden Datensignals Din entspricht.
In einer zweiten Ausführung der erfindungsgemäßen Frequenzregelungsvorrichtung ist die Vorrichtung ein Frequenzsythetisierer SF, wie er in 5 dargestellt ist. Im Synthetisierer findet sich eine Abtastschaltung 8 wieder, die vorzugsweise gegenüber der Abtastschaltung 1 geändert ist, wie im Folgenden erklärt wird, der Frequenzvergleicher 3, der Zähler-Rückwärtszähler 4, der Digital-Analog-Wandler 5, ein Tiefpassschleifenfilter FL und der spannungsgesteuerte Oszillator VCO. Ein fester Frequenz teiler 6 verbindet den Ausgang des Oszillators VCO, der ein sythetisiertes Taktsignal HS erzeugt, mit dem Taktsignaleingang 1H des Abtasters 8. Der Teiler 6 teilt die Frequenz des synthetisierten Signals HS durch ein ganzzahliges Verhältnis M, um ein geteiltes Taktsignal HD zu erzeugen.
Der Frequenzsynthetisierer SF führt so mit in einer Schleife angeordneten Schaltungen einen Frequenzvergleich aus, wie in der Taktrückgewinnungsvorrichtung EH.
Der Frequenzsynthetisierer SF umfasst ebenfalls einen programmierbaren Frequenzteiler 7, um ein Bezugstaktsignal Hr programmierbarer Frequenz an den Eingang des eingehenden Datensignals 1E der Abtastschaltung 8 anzulegen.
Im Frequenzsynthetisierer SF wird die Frequenz FS des Taktsignals HS, das aus dem Oszillator VCO stammt, im Frequenzteiler 6 durch das feste ganzzahlige Verhältnis M geteilt. M ist eine ganze Zahl und vorzugsweise eine Potenz von 2. Wenn Fr die Frequenz des Bezugstaktsignals Fr bezeichnet, ist FS im Beharrungszustand des Oszillators VCO gleich Fr·M.
Um eine geordnete Menge von I Frequenzen FS1, ... Fsi, ... FSI mit dem ganzzahligen Index i derart, dass 1 ≤ i ≤ I und FSi < FS(i + 1) zu erhalten, müssen ebensoviele Frequenzen Fr1, ... Fri, ... FrI von Bezugssignalen Hr1, ... Hri, ... HrI, mit Fri < Fr(i + 1), synthetisiert werden. Um die Bezugsfrequenzen mit Hilfe eines bekannten Frequenzteilers mit einem Binärzähler präzise zu synthetisieren, müsste dieser Teiler durch ein Taktsignal gesteuert werden, dessen Frequenz gleich dem kleinsten gemeinsamen Vielfachen (KGV) der Frequenzen Fr1, ... Fri, ... FrI wäre, was zu erreichen praktisch unmöglich ist, insbesondere wenn die ganze Zahl I groß ist und die Frequenzen Fr1 bis FrI hoch sind.
Der erfindungsgemäße Frequenzsynthetisierer SF beruht auf der Annahme, dass die Bezugsfrequenzen Fr1, ... Fri, ... FrI über einen ganzzahligen größten gemeinsamen Teiler (GGT) p verfügen, derart dass P1 = Fr1/p, ... Pi = Fri/p, ... PI = FrI/p ganze Zahlen sind, und berechnet die Periode Tri des gewünschten Bezugssignals Hri in Abhängigkeit von der gewählten Zahl Pi. Sei TU eine Einheit der Periode für die Berechnung der Periode des gewählten Bezugssignals, derart dass TU ≤ TrI = 1/FrI und FB = Fr1 die kleinste synthetisierbare Frequenz, die für P1 = 1 erreichbar ist. Die Periode TB, die der Frequenz FB entspricht, enthält die größte Anzahl an Perioden TU unter allen Perioden, die den Bezugsfrequenzen Fr1 bis FrI entsprechen; N sei diese ganze Zahl. Daraus lassen sich folgende Beziehungen ableiten: TB = N·TU = 1/p,die Einheit der Frequenz FU = 1/TU = p·N und
die Periode des ausgewählten Bezugssignals Tri = 1/Fri = TU·N/Pi.
Daraus ergibt sich, dass die Berechnung der Periode Tri des Bezugssignals Hri darauf hinausläuft zu berechnen, wie oft die Zahl Pi in der Zahl N enthalten ist. Hierfür schlägt die Erfindung vor, die Zahl Pi mit dem Takt TU zu sich selbst zu addieren, bis die Zahl N erhalten wird, und bei jeder Berechnung einen Momentwert „0" zu erzeugen, wenn das Ergebnis der Berechnung geringer ist, als N/2, und einen Momentwert „1" im entgegengesetzten Fall.
Die Zahl Pi jedoch, die der Frequenz Fri des zu synthetisierenden Bezugssignals Hri zugeordnet ist, ist am Ende der Berechnung nicht unbedingt ein ganzzahliger Teiler der ganzen Zahl N.
Seien r₁, r₂, r₃ ... r_Pi Überläufe kleiner als Pi, die in der letzten Periodeneinheit TU für die erste Periode Tri auftreten, für die zweite, auf die erste folgende Periode Tri, dann für die dritte, auf die zweite folgende Periode Tri, bis zur Pi-ten Periode. Die aufeinanderfolgenden „Perioden" Tri schreiben sich folgendermaßen:

– erste Periode Tri: T₁ = TU(N + r₁)/Pi,
– zweite Periode Tri: T₂ = TU(N – r₁ + r₂)/Pi,
– dritte Periode Tri: T₃ = TU(N – r₂ + r₃)/Pi,
– Pi-te Periode Tri: T_Pi = TU(N – r_Pi-1 + r_Pi)/Pi,

₁

₂

₃

_Pi-1

_Pi

Auf diese Weise ist die Summe von Pi aufeinanderfolgenden synthetisierten Perioden Tri gleich N·TU und die erzeugte mittlere Periode über den Zeitraum N·TU ist gleich: Mittelwert von Tri = Tri = TU·N/Pi.
Der Mittelwert der vom Synthetisierer erzeugten Perioden ist gleich dem gewünschten Wert Tri. Das erzeugte Signal ist frequenzmoduliert, da in jedem Berechnungsdurchgang, der der ersten, oder zweiten oder dritten, ..., oder Pi-ten Periode Tri entspricht, eine Periode Tri bis auf TU genau erzeugt wird. Die maximale Jitter-Amplitude ist also gleich TU. Wie oben präzisiert wurde, lässt der Frequenzvergleicher 3 einen maximalen Jitter zu, der gleich der Halbperiode des Bezugssignals Hr ist, das an den Eingang 1E der Abtastschaltung 8 angelegt ist. Die Ungleichung TU ≤ TrI/2 muss erfüllt werden, wobei TrI die kleinste Periode der Perioden Tr1 bis TrI ist; d. h. FU ≥ 2·FrI, damit der Synthetisierer funktioniert.
Andererseits weist das durch die zyklischen Additionen erzeugte Signal nicht ein Tastverhältnis gleich 0,5 auf. Es ist erforderlich, die Frequenz dieses Signals durch zwei zu teilen, um die Verzerrung des Tastverhältnisses zu unterdrücken; diese Bedingung wird durch Anwendung der Ungleichung FU ≥ 2·FrI = 4·Fr erfüllt.
Die 6 zeigt den programmierbaren Frequenzteiler 7, der die oben dargelegten Funktionsmerkmale aufweist. Er weist ein Addierglied 70 auf mit zwei Eingängen A1 und A2, einem Pufferregister 71 und einem durch 2 teilenden Frequenzteiler, der eine Kippschaltung 72 umfasst. Das Addierglied 70 hat vorzugsweise eine Kapazität, die eine Potenz von Zwei ist, d. h. N = 2^q, und empfängt an ersten Eingängen A1 die in q Bits codierte ganze Zahl Pi zur Programmierung der zu synthetisierenden Frequenz Fri und addiert die ganze Zahl Pi zu einem in q Bits codierten Ergebnis R, das über das Register 71 an dessen zweite Eingänge A2 angelegt wird. Das Register 71 verfügt über einen Eingang, der mit dem Ausgang des Addiergliedes 70 verbunden ist, seine q Ausgänge sind mit dem zweiten Eingang A2 des Addiergliedes verbunden und sein Ausgang des höchstwertigen Bits BR(q – 1) mit dem Takteingang der Kippschaltung 72. Das Register 71 wird durch ein Taktsignal HU getaktet, dessen Frequenz höher ist, als 4Fr. Das Taktsignal HU ist stabil und wird durch einen Quarztaktgeber erzeugt, typischerweise von einigen Megahertz, der eine Quelle mit einer reinen Frequenz mit geringem Rauschen darstellt. Die Kippschaltung 72 bildet einen durch 2 teilenden Frequenzteiler und verfügt über einen Komplementausgang Q , der mit seinem D-Eingang verbunden ist und über einen Ausgang Q das ausgewählte Bezugstaktsignal Hr ausgibt.
Das Bezugssignal Hr ist durch seine Erzeugung im programmierbaren Frequenzteiler 7 frequenzmoduliert, in dem die programmierte Frequenz Fri nur im Mittel jede Pi-te Periode Tri = 1/Fri erhalten wird. Die Frequenzregelungsschleife, die den Frequenzvergleicher 3 enthält, der in 5 dargestellt ist, stabilisiert die programmierte Frequenz FS im Taktsignal HS, das der Oszillator VCO ausgibt, trotz der Schwankungen des Bezugssignals Hr auf den gewünschten Mittelwert der Frequenz Fr = Fri/2 des Bezugssignals. Auf diese Weise sind die periodischen Frequenzschwankungen des Bezugssignals ohne Auswirkungen auf die Frequenz FS, die am Ausgang des erfindungsgemäßen Synthetisierers SF verwendet wird.
Wieder in 6 ist zu erkennen, dass das Binärwort Pi zu q Bits und das durch das Register 71 ausgegebene aufsummierte Ergebnis R, das im Takt der Frequenzeinheit FU des Einheitssignals der Periode TU das das Addierglied verlassende Wort speichert, werden so zyklisch mit der Frequenz FU addiert. Der programmierbare Frequenzteiler 7 enthält keinen digitalen Vergleicher, um die Frequenz Fri des Taktsignals Hri vor der Teilung durch 2 in der Kippschaltung 72 durch Vergleich von R und N zu bestimmen. Die Erfindung verwendet den Zustand des höchstwertigen Bits BR(q – 1) des Ergebniswortes R am Ausgang des Registers 71 zur Ausbildung des Signals Hri, wobei BR(0) das niedrigstwertige Bit des Wortes R ist. Wenn das Ergebnis R kleiner ist, als N/2, befindet sich BR(q – 1) im logischen Zustand „0"; sonst befindet sich BR(q – 1) im logischen Zustand „1"; dann wird das Bezugstaktsignal Hr durch den Ausgang Q der Kippschaltung 72 durch Teilung der Frequenz des Signals des höchstwertigen Bits BR(q – 1) durch zwei erzeugt.
Zusammenfassend lauten die Gleichungen des programmierbaren Frequenzteilers folgendermaßen: FUmin = 2·FrI Nmin = FUmin/p,wobei N vorzugsweise derart ist, dass N = 2^q > N_min; FU = p·N Tri = TU·N/Pi = 1/(p·Pi) Fri = p·Pi.
Ein Zahlenbeispiel wird hierunter angeführt. Gegeben sei ein Oszillator VCO, der die Frequenzen FS von 1200, 1250, 1300, 1350 und 1400 MHz erzeugen soll. Wenn der Teiler 6 der Synthetisierschleife über ein festes Teilungsverhältnis M von 1024 verfügt, lauten die Frequenzen des zu synthetisierenden Bezugssignals Fr 1,171875, 1,220703125, 1,26953125, 1,318359375 und 1,3671875 MHz. Angesichts der Teilung durch zwei in der Kippschaltung 72 zur Erzeugung des Bezugstaktsignals Hr am Ausgang des Teilers 7 lauten die zu erzeugenden Frequenzen folgendermaßen:
Fr1 = 2,34375, 2,44140625, 2,5390625, 2,63671875 und FrI = Fr5 = 2,734375 MHz. Der Schritt p des Synthetisierers ist also gleich 0,09765625 MHz, FU_min ist gleich 2(2,734375) MHz = 5,468875 MHz und N_min ist gleich FU_min/p = 56.
Daraus kann abgeleitet werden:
N = 2⁶ = 64 und q = 6
HQ = N·p = 6,25 MHz
P1 = 24, P2 = 25, P3 = 26, P4 = 27, P5 = 28.
Für Pi = 26 beispielsweise beträgt die Bezugsfrequenz Fr = Fri/2 = p·Pi/2 = 1,26953125 MHz.
In der Abtastschaltung 8 im Frequenzsynthetisierer SF wird das periodische Bezugssignal Hr an den Eingang 1E der Daten Din angelegt und das den durch M teilenden Frequenzteiler 6, der an den Oszillator VCO angeschlossen ist, verlassende Taktsignal HD wird an den Eingang 1H angelegt, wobei Fr die Frequenz des Taktsignals Hr ist, das das Signal HD abtastet, das nach Teilung der Frequenz HS des synthetisierten Taktsignals FS durch M die Frequenz FD hat. Es ergibt sich also die Beziehung Fr = 2·FD = 2(FS/K), also FS = Fr(K/2).
In einer in 7 gezeigten bevorzugten Ausführung umfasst die Abtastschaltung 8 digitale Mittel, um ein Übergangssignal H1 zu erzeugen und ein verzögertes Übergangssignal H2, das um eine Verzögerung dt verschoben ist, um das Taktsignal HD abzutasten, das an den Eingang 1H angelegt wird. Die Abtastschaltung 8 umfasst, wie die Abtastschaltung 1, die Verzögerungsleitung 13 und die beiden Paare von Kippschaltungen 14–15 und 16–17 und statt der Verzögerungsleitungen 11 und 12 und des Antivalenzgliedes 10 in der Schaltung 1 (2) vollkommen digitale Mittel 80–85. Die digitalen Mittel befinden sich hinter dem Eingang 1E, der das Bezugstaktsignal Hr empfängt, das vom programmierbaren Frequenzteiler 5 geliefert wird, d. h. der nach Teilung durch Zwei eins der Taktsignale Tr1 bis TrI empfängt, das in Abhängigkeit von der in q Bits codierten ganzen Zahl Pi ausgewählt wurde, die an den ersten Eingang A1 des Addiergliedes 70 (6) angelegt wird, und erzeugen die Taktsignale H1 und H2 für die Takteingänge der Paare von Kippschaltungen 14–15 bzw. 16–17.
Die digitalen Mittel 80–85 verwenden eine Frequenz Fr, die höher ist, als die der Übergangssignale H1 und H2, die der Abtastung dienen, und teilen die Frequenz Fr, um die korrekte Frequenz FD an den Takteingängen der Abtastschaltungen 14 bis 17 zu erzeugen. Diese Teilung erlaubt die perfekte Steuerung der Verzögerung dt.
Da der programmierbare Frequenzteiler 7 das Bezugssignal Hr mit einem maximalen Jitter von Tr/2 ausgibt, muss zum Ausgleich dieses Jitters die Verzögerung dt derart sein, dass dt = TD/4 – Tr/2,wobei TD die Periode des Taktsignals am Eingang 1H ist. Da die Periode TD ausgehend von der Periode Tr des Bezugssignals Hr durch ganzzahlige Teilung durch M erzeugt wurde, ergibt sich die Beziehung TD = M·Tr, aus der sich die Verzögerung zu dt = M·Tr/4 – Tr/2 ableitet. Für die kleinste Verzögerung dt = Tr/2, die in einer digitalen Schaltung von einem Signal der Periode Tr ausgehend erzeugt werden kann, ist M = 4 die optimale Lösung, wie sich aus der obigen Beziehung ergibt.
In der in 7 gezeigten Ausführung umfassen die oben genannten digitalen Mittel 80–85 einen durch 4 teilenden Frequenzteiler, der zwei D-Kippschaltungen 80 und 81 umfasst und eine logische Schaltung, die ein Antivalenzglied 82 umfasst, zwei UND-Glieder mit zwei Eingänge 83 und 85 und ein NICHT-Glied 84 zur Erzeugung der beiden Übergangssignale H1 und H2 mit der Frequenz FD = Fr/2. Die Takteingänge der Kippschaltungen 80 und 81, ein erster Eingang des UND-Gliedes 83 und der Eingang des NICHT-Gliedes 84 empfangen das Taktsignal Hr. Da die Kippschaltungen 80 und 81 einen durch vier teilenden Frequenzteiler bilden, ist der Komplementausgang Q der zweiten Kippschaltung 81 mit dem Eingang D der ersten Kippschaltung 80 verbunden. Die Ausgänge Q der Kippschaltungen 80 und 81 erzeugen zwei logische Signale mit der Frequenz Fr/4 und einer Phasenverschiebung um 2Tr und sind mit den Eingängen des Antivalenzgliedes 82 verbunden. So erzeugt der Ausgang des Gliedes 82 ein Signal der Frequenz Fr/2 und ist mit einem zweiten Eingang des UND-Gliedes 83 verbunden und mit einem ersten Eingang des UND-Gliedes 85, dessen zweiter Eingang mit dem Ausgang des NICHT-Gliedes 84 verbunden ist. Die Rechteckimpulse der Breite Tr des Signals der Periode 2Tr am Ausgang des Antivalenzgliedes 82 wählen jede zweite Periode des Signals Hr im UND-Glied 83 aus, um das Übergangssignal H1 der Breite Tr/2 und der Periode 2Tr zu bilden, das an die Takteingänge der Kippschaltungen 14 und 15 des ersten Paares angelegt wird. Die Rechteckimpulse des Signals am Ausgang des Gliedes 82 wählen ebenfalls jede zweite Periode des Komplementsignals Hr im UND-Glied 85 aus, um das Übergangssignal H2 zu bilden, das mit dem Signal H1 identisch, aber um dt = Tr/2 gegenüber diesem verzögert ist und an die Takteingänge der Kippschaltungen 16 und 17 des zweiten Paares angelegt ist, sowie an die Verzögerungsleitung 13, die das Abtastsignal HE liefert, das an den Takteingang des Zählers-Rückwärtszählers angelegt ist.
Die beiden Taktsignale H1 und H2 tasten das Signal HD ab, das nach Teilung durch M zu den Zeitpunkten T_n und T_n + Tr/2 aus dem Oszillator VCO hervorgeht.

Claims

Vorrichtung zur Frequenzregelung, ein spannungsgesteuertes Oszillationsmittel (VCO; FL, VCO, 6) umfassend, das ein Taktsignal erzeugt, in der die Frequenz des Taktsignals (H; HD) und die instabile Frequenz eines eingehenden Digitalsignals (Din; Hr) verglichen werden, dadurch gekennzeichnet, dass sie ein Mittel (1; 8) zum Abtasten des Taktsignals (H; HD) in zwei Paaren von Zeitpunkten, die zwei aufeinanderfolgenden Übergängen des eingehenden Signals entsprechen, in Reaktion auf jeden der festgelegten Übergänge des eingehenden Signals (Din; Hr) umfasst, wobei die Zeitpunkte eines Paares durch eine festgelegte Verzögerung voneinander getrennt sind, die höchstens gleich der halben Periode des Taktsignals ist, um vier Taktsignalzustandssignale (Q2, Q4; Q1, Q2) zu erzeugen, und einen Frequenzvergleicher (3), der die vier Zustandssignale nur zu einem Zählsignal (H+) kombiniert, solange die Frequenz des Taktsignals deutlich niedriger ist, als die Frequenz des eingehenden Signals, und zu einem Rückwärtszählsignal (H–) nur, solange die Frequenz des Taktsignals höher ist, als die Frequenz des eingehenden Signals, und ein Mittel (4, 5) zum Zählen und Rückwärtszählen der festgelegten Übergänge (HE) des eingehenden Signals in Reaktion auf das Zähl- (H+) bzw. Rückwärtszählsignal (H–), um an das Oszillationsmittel über einen Analog-Digital-Wandler (5) eine Steuerspannung (VC) anzulegen, die vom Inhalt des Mittels zum Zählen und Rückwärtszählen abhängt.
Vorrichtung nach Patentanspruch 1, in der der Frequenzvergleicher ein Mittel (30, 31, 33, 34) umfasst, um das Zählsignal (H+) zu erzeugen, solange drei der Zustandssignale, die aufeinanderfolgenden Abtastzeitpunkten des Taktsignals (H; HD) entsprechen, identisch sind, und ein Mittel (30, 31, 32, 35) zur Erzeugung des Rückwärtszählsignals (H–), solange eins der beiden Zustandssignale, die Abtastzeitpunkten des Taktsignals (H; HD) entsprechen, die zwischen den Abtastzeitpunkten des Taktsignals liegen, die den beiden anderen Zustandssisgnalen entsprechen, sich von den drei anderen Zustandssignalen unterscheidet.
Vorrichtung nach Patentanspruch 1 oder 2, in der der Frequenzvergleicher 3 ein erstes Antivalenzglied (30) umfasst, das zwei Zustandssignale empfängt, die Abtastsignalen des Taktsignals (H; HD) entsprechen, die die Abtastzeitpunkte des Taktsignals einrahmen, die den beiden anderen Zustandssignalen entsprechen, ein zweites Antivalenzglied (31), das die beiden anderen Zustandssignale empfängt, ein erstes UND-Glied (34), das direkt mit dem ersten Antivalenzglied verbunden ist und über ein NICHT-Glied (33) mit dem zweiten Antivalenzglied, um das Zählsignal (H+) zu erzeugen, und ein zweites UND-Glied (35), das direkt mit dem zweiten Antivalenzglied (31) verbunden ist und über ein NICHT-Glied (32) mit dem ersten Antivalenzglied, um das Rückwärtszählsignal (H–) zu erzeugen.
Vorrichtung nach irgendeinem der Patentansprüche 1 bis 3, in der das Abtastmittel (1; 8) ein Mittel (10, 11, 12; 80–85) zur Feststellung der festgelegten Übergänge im eingehenden Signal (Din; Hr) umfasst, um ein Übergangssignal (H1) und ein um die genannte festgelegte Verzögerung (dt) verzögertes Übergangssignal (H2) zu erzeugen und zwei Paare von Kippschaltungen, die die Zustandssignale erzeugen und jeweils eine erste Kippschaltung (14, 16) umfassen, die das Taktsignal (H; HD) empfängt, und eine zweite Kippschaltung (15, 17), die über einen Eingang verfügt, der mit dem direkten Ausgang der ersten Kippschaltung verbunden ist, wobei das Übergangssignal (H1) und das verzögerte Übergangssignal (H2) jeweils an Takteingänge der Kippschaltungspaare (14–15; 16–17) angelegt sind.
Vorrichtung nach Patentanspruch 4, in der das Mittel zur Feststellung der Übergänge digital arbeitet und einen durch vier teilenden Frequenzteiler (80, 81, 82) umfasst, um ein Taktsignal mit der halben Frequenz des eingehenden Signals (Hr) zu erzeugen, und Mittel (83, 85) zur Auswahl eines Überganges des eingehenden Signals (Hr) und eines Überganges in einem zum eingehenden Signal komplementären Signal (Hr) während jeder zweiten Halbperiode des Taktsignals der halben Frequenz, um das Übergangssignal (H1) bzw. das verzögerte Übergangssignal (H2) zu erzeugen.
Vorrichtung nach irgendeinem der Patentansprüche 1 bis 5, ein Mittel (2) umfassend, das mit dem Abtastmittel (1) verbunden ist, um die Phasen des eingehenden Signals (Din) und des Taktsignals (H) in Abhängigkeit von zwei der vier Zustandssignale zu vergleichen, um unter dem Taktsignal (H) und dessen komplementärem Signal (H) ein ausgehendes Taktsignal auszuwählen, das mit dem eingehenden Signal am meisten in Phase ist und dazu dient, das eingehende Signal zu lesen.
Vorrichtung nach den Patentansprüchen 4 und 6, in der das Mittel zum Vergleich der Phasen ein logisches Mittel mit Verriegelungskippschaltung (20–27) umfasst, das das Taktsignal (H) und das komplementäre Signal (H) auswählt, wenn die Zustandssignale, die von der ersten oder der zweiten Kippschaltung (14, 16; oder 15, 17) der Kippschaltungspaare erzeugt werden, sich in einem ersten und einem zweiten Zustand befinden bzw. in einem zweiten und einem ersten Zustand.
Vorrichtung nach irgendeinem der Patentansprüche 1 bis 7, ein programmierbares Mittel zur Frequenzteilung (7) umfassend, um ausgehend von einem Einheitstaktsignal (HU) mit einer stabilen Frequenz, die mindestens viermal so hoch ist, wie die program mierte Frequenz, ein instabiles Bezugstaktsignal (Hr) als an das Abtastmittel (8) anzulegendes Eingangssignal zu erzeugen, das eine über eine entsprechende Anzahl (Pi) an Perioden gemittelte Frequenz aufweist, wobei das Verhältnis der programmierten Frequenz zur entsprechenden Anzahl an Perioden konstant ist.
Vorrichtung nach Patentanspruch 8, in der das programmierbare Mittel zur Frequenzteilung ein Addierglied (70) und ein Pufferregister (71) umfasst, das mit der Frequenz des Einheitstaktsignals (HU) getaktet wird und eine an den Ausgängen des Addiergliedes anliegende Summe (R) speichert, wobei das Addierglied die genannte Summe (R) zur entsprechenden Anzahl (Pi) addiert, die zur programmierten Frequenz gehört.
Vorrichtung nach Patentanspruch 9, in der das Mittel zur Frequenzteilung einen durch zwei teilenden Frequenzteiler (72) umfasst, der vom Pufferregister (71) das höchstwertige Bit (BR(q – 1)) der genannten Summe empfängt, um das Bezugstaktsignal (Hr) zu erzeugen.
Vorrichtung nach irgendeinem der Patentansprüche 1 bis 10, in der das oszillierende Mittel mindestens einen vom Mittel zum Zählen und Rückwärtszählen (4, 5) über einen Schleifenfilter (FL) spannungsgesteuerten Oszillator (VCO) umfasst und einen Frequenzteiler (6) zur Teilung der Frequenz des vom Oszillator erzeugten Signals durch ein festes Verhältnis, um das genannte Taktsignal (HD) zu erzeugen.