JP2000341113A - 周波数制御装置 - Google Patents

周波数制御装置

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 入力信号に強いジッタが存在する場合でも、
抽出される、または合成されるクロック信号に対して影
響を及ぼさない、平均値前後の入力信号周波数変動を受
け入れる装置を提供する。 【解決手段】通信端末内のクロック抽出回路ＥＨとして
の周波数制御装置は、位相および周波数比較器ＣＰＦと
電圧制御発振器ＶＣＯとを備える。位相および周波数比
較器ＣＰＦ内では、位相の比較は四段サンプリング回路
１と位相比較器２とを使用して行われ、周波数の比較
は、サンプリング回路１と、周波数比較器３と、可逆カ
ウンタ４と、デジタル−アナログ変換器５とを使用して
行われる。比較器ＣＰＦ内で信号ＤｉｎおよびＨの周波
数を比較することにより、発振器ＶＣＯを直接電圧制御
するための可変電圧アナログ制御信号ＶＣが生じ、その
結果、データ信号Ｄｉｎの平均クロック周波数に設定さ
れた周波数を有するクロク信号Ｈが生じる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧制御され、高
ビットレートデジタル信号からクロック信号を抽出する
ために、あるいは周波数を合成するために、周波数が不
安定な入力信号によって制御される発振器ＶＣＯを含む
回路ループを備える周波数制御装置に関する。
【０００２】
【従来の技術】発振器ＶＣＯの周波数の制御は、データ
信号を発信する発信器から発生する初期クロック信号を
デジタルデータ信号から抽出するために、受信器内で行
われる。被制御発振器ＶＣＯを使用する周波数合成は、
チャネルを選択するのに正確な周波数を発生することが
必要な無線送信器または無線受信器内で使用される。こ
れら２つの適用における主な技術的課題は、ノイズの影
響を受けたすなわちジッタを有する受信デジタル信号の
中からクロック信号を抽出し、不安定な基準信号を基に
して、選択された正確な周波数を合成することである。
【０００３】本発明の適用例は、受信データの処理に必
要なクロック信号を取り込むための数百Ｍｂｉｔ／秒ま
での高ビットレートデジタル送信の分野、および通常数
ＧＨｚまでの高周波の合成のための無線設備の分野にあ
る。
【０００４】前出の２つの適用分野においては、発振器
ＶＣＯと、プログラム可能とすることができ、被分割周
波数の信号を供給するための発振器の出力部に接続され
た分周器と、被分割周波数信号と基準信号との間の位相
の比較の結果、誤差信号を送出する位相比較器とを備え
る位相同期回路ＰＬＬを使用するのが一般的である。増
幅されフィルタを通った誤差信号が発振器ＶＣＯを制御
する。
【０００５】従来技術では、対象とする周波数が高い時
の第１の問題は、ｋを定数とし、Ｎを可変カウントと
し、Ｆｒを基準信号の周波数とする時、ｋ．Ｎ．Ｆｒに
等しい任意の周波数の合成に必要なＮ分分周器を作製す
ることである。Ｎが整数の場合には、発振器ＶＣＯによ
り、基準信号の周波数Ｆｒの倍数である周波数が発生す
る。しかしながら、Ｎを整数値に限定しないのが一般的
であるため、ループ内に含まれる分周器がより複雑にな
り、高周波での作製が技術的に不可能になる。
【０００６】第２の問題は、極めて安定した基準信号を
位相比較器に供給する必要性に由来するものである。安
定していない場合、基準信号のノイズは、発振器から出
される合成信号内でｋ．Ｎ．倍される。
【０００７】
【発明が解決しようとする課題】本発明は、クロック周
波数での不安定な入力デジタル信号と、発振器ＶＣＯに
より直接または間接的に生成されるクロック信号の間の
周波数の比較に基づいた周波数制御装置であって、クロ
ックの抽出にも周波数の合成にも使用され、その結果、
抽出すべきクロック信号に対し、または入力信号内に強
いジッタが存在する場合でも周波数が安定している合成
すべきクロック信号に対し影響を及ぼさない平均値前後
の入力信号の周波数の変動を受け入れる装置を提供する
ことにより前出の問題を克服することを目的とする。
【０００８】
【課題を解決するための手段】この目的のため、クロッ
ク信号の周波数と、デジタル入力信号の不安定周波数と
が比較される、クロック信号を発生する電圧制御発振手
段を備える周波数制御装置は、入力信号の各所定遷移に
応答して、入力信号の連続する２つの遷移に対応する２
対のタイミングであって１対内のタイミングが最大でも
クロック信号の半周期に等しい所定の遅延により分割さ
れるタイミングでクロック信号をサンプリングし、その
結果、クロック信号の４つの状態信号が発生する手段
と、クロック信号の周波数が入力信号の周波数よりはる
かに低い間のみ４つの状態信号を１つの増分カウント信
号にまとめ、クロック信号の周波数が入力信号の周波数
よりはるかに高い間のみ４つの状態信号を１つの減分カ
ウント信号にまとめる周波数比較器と、発振手段を使用
してアナログ−デジタル変換器を介して増分カウントお
よび減分カウントするための手段の内容に依存する制御
電圧を印加するために、それぞれ増分カウント信号およ
び減分カウント信号に応答して入力信号の所定遷移を増
分カウントおよび減分カウントするための手段とを備え
ることを特徴とする。
【０００９】本発明による周波数の比較は、概して知ら
れている位相比較のための遷移に基づいてではなく、入
力信号の２つの遷移に基づいて行われる。各遷移につい
て２組のタイミングで入力される信号のサンプリングに
よって生じる４つの状態信号の組み合わせは、クロック
信号の連続するサンプリング・タイミングに対応する３
つの状態信号が同一である限り増分カウント信号を発生
するための手段と、別の２つの状態信号に対応するクロ
ック信号のサンプリング・タイミングに含まれるクロッ
ク信号のサンプリング・タイミングに対応する状態信号
の一方が他の３つの状態信号と異なる限り減分カウント
信号を発生するための手段とによって実現される。
【００１０】好ましい実施形態によれば、前出の発生手
段機能は、他の２つの状態信号に対応するクロック信号
のサンプリング・タイミングを取り囲むクロック信号の
サンプリング・タイミングに対応する２つの状態信号を
受信する第１排他的ＯＲゲートと、他の２つの状態信号
を受信する第２排他的ＯＲゲートと、第１排他的ＯＲゲ
ートに直接接続され、符号変換器を介して、増分カウン
ト信号を発生するための第２排他的ＯＲゲートに接続さ
れた第１ＡＮＤゲートと、第２排他的ＯＲゲートに直接
接続され、符号変換器を介して、減分カウント信号を発
生するための第１排他的ＯＲゲートに接続された第２Ａ
ＮＤゲートとにより、周波数比較器内で実行される。
【００１１】サンプリングするための手段は、好ましく
は遷移信号および所定の遅延量だけ遅延された遷移信号
を発生するために入力信号内の所定の遷移を検出するた
めの手段と、それぞれ状態信号を発生し、クロック信号
を受信する第１フリップフロップと、第１フリップフロ
ップの直接出力部に接続された入力部とをそれぞれ有す
る２対のフリップフロップとを備える。遷移信号および
遅延遷移信号は、対のフリップフロップのクロック入力
部にそれぞれ印加される。
【００１２】特に、入力信号が不安定周波数クロック信
号である時には遷移を検出するための手段は全デジタル
方式である。この場合、遷移を検出するための手段は、
入力信号の半周波数でクロック信号を発生するための四
分分周器と、遷移信号および遅延された遷移信号をそれ
ぞれ発生するために半周波数のクロック信号の２つの半
周期のうちの１つの間、入力信号の遷移および入力信号
の補信号内の遷移を選択するためのデジタル手段とを備
える。
【００１３】ノイズの影響を受けたデータ入力デジタル
信号内からクロック信号を抽出するのに周波数制御装置
を使用する時には、装置は、クロック信号およびこの信
号の補信号の中から、入力データ信号と最も同位相にな
り、入力信号を読むのに用いられるクロック信号を選択
するために、４つの状態信号のうちの２つに応じて入力
信号とクロック信号の位相を比較するためにサンプリン
グするための手段に接続された手段を備える。このよう
に、出力クロック信号は、当初発信器から発信された取
り込みクロック信号である。
【００１４】好ましい実施形態によれば、位相を比較す
るための手段は、対のフリップフロップのうちの第１ま
たは第２フリップフロップによって発生される状態信号
がそれぞれ第１および第２状態、ならびに第２および第
１状態にある時、クロック信号および補信号を選択する
ラッチフリップフロップ論理手段を備える。
【００１５】周波数を合成するのに周波数制御装置を使
用する時には、装置は、サンプリングするための手段に
印加すべき入力信号として、プログラム周波数の少なく
とも４倍を上回る安定周波数を有する単位クロック信号
から、プログラム周波数に等しいそれぞれの周期数につ
いての平均周波数を有する不安定な基準クロック信号を
管理するためのプログラム可能分周器を備え、プログラ
ム周波数とそれぞれの周期数との比は一定である。
【００１６】したがって単位クロック信号の周波数は、
プログラム可能分周器内でプログラム可能な最高周波数
の４倍を上回る。
【００１７】基準クロック信号は、たとえばクォーツク
ロックから発振される単位クロック信号の安定周波数
の、プログラムによる偶数または非偶数分割の結果とし
て生じる可変周波数を有する。基準信号周波数の変動
は、主として、サンプリングするための手段と、周波数
比較器と、増分減分カウント手段と発振器とを備える制
御ループ内で抑制され、したがって発振器から発振され
る合成周波数は、基準クロック周波数の平均値の倍数に
等しい安定した所望の周波数である。従来技術と比較し
た場合、本発明によれば、知られている合成ループ内の
プログラム可能分周器を固定分周器に置き換えることが
できる。
【００１８】本発明の好ましい実施形態によれば、プロ
グラム可能分周手段は、加算器と、単位クロック信号の
周波数の速度にされ加算器の出力部に合計を記録するバ
ッファレジスタとを備え、加算器が、前記合計を、プロ
グラム可能周波数に関連付けられた前記それぞれの数に
加算する。
【００１９】基準クロック信号内の循環比のひずみをな
くす目的から、プログラム可能分周手段は、基準クロッ
ク信号を発生するために、バッファレジスタから前記合
計の上位ビットを受信する二分分周器を備える。
【００２０】特に周波数合成に関する適用の場合、発振
手段は、ループフィルタを介して増分カウントおよび減
分カウントするための手段によって電圧制御される少な
くとも１つの発振器と、前記クロック信号を発生させる
ために、発振器から発生する信号の周波数を一定比で分
割するための分周器とを備える。好ましくは一定比は２
の累乗である。ループフィルタは、プログラム可能分周
器内での分周によって生じる単位クロック信号の高調波
を特にろ波する。
【００２１】本発明の他の特徴および長所は、対応する
添付の図面を参照して行う本発明の好ましい実施形態に
ついての以下の説明を読むことによりより明らかになろ
う。
【００２２】
【発明の実施の形態】図１を参照すると、受信器すなわ
ち通信端末内のクロック抽出回路ＥＨとしての周波数制
御装置は、位相および周波数比較器ＣＰＦと電圧制御発
振器ＶＣＯとを備える。比較器ＣＰＦは、通信送信器か
らの送信後に再整形される入力データデジタル信号Ｄｉ
ｎと発振器ＶＣＯから供給されるクロック信号Ｈとが印
加される２つの入力部を有する。比較器ＣＰＦ内で信号
ＤｉｎおよびＨの位相を比較することにより、同期で同
位相の出力データ信号Ｄｏｕｔおよび取り込み出力クロ
ック信号Ｈｏｕｔが発生する。比較器ＣＰＦ内で信号Ｄ
ｉｎおよびＨの周波数を比較することにより、発振器Ｖ
ＣＯを直接電圧制御するための可変電圧アナログ制御信
号ＶＣが生じ、その結果、データ信号Ｄｉｎの平均クロ
ック周波数に設定された周波数を有するクロック信号Ｈ
が生じる。
【００２３】位相および周波数比較器ＣＰＦ内では、位
相の比較は四段サンプリング回路１と位相比較器２とを
使用して行われ、周波数の比較は、サンプリング回路１
と、周波数比較器３と、可逆カウンタ４と、デジタル−
アナログ変換器（ＣＮＡ）５とを使用して行われる。
【００２４】図２を参照すると、サンプリング回路１
は、データ信号Ｄｉｎのための回路ＥＨの入力端子１Ｅ
に直接接続された入力部および遅延線１１を介して接続
された入力部の都合２つの入力部と、２つのカスケード
遅延線１２および１３に接続された１つの出力部とを有
する排他的ＯＲゲート１０を備える。第３の遅延線１３
は、可逆カウンタ４のクロック入力部Ｃにサンプリング
信号ＨＥを供給する。発振器ＶＣＯから供給されるクロ
ック信号Ｈは、サンプリング回路１のクロック信号入力
部１Ｈを経て、２対のカスケードＤフリップフロップ１
４〜１５および１６〜１７のうちの第１フリップフロッ
プ１４および１６のデータ入力部に印加される。第１対
のフリップフロップ１４および１５のクロック入力部は
排他的ＯＲゲート１０の出力部に接続され、第２対のフ
リップフロップ１６および１７のクロック入力部は第２
遅延線１２の出力部に接続される。各対内で、第１フリ
ップフロップ１４、１６の出力部Ｑは第２フリップフロ
ップ１５、１７の入力部Ｄに接続される。フリップフロ
ップ１４〜１７の出力部Ｑは、周波数比較器３の４つの
入力部にそれぞれ接続される四段サンプリング回路１の
出力部Ｑ１〜Ｑ４をそれぞれ構成する。サンプリング回
路内の対の第１フリップフロップ１４および１６の出力
部Ｑ１およびＱ３のみが、位相比較器２の２つのクロッ
ク選択入力部に接続される。
【００２５】サンプリング回路１は、入力データ信号Ｄ
ｉｎが遷移する毎に発振器ＶＣＯから発生するクロック
信号Ｈの状態を、位相比較器２と周波数比較器３とに供
給する。
【００２６】入力データ信号Ｄｉｎの立ち上がりおよび
立ち下がりは、排他的ＯＲゲート１０と、ゲート１０の
一方の入力部に直接印加される入力データ信号Ｄｉｎの
公称半周期よりも少ない遅延をゲート１０の他方の入力
部に課す第１遅延線１１とを使用して検出される。遅延
Ｒ１は、排他的ＯＲゲート１０の出力部における遷移信
号内のサンプリング・パルスの幅を規定する。データ信
号Ｄｉｎの状態が変わる毎にゲート１０の出力部から供
給されるサンプリング・パルスは、４つのＤ型フリップ
フロップ１４から１７へのクロック信号Ｈの状態の記録
を指令する。
【００２７】変形形態では、信号Ｄｉｎの立ち上がりお
よび立ち下がりを検出する代わりに、立ち上がりのみま
たは立ち下がりのみが検出される。たとえば、遅延線１
１の後ろに符号変換器を挿入し、排他的ＯＲゲートをＡ
ＮＤゲートに置き換えることにより、所定の立ち下がり
が検出される。
【００２８】フリップフロップ１４および１５は、タイ
ミングＴｎにおいてデータ信号Ｄｉｎの遷移に、タイミ
ングＴｎ−ｋにおいて信号Ｄｉｎの１つ前の遷移にそれ
ぞれ応答して、信号Ｈの状態を記録する。整数ｋは、連
続する２つの遷移を分割する信号Ｄｉｎの基本ビット間
隔すなわち基本半間隔の変数を指定する。同様に、フリ
ップフロップ１６および１７は信号Ｈの別の２つの状態
を記録するが、これには第２遅延線１２により遅延され
た遷移信号によって課せられた所定の遅延ｄｔが伴って
いる。したがってフリップフロップ１６はタイミングＴ
ｎ＋ｄｔにおける信号Ｈの状態を記録し、フリップフロ
ップ１７はタイミングＴｎ−ｋ＋ｄｔにおける信号Ｈの
状態を記録する。ＴＨをサンプリングすべきクロック信
号Ｈの周期とする時、遅延線１２によりもたらされる遅
延ｄｔは最大でもＴＨ／２に等しい。
【００２９】第３遅延線１３は、可逆カウンタ４のクロ
ック入力部に印加されるサンプリング信号ＨＥが、周波
数比較器３から供給される２つの論理信号Ｈ＋およびＨ
−と同位相になるよう、遅延Ｒ２を課す。この時、これ
ら３つの信号ＨＥ、Ｈ＋およびＨ−は可逆カウンタ４に
印加される。
【００３０】各遅延線は一連の符号変換器で作製するこ
とができる。
【００３１】次に図３を参照すると、位相比較器２は主
として、２つの符号変換器２０および２１から成るラッ
チフリップフロップと、２つの入力部を有する２つのＮ
ＡＮＤゲート２２、２３と、それぞれ３つ、２つの入力
部をもつ２つのＮＡＮＤゲート２４、２５と、符号変換
器２６と、排他的ＯＲゲート２７と、Ｄフリップフロッ
プ２８とを備える。
【００３２】サンプリング回路１の第１フリップフロッ
プ１４の出力部Ｑ１は、ＮＡＮＤゲート２２の第１入力
部に直接接続され、符号変換器２１を通してＮＡＮＤゲ
ート２３の第２入力部に接続される。前記結合と対称的
に、サンプリング回路１の第２対の第１フリップフロッ
プ１６の出力部Ｑ３は、ゲート２３の第１入力部に直接
接続され、符号変換器２０を通してゲート２２の第２入
力部に接続される。フリップフロップＲＳにおける場合
と同様に、ＮＡＮＤゲート２４および２５の第１入力部
はそれぞれゲート２２および２３の出力部に接続され、
ゲート２４および２５の第２入力部はそれぞれゲート２
５および２４の出力部に接続される。位相比較器２のリ
セット入力部ＲＥＳはＮＡＮＤゲート２４の第３入力部
に接続され、ゲート２４の出力部を「１」の状態にする
ことにより、装置ＥＨの電源入り時に位相比較器を初期
化するのに使用する。また、ゲート２４の出力部は符号
変換器２６を介して、第２入力部が発振器ＶＣＯからク
ロック信号Ｈを受信する排他的ＯＲゲート２７の第１入
力部に接続される。ゲート２７の出力部は、フリップフ
ロップ２８のクロック入力部に取り込みクロック信号Ｈ
ｏｕｔを供給する。フリップフロップ２８の入力部Ｄは
サンプリング回路１の入力１Ｅと同じであり、入力デー
タ信号Ｄｉｎを受信する。フリップフロップ２８の出力
部Ｑは、クロック信号Ｈｏｕｔと同位相のデータ信号Ｄ
ｏｕｔを供給する。
【００３３】位相比較器２は、クロック信号Ｈが「良好
な」周波数であるとみなされている、すなわち後述する
周波数比較器３内での処理によりデータ信号Ｄｉｎの平
均周波数と同期していることを知った上で、信号Ｈおよ
びこの信号の補数
【外４】 の中から、入力データ信号Ｄｉｎと最も同位相になるク
ロック信号を選択して入力データ信号Ｄｉｎを読み取る
ためにラッチフリップフロップ２０〜２５は、各時間イ
ンターバルｄｔの間、クロック信号Ｈの立ち上がりを探
す。
【００３４】Ｑ１＝０かつＱ３＝１の時、ＮＡＮＤゲー
ト２４の第１入力部、すなわちＲＳフリップフロップ２
４〜２５の入力部Ｒは「１」の状態にあり、信号Ｈおよ
びＤｉｎはほぼ同位相になる一方、ゲート２４の出力部
は「０」の状態になり、ゲート２７は、フリップフロッ
プ２８内のデータ信号Ｄｉｎを読むための補信号
【外５】 を選択する。反対にＱ１＝１かつＱ３＝０の時、ＮＡＮ
Ｄゲート２５の第１入力部、すなわちＲＳフリップフロ
ップ２４〜２５の入力部Ｓは「１」の状態にあり、信号
ＨおよびＤｉｎはほぼ逆位相になる一方、ゲート２４の
出力部は「１」の状態になり、ゲート２７は、フリップ
フロップ２８内のデータ信号Ｄｉｎを読むためのクロッ
ク信号Ｈを選択する。Ｑ１＝Ｑ３＝「０」の時、あるい
はＱ１＝Ｑ３＝「１」の時、ゲート２４および２５の第
１の入力は２つとも「１」の状態にあり、ゲート２４の
出力部の以前の状態が維持され、ゲート２７により以前
選択された信号
【外６】 またはＨは保存される。後者の場合、データ信号Ｄｉｎ
がＴＨ／２−ｄｔに等しい最大振幅Ｇｍａｘを有するジ
ッタを含むとしても、なされた選択は依然として正し
い。
【００３５】下記位相比較器２の論理状態は以下の真理
値表にまとめられている。
【表１】
【００３６】変形形態では、ＮＡＮＤゲート２２および
２３の第１入力部にそれぞれ接続された符号変換器２０
および２１の入力部が、出力Ｑ３およびＱ１の代わり
に、サンプリング回路の出力Ｑ４およびＱ２に接続され
る。
【００３７】周波数比較器３内では、位相比較器２内の
遷移Ｔｎ上に関してではなく、データ信号Ｄｉｎの連続
する２つの遷移Ｔｎ−ｋおよびＴｎに関しての時間イン
ターバルｄｔ内のクロック信号Ｈの状態が分析される。
この分析では、ゲート１０によって検出される信号Ｄｉ
ｎの各遷移に対応して、前記の各遷移に先行する第１遷
移に対応する連続するタイミングＴｎ−ｋおよびＴ
ｎ−ｋ＋ｄｔにおけるクロック信号Ｈの状態Ｑ２および
Ｑ４と、前記各遷移と同じ第２遷移に対応する連続する
タイミングＴｎおよびＴｎ＋ｄｔにおけるクロック信号
Ｈの状態Ｑ１およびＱ３とを記録するために、サンプリ
ング回路１内の４つのフリップフロップ１４〜１７を必
要とする。
【００３８】連続する４つの状態のうちの３つが同一、
すなわち
【数１】 であれば、クロック信号Ｈの周期はデータ信号Ｄｉｎの
周期内に含まれ、信号Ｈは速度が過度に高くなる、すな
わちデータ信号Ｄｉｎに対し位相進みとなる。タイミン
グＴｎ−ｋ＋ｄｔおよびＴｎにおいて信号Ｈの中間状態
Ｑ４およびＱ１のうちの１つが他の３つとは異なる場
合、すなわち
【数２】 の場合、信号Ｈの周期は信号Ｄｉｎの周期よりも長く、
信号Ｈは速度が過度に低くなり、データ信号Ｄｉｎに対
し位相遅れとなる。他方、状態Ｑ１とＱ３が同一かつ状
態Ｑ２とＱ４が同一である時、あるいは状態Ｑ１とＱ３
が異なりかつ状態Ｑ２とＱ４が異なる時、信号Ｈおよび
Ｄｉｎは、ほぼ同周波数、同位相、同じ位相象限、ある
いは例外的には、極めて異なる周波数（帯域外）にな
る。
【００３９】たとえばタイミングＴｎ−ｋおよびＴ
ｎ−ｋ＋ｄｔにおいて信号Ｈが状態Ｑ２＝「０」かつＱ
４＝「１」であって、タイミングＴｎおよびＴｎ＋ｄｔ
において信号Ｈが状態Ｑ１＝「１」かつＱ３＝「１」で
あると、周波数比較器３はそこから、信号Ｈは速度過多
であると判断する。
【００４０】その場合の周波数比較器３の真理値表は以
下の通りである。 Ｔｎ Ｔｎ＋ｄｔ Ｔｎ−ｋ Ｔｎ−ｋ＋ｄｔ Ｑ１ Ｑ３ Ｑ２ Ｑ４ 決定 Ｈ＋ Ｈ− ０ ０ １ ０ Ｈは速度過多 １ ０ ０ ０ ０ １ Ｈは速度過小 ０ １ ０ ０ ０ ０ 補正なし ０ ０ ０ ０ １ １ 補正なし ０ ０ ０ １ １ １ Ｈは速度過小 ０ １ ０ １ ０ ０ Ｈは速度過多 １ ０ ０ １ ０ １ 補正なし ０ ０ ０ １ １ ０ Ｈは帯域外 ０ ０ １ ０ １ １ Ｈは速度過多 １ ０ １ ０ ０ ０ Ｈは速度過小 ０ １ １ ０ １ ０ 補正なし ０ ０ １ ０ ０ １ Ｈは帯域外 ０ ０ １ １ １ ０ Ｈは速度過小 ０ １ １ １ ０ １ Ｈは速度過多 １ ０ １ １ １ １ 補正なし ０ ０ １ １ ０ ０ 補正なし ０ ０
【００４１】上記表において「帯域外」という判断は、
受信データ信号Ｄｉｎが過度に高いまたは低い周波数に
あり、発振器ＶＣＯの捕捉帯の外にあること、あるいは
規格外のジッタを含むことを意味する。この場合、
【数３】 を果たしサンプリング回路１の４つの出力部Ｑ１〜Ｑ４
に接続された論理回路（図示せず）は、エラー信号を発
生することが好ましい。
【００４２】下記真理値表は以下の論理式を満たす。
【数４】
【００４３】図４に示す周波数比較器３は、上記２つの
論理式にしたがい、２つの排他的ＯＲゲート３０および
３１と、２つの符号変換器３２および３３と、２つの入
力部を有する２つのＡＮＤゲート３４および３５を備え
る。サンプリング回路１の出力部Ｑ１およびＱ４はゲー
ト３０の入力部に接続され、サンプリング回路１の出力
部Ｑ２およびＱ３はゲート３１の入力部に接続される。
ゲート３０の出力部はゲート３４の第１入力部に直接接
続され、符号変換器３２を経てゲート３５の第２入力部
に接続される。対称的に、ゲート３１の出力部はゲート
３５の第１入力部に直接接続され、符号変換器３３を経
てゲート３４の第２入力部に接続される。ゲート３４お
よび３５の出力部はそれぞれ論理信号Ｈ＋およびＨ−を
供給する。
【００４４】このように周波数比較器３は、入力データ
信号Ｄｉｎの周期と、発振器ＶＣＯのクロック信号Ｈの
周期との間の誤差の方向を分析する。この誤差の方向
は、可逆カウンタ４の加算入力部Ｕと減分入力部Ｄにそ
れぞれ印加される論理信号Ｈ＋およびＨ−の状態によっ
て示される。
【００４５】加算論理信号Ｈ＋は、「１」の状態にある
限り、サンプリング信号ＨＥの各パルスにより可逆カウ
ンタが１つずつ増分し、過度に遅かったクロック信号Ｈ
の周波数を増加させ発振器ＶＣＯの制御電圧ＶＣを増加
させるよう、可逆カウンタ４を加算モードにする。逆も
同様に、減分論理信号Ｈ−は、「１」の状態にある限
り、サンプリング信号ＨＥの各パルスにより可逆カウン
タが１つずつ減分し、過度に速かったクロック信号Ｈの
周波数を下げ発振器ＶＣＯの制御電圧ＶＣを減少させる
よう、可逆カウンタを減分モードにする。可逆カウンタ
は、発振器ＶＣＯがこのクロック周波数の平均周波数で
長時間平均して動作するよう、入力信号のクロック周波
数の変動を「平準化する」。デジタル−アナログ変換器
５は可逆カウンタ４の可変デジタル内容を、発振器ＶＣ
Ｏの制御入力部に印加される制御電圧ＶＣに変換する。
【００４６】可変カウンタ４の容量は、発振器ＶＣＯが
発振する周波数について所望する精度によって異なる。
【００４７】データ信号Ｄｉｎがジッタを有する場合、
このジッタの振幅は、ＴＤが入力データ信号Ｄｉｎのデ
ータレートに対応する周期であるＧｍａｘ＝ＴＤ／２−
ｄｔのような最大値Ｇｍａｘに達することがある。
【００４８】本発明による周波数制御装置の第２実施形
態によれば、本装置は図５に示すような周波数合成器Ｓ
Ｆである。合成器には、好ましくは、後述するようなサ
ンプリング回路１に対して変更されたサンプリング回路
８と、周波数比較器３と、可逆カウンタ４と、ループ低
域フィルタＦＬと、デジタル−アナログ変換器５と、電
圧制御発振器ＶＣＯとがある。固定分周器６は、合成ク
ロック信号ＨＳを発生する発振器ＶＣＯの出力部を、サ
ンプリング回路８のクロック信号入力部１Ｈに接続す
る。分周器６は、分割クロック信号ＨＤを発生するため
に合成信号ＨＳの周波数を整数比Ｍで分割する。
【００４９】このようにして周波数合成器ＳＦは、クロ
ック抽出装置ＥＨと同様に、ループ状に配置された回路
で周波数の比較を行う。
【００５０】周波数合成器ＳＦは、プログラム可能周波
数基準クロック信号Ｈｒをサンプリング回路８の入力デ
ータ信号１Ｅの入力部に印加するためのプログラム可能
分周器７も含む。
【００５１】周波数合成器ＳＦ内では、発振器ＶＣＯか
ら送出されるクロック信号ＨＳの周波数ＦＳが、分周器
６内で固定整数比Ｍで分割される。Ｍは整数であり、好
ましくは２の累乗である。Ｆｒを基準クロック信号の周
波数とすると、ＦＳは発振器ＶＣＯの一定状態における
Ｆｒ．Ｍに等しい。
【００５２】１≦ｉ≦ＩおよびＦＳｉ＜ＦＳ（ｉ＋１）
など整数の指数ｉを有するＩ個の序列周波数の集合ＦＳ
１、．．．ＦＳｉ、．．．ＦＳＩを得るためには、Ｆｒ
ｉ＜Ｆｒ（ｉ＋１）である基準信号Ｈｒ１、．．．Ｈｒ
ｉ、．．．ＨｒＩの周波数Ｆｒ１、．．．Ｆｒ
ｉ、．．．ＦｒＩを同数個合成しなければならない。バ
イナリカウンタを備える知られている分周器を使用して
正確に基準周波数を合成するためには、最大でも周波数
が周波数Ｆｒ１、．．．Ｆｒｉ、．．．ＦｒＩの最小公
倍数（ＰＰＣＭ）に等しいクロック信号によりこの分周
器を制御しなければならないが、これは、特に整数Ｉが
大きく周波数Ｆｒ１およびＦｒＩが高い時には実現がほ
ぼ不可能である。
【００５３】本発明による周波数合成器ＳＦは、基準周
波数Ｆｒ１、．．．Ｆｒｉ、．．．ＦｒＩが、Ｐ１＝Ｆ
ｒ１／ｐ、．．．Ｐｉ＝Ｆｒｉ／ｐ、．．．ＰＩ＝Ｆｒ
Ｉ／ｐが整数であるような最大公約整数（ＰＧＣＤ）を
有するという仮定に基づいており、選択された数Ｐｉに
応じて所望の基準信号の周期Ｔｒｉを計算する。ＴＵ≦
ＴｒＩ＝１／ＦｒＩなどの選択基準信号の周期の計算の
ための周期の単位をＴＵとし、Ｐ１＝１の場合に得られ
る合成可能最低周波数をＦＢ＝Ｆｒ１とする。周波数Ｆ
Ｂに対応する周期ＴＢは、基準周波数Ｆｒ１〜ＦｒＩに
対応する全周期の中で周期として最大の値ＴＵを含む。
この整数をＮとする。すると以下の式が導かれる。 ＴＢ＝Ｎ．ＴＵ＝１／ｐ、 周波数の単位ＦＵ＝１／ＴＵ＝ｐ．Ｎかつ選択基準の信
号周期Ｔｒｉ＝１／Ｆｒｉ＝ＴＵ．Ｎ／Ｐｉ。
【００５４】その結果、基準信号Ｈｒｉの周期Ｔｒｉを
計算することは結局、数Ｎの中に数Ｐｉが何回含まれて
いるかを計算することになることがわかる。この目的の
ため本発明は、数Ｎが得られるまで頻度ＴＵで数Ｐｉ自
身を加算し、計算の結果がＮ／２未満であれば「０」の
値のサンプルを発生させ、そうでない場合には「１」の
値のサンプルを発生させることを提案する。
【００５５】しかしながら、合成すべき基準信号Ｈｒｉ
の周波数Ｆｒｉに関連付けられた数Ｐｉは、計算の後、
必ずしも整数Ｎの整数約数となるとは限らない。第１周
期Ｔｒｉ、次に最初の周期に続く第２周期Ｔｒｉ、次に
第２に続く第３周期というように（Ｐｉ）番目の周期ま
で、周期ＴＵの末尾単位に現れるＰｉ未満のオーバーフ
ローをｒ１、ｒ２、ｒ３．．．ｒＰｉとする。連続する
「周期」Ｔｒｉは −第１周期Ｔｒｉ：Ｔ１＝ＴＵ（Ｎ＋ｒ１）／Ｐｉ； −第２周期Ｔｒｉ：Ｔ２＝ＴＵ（Ｎ−ｒ１＋ｒ２）／Ｐ
ｉ； −第３周期Ｔｒｉ：Ｔ３＝ＴＵ（Ｎ−ｒ２＋ｒ３）／Ｐ
ｉ； −第Ｐ番目の周期Ｔｒｉ：Ｔｐｉ＝ＴＵ（Ｎ−ｒＰｉ−
１＋ｒＰｉ）／Ｐｉ；と書くことができ、数（Ｎ＋
ｒ１）、（Ｎ−ｒ１＋ｒ２）、（Ｎ−ｒ２＋
ｒ３）、．．．、（Ｎ−ｒ Ｐｉ−１＋ｒＰｉ）はＰｉの
整数倍数である。これら最後の数ＮＰｉ＋ｒＰｉの合計
はＰｉの倍数であるので、最後のオーバーフローｒＰｉ
は０に等しい。
【００５６】したがって、Ｐｉ個の連続する合成周期Ｔ
ｒｉの合計はＮ．ＴＵに等しく、時間Ｎ．ＴＵで発生す
る平均周期は
【数５】 に等しい。
【００５７】合成器によって生じる周期の平均は所望す
る値Ｔｒｉに等しい。第１、第２、第３、．．．、第Ｐ
周期Ｔｒｉに対応する各計算サイクルにおいて、周期Ｔ
ｒｉはＴＵの誤差で発生されるため、発生された信号は
周波数変調される。したがって、ジッタの最大振幅はＴ
Ｕに等しい。周波数比較器３は、サンプリング回路８の
入力部１Ｅに印加される基準信号Ｈｒの半周期に等しい
最大ジッタを許容する。ＴｒＩは周期Ｔｒ１〜ＴｒＩ全
体のうちでもっとも短い周期であるため、不等式ＴＵ≦
ＴｒＩ／２が満たされなければならず、合成器が動作す
るためにはＦＵ≧２．ＦｒＩでなければならない。
【００５８】また、循環加算によって生じる信号は０．
５に等しい循環比を有さない。循環比のひずみをなくす
ためにはこの信号の周波数を１／２にする必要がある
が、この条件は不等式ＦＵ≧２．ＦｒＩ＝４．Ｆｒを適
用することにより満たされる。
【００５９】図６は、上述の機能上の特性を有するプロ
グラム可能分周器７を示す図である。分周器は、２つの
入力ポートＡ１およびＡ２を有する加算器７０と、バッ
ファレジスタ７１と、フリップフロップ７２を有する二
分分周器とを備える。好ましくは、加算器７０は、２乗
すなわちＮ＝２ｑの容量を有し、合成すべき周波数Ｆｒ
ｉをプログラムするためのｑビット符号化整数Ｐｉを第
１入力部で受信し、レジスタ７１を介して加算器の第２
入力部Ａ２に印加されるｑビット符号化結果Ｒに整数Ｐ
ｉを付加する。レジスタ７１は加算器７０の出力ポート
に接続された入力ポートを有し、そのｑ個の出力部は加
算器の第２入力ポートＡ２に接続され、その最上位ビッ
ト出力部ＢＲ（ｑ−１）はフリップフロップ７２のクロ
ック入力部に接続される。レジスタ７１は、４Ｆｒを上
回る周波数を有するクロック信号ＨＵの速度で作動す
る。クロック信号ＨＵは安定しており、純度が高くノイ
ズが極めて少ない周波数発生源を構成する、通常数メガ
ヘルツのクォーツクロックによって発生する。フリップ
フロップ７２は二分分周器２を形成し、入力部Ｄに接続
された補完出力部
【外７】 を有し、出力部Ｑから選択基準クロック信号Ｈｒを供給
する。
【００６０】基準信号Ｈｒは、プログラムされた周波数
ＦｒｉがＰｉ個の周期Ｔｒｉ＝１／Ｆｒｉ全ての平均で
しか得られないプログラム可能分周器７内で発生するた
め、周波数変調される。図５に示す、周波数比較器３を
含む周波数制御ループは、基準信号Ｈｒに変動があって
も、発振器ＶＣＯから送出されるクロック信号ＨＳ内の
プログラム周波数ＦＳを、基準信号の周波数Ｆｒ＝Ｆｒ
ｉ／２の所望する平均値に安定化する。したがって基準
信号の周期的周波数変動は、本発明の合成器ＳＦの出力
部で使用される周波数ＦＳには影響を及ぼさない。
【００６１】図６を再度参照すると、ｑビットバイナリ
語Ｐｉと、加算器の出力語を周期単位ＴＵの信号の周期
ＦＵの速度で記録するレジスタ７１から送出される累計
結果Ｒとが周波数ＦＵに循環的に付加される。プログラ
ム可能分周器７は、ＲおよびＮの比較により、フリップ
フロップ７２内での二分割の前にクロック信号Ｈｒｉの
周波数を決定するためのデジタル比較器を含まない。本
発明は、信号Ｈｒｉを形成するために、レジスタ７１の
出力部で結果の語の上位ビットＢＲ（ｑ−１）の状態を
使用する。ここでＢＲ（０）は語Ｒの下位ビットであ
る。結果ＲがＮ／２未満の場合、ＢＲ（ｑ−１）は
「０」の論理状態であり、そうでなければＢＲ（ｑ−
１）は「１」の論理状態であり、次に、上位ビットＢＲ
（ｑ−１）の信号の周波数を１／２にすることにより、
基準クロック信号Ｈｒがフリップフロップ７２の出力部
Ｑから発せられる。
【００６２】要約すれば、プログラム可能分周器の式は
以下の通りである。 ＦＵｍｉｎ＝２．ＦｒＩ Ｎｍｉｎ＝ＦＵｍｉｎ／ｐ、 Ｎは好ましくはＮ＝２ｑ＞Ｎｍｉｎである； ＦＵ＝ｐ．Ｎ Ｔｒｉ＝ＴＵ．Ｎ／Ｐｉ＝１／（ｐ．Ｐｉ） Ｆｒｉ＝ｐ．Ｐｉ。
【００６３】数値の例を以下に示す。１２００；１２５
０；１３００；１３５０および１４００ＭＨｚに等しい
周波数ＦＳを発生することになっている発振器ＶＣＯを
想定する。合成ループの分周器６は１０２４に等しい固
定分割比Ｍを有することがわかっているので、合成すべ
き基準信号の周波数Ｆｒは、１．１７１８７５；１．２
２０７０３１２５；１．２６９５３１２５；１．３１８
３５９３７５および１．３６７１８７５ＭＨｚに等し
い。分周器７の出力部側で基準クロック信号Ｈｒを得る
ためにフリップフロップ７２内で１／２に分割されるた
め、発生すべき周波数は、Ｆｒ１＝２．３４３７５；
２．４４１４０６２５；２．５３９０６２５；２．６３
６７１８７５およびＦｒＩ＝Ｆｒ５＝２．７３４３７５
ＭＨｚとなる。したがって合成器のピッチＰは０．０９
７６５６２５ＭＨｚに等しく、ＦＵｍｉｎは２（２．７
３４３７５）ＭＨｚ＝５．４６８８７５ＭＨｚに等し
く、ＮｍｉｎはＦＵｍｉｎ／Ｐ＝５６に等しい。
【００６４】ここから、 Ｎ＝２６＝６４かつｑ＝６ ＨＱ＝Ｎ．ｐ＝６．２５ＭＨｚ Ｐ１＝２４；Ｐ２＝２５；Ｐ３＝２６；Ｐ４＝２７；Ｐ
５＝２８が導かれる。
【００６５】たとえばＰｉ＝２６の場合、基準周波数は
Ｆｒ＝Ｆｒｉ／２＝ｐ．Ｐｉ／２＝１．２６９５３１２
５ＭＨｚである。
【００６６】周波数合成器ＳＦ内のサンプリング回路８
内では、周期基準信号Ｈｒがデータ入力部Ｄｉｎ１Ｅに
印加され、発振器ＶＣＯに接続されたＭ分分周器６から
送出されたクロック信号ＨＤが入力部１Ｈに印加され
る。ここでＦｒは、合成クロック信号ＦＳの周波数ＨＳ
のＭ分割後の周波数ＦＤを有する信号ＨＤをサンプリン
グするクロック信号Ｈｒの周波数である。したがって式
Ｆｒ＝２．ＦＤ＝２（ＦＳ／Ｋ）、すなわちＦＳ＝Ｆｒ
（Ｋ／２）が得られる。
【００６７】図７に示す好ましい実施形態によれば、サ
ンプリング回路８は、遷移信号Ｈ１と、入力部１Ｈに印
加されるクロック信号ＨＤをサンプリングするために遅
延量ｄｔだけ変位された遅延遷移信号Ｈ２とを発生する
ためのデジタル手段を備える。サンプリング回路８は、
標本回路１と同様に、遅延線１３と、クロック入力部が
クロック信号ＨＤを受信する２対のフリップフロップ１
４〜１５および１６〜１７と、回路１（図２）内の遅延
線１１および１２ならびに排他的ＯＲゲート１０の代わ
りとしての全デジタル手段８０〜８５とを備える。デジ
タル手段は、プログラム可能分周器５から供給される基
準クロック信号Ｈｒを受信する入力部１Ｅ、すなわち加
算器７０（図６）の第１入力部Ａ１に印加されるｑビッ
ト符号化整数Ｐｉに応じて選択されるクロック信号Ｔｒ
１〜ＴｒＩのうちの１つを二分割後に受信する入力部の
後に位置し、それぞれフリップフロップ対１４〜１５お
よび１６〜１７のクロック入力部に向けてクロック信号
Ｈ１およびＨ２を発生する。
【００６８】デジタル手段８０〜８５は、サンプリング
に用いられる遷移信号Ｈ１およびＨ２の周波数よりも高
い周波数Ｆｒを使用し、サンプリング・フリップフロッ
プ１４〜１７のクロック入力部において良好な周波数Ｆ
Ｄを得るために周波数Ｆｒを分割する。この分割により
遅延量ｄｔを完全に制御することができる。
【００６９】プログラム可能分周器７はＴｒ／２に等し
い最大ジッタを有する基準信号Ｈｒを送出するので、こ
のジッタを吸収するためには遅延量ｄｔはｄｔ＝ＴＤ／
４−Ｔｒ／２のようにならなければならない。ここでＴ
Ｄは入力部１Ｈでのクロック信号の周期である。周期Ｔ
Ｄは、整数分割Ｍにより基準信号Ｈｒの周期Ｔｒから得
られるため、ＴＤ＝Ｍ．Ｔｒの式が得られ、この式から
遅延量が導かれる。すなわちｄｔ＝Ｍ．Ｔｒ／４−Ｔｒ
／２となる。周期Ｔｒの信号からデジタル回路として実
現可能な最小遅延量ｄｔ＝Ｔｒ／２の場合、上の式から
導かれるＭ＝４が最良の方法である。
【００７０】図７に示す実施形態によれば、前出のデジ
タル手段８０〜８５は、２つのＤフリップフロップ８０
および８１と排他的ＯＲゲート８２を備える論理回路と
を含む四分分周器４と、２つの入力部を有する２つのＡ
ＮＤゲート８３および８５と、周波数ＦＤ＝Ｆｒ／２の
２つの遷移信号Ｈ１およびＨ２を発生するための符号変
換器８４とを備える。フリップフロップ８０および８１
のクロック入力部、ＡＮＤゲート８３の第１入力部、お
よび符号変換器８４の入力部はクロック信号Ｈｒを受信
する。フリップフロップ８０および８１は四分分周器を
形成するので、第２フリップフロップ８１の補完出力
【外８】 は第１フリップフロップ８０の入力部Ｄに接続される。
フリップフロップ８０および８１の出力部Ｑは、周波数
Ｆｒ／４であって２Ｔｒだけ変位した２つの論理信号を
発生し、排他的ＯＲゲート８２の入力部にそれぞれ接続
される。したがってゲート８２の出力部は周波数Ｆｒ／
２の信号を発生し、ＡＮＤゲート８０の第２入力部、お
よび符号変換器６４の出力部に接続された第２入力部を
有するＡＮＤゲート８５の第１入力部に接続される。排
他的ＯＲゲート８２の出力部の周期２Ｔｒの信号の予定
幅Ｔｒにより、第１対のフリップフロップ１４および１
５のクロック入力部に印加される幅Ｔｒ／２で周期２Ｔ
ｒの遷移信号Ｈ１を構成するために、ＡＮＤゲート８３
内の２つの周期から信号Ｈｒの周期が選択される。ま
た、ゲート８２の出力部の信号の予定幅により、信号Ｈ
１と同一であるがこの信号からｄｔ＝Ｔｒ／２だけ遅延
し、第２対のフリップフロップ１６および１７、ならび
に可逆カウンタ４のクロック入力部に印加されるサンプ
リング信号ＨＥを供給する遅延線１３のクロック入力部
に印加される遷移信号Ｈ２を構成するために、ＡＮＤゲ
ート８５内の２つの周期から補信号
【外９】 の周期が選択される。
【００７１】２つのクロック信号Ｈ１およびＨ２は、Ｍ
分割後に発振器ＶＣＯから送出される信号ＨＤを、タイ
ミングＴｎおよびＴｎ＋Ｔｒ／２でサンプリングする。
【図面の簡単な説明】
【図１】本発明によるクロック抽出回路の概略ブロック
線図である。
【図２】図１のクロック抽出回路に含まれるサンプリン
グ回路の詳細図である。
【図３】図１のクロック抽出回路に含まれる位相比較器
の詳細図である。
【図４】図１のクロック抽出回路に含まれる周波数比較
器の詳細図である。
【図５】本発明による周波数合成器の概略ブロック線図
である。
【図６】図５の周波数合成器に含まれるプログラム可能
分周器の詳細図である。
【図７】図５の周波数合成器に含まれるサンプリング回
路の詳細図である。
【符号の説明】 １、８ サンプリング回路 ２ 位相比較器 ３ 周波数比較器 ４ 可逆カウンタ ５ デジタル−アナログ変換器 ６ 固定分周器 ７ プログラム可能分周器 １０ 排他的ＯＲゲート １１ 遅延線 １２、１３ カスケード遅延線 １４、１５、１６、１７ フリップフロップ ２０、２１ 符号変換器 ２２、２３ ＮＡＮＤゲート ２４、２５ ＮＡＮＤゲート ２６、３２、３３ 符号変換器 ２７、３０、３１ 排他的ＯＲゲート ２８ Ｄフリップフロップ ３４、３５ ＡＮＤゲート ７０ 加算器 ７１ バッファレジスタ ７２ 二分分周器 ８０、８１、８２ 四分分周器 ８３、８５ ＡＮＤゲート ８４ 符号変換器

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号（Ｈ；ＨＤ）の周波数と、
    デジタル入力信号（Ｄｉｎ；Ｈｒ）の不安定周波数とが
    比較される、クロック信号を発生する電圧制御発振手段
    （ＶＣＯ；ＦＢ、ＶＣＯ、６）を備える周波数制御装置
    であって、入力信号（Ｄｉｎ；Ｈｒ）の各所定遷移に応
    答して、入力信号の連続する２つの遷移に対応する２対
    のタイミング（Ｔｎ−ｋ、Ｔｎ−ｋ＋ｄｔ；Ｔｎ、Ｔｎ
    ＋ｄｔ）であって１対内のタイミングが最大でもクロッ
    ク信号の半周期に等しい所定の遅延（ｄｔ）により分割
    されるタイミングでクロック信号（Ｈ；ＨＤ）をサンプ
    リングし、その結果、クロック信号の４つの状態信号
    （Ｑ２、Ｑ４；Ｑ１、Ｑ２）が発生する手段（１；８）
    と、クロック信号の周波数が入力信号の周波数よりはる
    かに低い間のみ４つの状態信号を１つの増分カウント信
    号（Ｈ＋）にまとめ、クロック信号の周波数が入力信号
    の周波数よりはるかに高い間のみ４つの状態信号を１つ
    の減分カウント信号（Ｈ−）にまとめる周波数比較器
    （３）と、発振手段（ＶＣＯ；ＦＢ、ＶＣＯ、６）を使
    用してアナログ−デジタル変換器（５）を介して増分カ
    ウントおよび減分カウントするための手段の内容に依存
    する制御電圧（ＶＣ）を印加するために、それぞれ増分
    カウント信号（Ｈ＋）および減分カウント信号（Ｈ−）
    に応答して入力信号の所定遷移（ＨＥ）を増分カウント
    および減分カウントするための手段（４、５）とを備え
    ることを特徴とする装置。
  2. 【請求項２】 周波数比較器が、クロック信号（Ｈ；Ｈ
    Ｄ）の連続するサンプリング・タイミングに対応する３
    つの状態信号（Ｑ４、Ｑ１、Ｑ３またはＱ２、Ｑ４、Ｑ
    １）が同一である限り増分カウント信号（Ｈ＋）を発生
    するための手段（３０、３１、３３、３４）と、別の２
    つの状態信号（Ｑ２、Ｑ３）に対応するクロック信号の
    サンプリング・タイミングに含まれるクロック信号
    （Ｈ；ＨＤ）のサンプリング・タイミングに対応する状
    態信号の一方（Ｑ４またはＱ１）が他の３つの状態信号
    （Ｑ２、Ｑ１、Ｑ３またはＱ２、Ｑ４、Ｑ３）と異なる
    限り減分カウント信号（Ｈ−）を発生するための手段
    （３０、３１、３２、３５）とを備える請求項１に記載
    の装置。
  3. 【請求項３】 周波数比較器（３）が、他の２つの状態
    信号（Ｑ２、Ｑ３）に対応するクロック信号のサンプリ
    ング・タイミングを取り囲むクロック信号（Ｈ；ＨＤ）
    のサンプリング・タイミングに対応する２つの状態信号
    （Ｑ１、Ｑ４）を受信する第１排他的ＯＲゲート（３
    ０）と、他の２つの状態信号（Ｑ２、Ｑ３）を受信する
    第２排他的ＯＲゲート（３１）と、第１排他的ＯＲゲー
    トに直接接続され、符号変換器（３３）を介して、増分
    カウント信号（Ｈ＋）を発生するための第２排他的ＯＲ
    ゲートに接続された第１ＡＮＤゲート（３４）と、第２
    排他的ＯＲゲート（３１）に直接接続され、符号変換器
    （３２）を介して、減分カウント信号（Ｈ−）を発生す
    るための第１排他的ＯＲゲートに接続された第２ＡＮＤ
    ゲート（３５）とを備える請求項１または２に記載の装
    置。
  4. 【請求項４】 サンプリングするための手段（１；８）
    が、遷移信号（Ｈ１）および所定の遅延量（ｄｔ）だけ
    遅延された遷移信号（Ｈ２）を発生するために入力信号
    （Ｄｉｎ；Ｈｒ）内の所定の遷移を検出するための手段
    （１０、１１、１２；８０〜８５）と、それぞれ状態信
    号（Ｑ１〜Ｑ４）を発生し、クロック信号（Ｈ；ＨＤ）
    を受信する第１フリップフロップ（１４、１６）と、第
    １フリップフロップの直接出力部に接続された入力部と
    をそれぞれ有する２対のフリップフロップとを備え、遷
    移信号（Ｈ１）および遅延遷移信号（Ｈ２）が対のフリ
    ップフロップ（１４〜１５、１６〜１７）のクロック入
    力部にそれぞれ印加される請求項１から３のいずれか一
    項に記載の装置。
  5. 【請求項５】 遷移を検出するための手段がデジタルで
    あり、入力信号（Ｈｒ）の半周波数でクロック信号を発
    生するための四分分周器（８０、８１、８２）と、遷移
    信号（Ｈ１）および遅延された遷移信号（Ｈ２）をそれ
    ぞれ発生するために半周波数のクロック信号の２つの半
    周期のうちの１つの間、入力信号（Ｈｒ）の遷移および
    入力信号の 【外１】 内の遷移を選択するための手段（８３、８５）とを備え
    る請求項４に記載の装置。
  6. 【請求項６】 クロック信号（Ｈ）およびこの信号の 【外２】 の中から、入力信号と最も同位相になり、入力信号を読
    むのに用いられるクロック信号を選択するために、４つ
    の状態信号のうちの２つ（Ｑ１、Ｑ３）に応じて入力信
    号（Ｄｉｎ）とクロック信号（Ｈ）の位相を比較するた
    めにサンプリングするための手段（１）に接続された手
    段（２）を備える請求項１から５のいずれか一項に記載
    の装置。
  7. 【請求項７】 位相を比較するための手段が、対のフリ
    ップフロップのうちの第１または第２フリップフロップ
    （１４、１６；または１５、１７）によって発生される
    状態信号（Ｑ１、Ｑ３）がそれぞれ第１および第２状
    態、ならびに第２および第１状態にある時、クロック信
    号（Ｈ）および 【外３】 を選択するラッチフリップフロップ論理手段（２０〜２
    ７）を備える請求項４および６に記載の装置。
  8. 【請求項８】 サンプリングするための手段（８）に印
    加すべき入力信号として、プログラム周波数（Ｆｒｉ）
    の少なくとも４倍を上回る安定周波数を有する単位クロ
    ック信号（ＨＵ）から、プログラム周波数に等しいそれ
    ぞれの周期数（Ｐｉ）についての平均周波数（Ｆｒｉ）
    を有する不安定な基準クロック信号（Ｈｒ）を生成する
    ためのプログラム可能分周器（７）を備え、プログラム
    周波数とそれぞれの周期数との比が一定である請求項１
    から７のいずれか一項に記載の装置。
  9. 【請求項９】 プログラム可能分周器が、加算器（７
    ０）と、単位クロック信号（ＨＵ）の周波数の速度にさ
    れ加算器の出力部に合計（Ｒ）を記録するバッファレジ
    スタ（７１）とを備え、加算器が、前記合計（Ｒ）を、
    プログラム可能周波数（Ｆｒｉ）に関連付けられた前記
    それぞれの数（Ｐｉ）に加算する請求項８に記載の装
    置。
  10. 【請求項１０】 分周手段が、基準クロック信号（Ｈ
    ｒ）を発生するために、バッファレジスタ（７１）から
    前記合計の上位ビット（ＢＲ（ｑ−１））を受信する二
    分分周器（７２）を備える請求項９に記載の装置。
  11. 【請求項１１】 発振手段が、ループフィルタ（ＦＬ）
    を介して増分カウントおよび減分カウントするための手
    段（４、５）によって電圧制御される少なくとも１つの
    発振器（ＶＣＯ）と、前記クロック信号（ＨＤ）を発生
    させるために、発振器から発生する信号の周波数を一定
    比で分割するための分周器（６）とを備える請求項１か
    ら１０のいずれか一項に記載の装置。
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