JP4404087B2 - 周波数可変クロック出力回路及び同装置、モータ駆動装置びに画像形成装置 - Google Patents

Description

この発明は、例えば、画像形成装置の用紙搬送用等のモータを加減速駆動するのに好適に用いられる周波数可変クロック出力回路及び同装置、モータ駆動装置並びに画像形成装置に関する。

例えば、多機能デジタル複合機であるＭＦＰ（Multi Function Peripherals）等の画像形成装置においては、画像データを印字される用紙の搬送や各種機構を駆動するため、多数のステッピングモータが用いられている。

このような画像形成装置においては、印字のための作像プロセスとの同期合わせ、フルカラー印字のためのレジスト合わせなどのために、前記多数のステッピングモータの速度（回転数）を精度良く制御する必要がある他、昨今の印字のための生産性向上と画質向上の要求に応えるため、印字中は安定速度で、印字中以外は極力速く用紙を搬送することも求められている。

また、ステッピングモータ加減速時の駆動周波数の変化が粗いと、ステッピングモータの脱調（制御クロックと回転の同期外れ）が発生する危険性が大きくなることから、脱調に対するマージンを確保するためには、高精度にかつ滑らかに周波数を変化させる必要がある。

このように、画像形成装置等においては、多数のステッピングモータを同時に異なる加速度で異なる目標速度まで精度良く加減速させる必要があり、これを実現するモータ駆動用の周波数可変クロック出力回路の提供が望まれている。

従来、このような周波数可変クロックは、多数のＣＰＵ、メモリ等を用いて、ソフトウェア的な処理により発生されていたが、複雑な構成を必要とするのみならず、ソフト制御負荷が大きいという問題があった。

そこで、ＣＰＵへの割り込み処理や大きなメモリ空間を不要とし、任意の周波数のパルス信号を出力できるクロック出力回路として、特許文献１に記載されたものが提案されている。

このクロック出力回路は、基準クロック信号Fcを分周回路によって予め設定された段数分周して出力し、分周回路の出力である基本クロック信号Fbを加減速回路に入力し、加減速回路によって基本クロックFbをさらに分周したパルス信号である出力信号Foutを出力する。加減速回路の出力信号Foutの周波数は、データレジスタ制御部に設定された入力データに基づいて変化する。データレジスタ制御部は初期値レジスタで設定されたデータScを、起動周波数Fsを決定するためのデータとして取り込み、以降、タイミング発生回路からの加減速要求信号Srを受け取ると、加減速器４での演算結果を読み込むものとなされている。
特開平９−１４８８９６号公報

しかし、上記特許文献１に記載されたクロック出力回路によってもなお、構成が複雑であると共に、ある特定された目標周波数に対する加速度の調整を行わせることしかできなかったため、異なる加速度で多種多様の目標周波数まで加減速させることが困難であり、汎用性が乏しいという問題があった。

この発明は、このような技術的背景に鑑みてなされたものであり、比較的簡単な構成で、多種多様の目標周波数まで異なる加速度で加減速させることができ、汎用性の高い周波数可変クロック出力回路及び同装置、モータ駆動装置を提供し、さらにこのモータ駆動装置を備えた画像形成装置を提供することを目的とする。

上記課題は、以下の手段によって解決される。
（１）任意に設定された目標周波数に対応する目標値を記憶する目標値レジスタと、任意に設定された増減値を記憶する増減値レジスタと、現在の出力値が入力される入力部を有し、加算または減算の指示信号に基づいて、前記入力部に入力された現在の出力値に対して、前記増減値レジスタに記憶された増減値を加算または減算して出力する加減算器と、前記加減算器の出力値と、前記目標値レジスタに記憶された目標値との比較を行って、加減算器の出力値と目標値とが一致するまで、前記加減算器に対して前記加算または減算の指示信号を付与する比較器と、前記加減算器の出力値に比例した周波数のクロック信号を出力するクロック生成部と、を備え、前記増減値は、前記目標周波数に達するのに必要な周波数の変化分を、システムクロックの周波数と目標周波数まで到達させたい時間との積で除算した商に基づいて決定されることを特徴とする周波数可変クロック出力回路。
（２）前記増減値は小数値であり、前記加減算器の出力値は小数値を含み、前記比較器は、前記加減算器の出力値のうち小数値を含まない上位ビットの値と前記目標値との比較を行う一方、加減算器の現在の出力値の小数部ビットを含む値が、前記加減算器の入力部に入力される前項１に記載の周波数可変クロック出力回路。
（３）前記クロック生成部は、加算器と選択手段とを備え、前記加算器は、前記加減算器の出力値のうち小数値を含まない上位ビットと、前記選択手段の出力値を加算し、前記選択手段は、前記加算器の出力値と固定データとを選択して出力し、前記クロック生成部は、前記選択手段の最上位ビットをクロック信号として出力する前項１または２に記載の周波数可変クロック出力回路。
（４）前記固定データは、全ビットのうち最上位ビットだけが０、または全ビットが１である前項３に記載の周波数可変クロック出力回路。
（５）前記選択手段は、クロック生成部の出力と、クロック生成部からのクロック出力を発生させまたは停止させるためのクロック出力オン／オフ信号とに基づいて、前記加算器の出力値と固定データのいずれを選択するかを切り替える前項３に記載の周波数可変クロック出力回路。
（６）前記加減算器は、源クロックの１周期に１回加減算を行う前項１〜３のいずれかに記載の周波数可変クロック出力回路。
（７）前記加算器は、源クロックの１周期に１回加算を行う前項３〜５のいずれかに記載の周波数可変クロック出力回路。
（８）前記加減算器の出力と前記目標値を選択して出力する選択手段を備え、前記比較器による目標値と加減算器の上位ビットとの比較の結果、両者が一致したとき及び現在値の強制書き換え指示を受けたとき、前記選択手段は目標値を選択する前項２に記載の周波数可変クロック出力回路。
（９）前記目標値レジスタ及び増減値レジスタに対する複数段のＦＩＦＯレジスタを備え、前記比較器による比較の結果、加減算器の出力値と目標値とが一致するたびに、前記ＦＩＦＯレジスタから前記目標値レジスタ及び増減値レジスタへ目標値及び増減値がそれぞれ設定される前項１〜８のいずれかに記載の周波数可変クロック出力回路。
（１０） 前記目標値レジスタ及び増減値レジスタへ目標値及び増減値をそれぞれ設定するＣＰＵを備えている前項１〜９のいずれかに記載の周波数可変クロック出力回路。
（１１）前項１〜８のいずれかに記載の周波数可変クロック出力回路の複数個が一体モジュール化されていることを特徴とする周波数可変クロック出力装置。
（１２）任意の複数個の周波数可変クロック出力回路における各目標値レジスタ及び増減値レジスタへ、目標値及び増減値をそれぞれ設定するＣＰＵを備えている前項１１に記載の周波数可変クロック出力装置。
（１３）前項１〜１０のいずれかに記載の周波数可変クロック出力回路と、前記クロック出力回路から出力されたクロックに基づいてモータを駆動する駆動回路と、を備えたことを特徴とするモータ駆動装置。
（１４）前項１１または１２に記載の周波数可変クロック出力装置と、前記クロック出力装置の各周波数可変クロック出力回路から出力されたクロックに基づいて複数のモータを駆動する複数の駆動回路と、を備えたことを特徴とするモータ駆動装置。
（１５）１個または複数個の用紙搬送モータと、前記用紙搬送モータを駆動する前項１３または前項１４に記載のモータ駆動装置と、前記用紙搬送モータによって搬送される用紙に印字を行う印字手段と、を備えたことを特徴とする画像形成装置。
（１６）ＣＰＵが、用紙の搬送シーケンスに応じた目標値及び増減値を、１個または複数個の周波数可変クロック出力回路における目標値レジスタ及び増減値レジスタにそれぞれ設定する前項１５に記載の画像形成装置。
（１７）用紙の搬送状態を検知する検知手段を備え、前記ＣＰＵは検知された用紙搬送状態に応じた目標値及び増減値を設定する前項１６に記載の画像形成装置。
（１８）前記検知手段は、用紙搬送状態が所定よりも早い状態を検知し、前記ＣＰＵは、検知された状態に応じて、所定速度からの一時減速・所定速度への一時加速を行うために、その都度、目標値及び増減値を設定する前項１７に記載の画像形成装置。

前項（１）に記載の発明によれば、目標周波数に達するまで加減速を行うのに、ソフトウェアによる演算やタイマー設定等が不要であるから、ＣＰＵに負担をかけることがなく、しかも加減速用のタイマーテーブルも不要となるため、従来に較べ、比較的簡単な構成で、目標とする周波数のクロック出力を得ることができる周波数可変クロック出力回路となしうる。しかも、任意に設定された目標周波数に対応する目標値を記憶する目標値レジスタと、任意に設定された増減値を記憶する増減値レジスタとを備えているから、クロック出力の前に、これらレジスタにＣＰＵ等により任意の値を設定するのみで、増減値に応じた任意の加速度で加減速動作を行い、目標値に応じた任意の周波数のクロック出力を発生するクロック出力回路となしうる。

前項（２）に記載の発明によれば、目標とする周波数まで、より滑らかに加速または減速できるクロック出力回路となしうる。

前項（３）に記載の発明によれば、確実にかつ安定的に、加減算器の出力値に比例した周波数のクロック信号を出力することができる。

前項（４）に記載の発明によれば、全ビットのうち最上位ビットだけを０とすることにより、次の加減算時に選択手段の出力の最上位ビットを確実に１とすることができ、クロック生成部から出力されるクロックを立ち上げることができる。また全ビットを１とすることにより、次の加減算時に選択手段の出力の最上位ビットを確実に０とすることができ、クロック生成部から出力されるクロックを立ち下げることができる。このため、クロック出力回路の構成は自由度を有し、かつクロック出力回路に接続される次段のモータ駆動回路等の制御の自由度を高めることができる。

前項（５）に記載の発明によれば、選択手段は、クロック生成部の出力と、クロック生成部からのクロック出力を発生させまたは停止させるためのクロック出力オン／オフ信号とに基づいて、前記加算器の出力値と固定データのいずれを選択するかを切り替えるから、特にクロック出力をオフする際に、クロック生成部から不正な幅のクロックが出力するのを防止できる。

前項（６）に記載の発明によれば、源クロックの１周期に１回、加減算器に加減算を行わせることができる。

前項（７）に記載の発明によれば、源クロックの１周期に１回、加算器に加算を行わせることができる。

前項（８）に記載の発明によれば、比較器による目標値と加減算器の上位ビットとの比較の結果、両者が一致したとき及び現在値の強制書き換え指示を受けたときに、目標値が選択されるから、新たな目標値が設定されるか強制書き換え指示がなくなるまで、目標値が持続され、クロック生成部から目標の周波数を持続的に出力することができる。

前項（９）に記載の発明によれば、比較器による比較の結果、加減算器の出力値と目標値とが一致するたびに、前記ＦＩＦＯレジスタから前記目標値レジスタ及び増減値レジスタへ目標値及び増減値がそれぞれ設定されるから、目標値レジスタ及び増減値レジスタに対するデータ書き込み制御を、ＦＩＦＯレジスタにより行わせることができるうえ、加速度を複数段に変えて目標値に到達させることができる。

前項（１０）に記載の発明によれば、ＣＰＵにより目標値レジスタ及び増減値レジスタへ目標値及び増減値をそれぞれ設定することができる。

前項（１１）に記載の発明によれば、周波数可変クロックを複数個出力することが可能な出力装置となしうる。

前項（１２）に記載の発明によれば、ＣＰＵにより、各周波数可変クロック回路毎の目標値レジスタ及び増減値レジスタへ、目標値及び増減値をそれぞれ設定することができる。

前項（１３）に記載の発明によれば、任意の加速度でモータの加減速動作を行いながら、モータを目標の速度に到達させることが可能なモータ駆動装置となしうる。

前項（１４）に記載の発明によれば、複数のモータに対して、任意の加速度で加減速動作を行いながら目標の速度に到達させることが可能なモータ駆動装置となしうる。

前項（１５）に記載の発明によれば、用紙搬送などに用いられるモータを、任意の加速度にて目標速度まで精度良く加減速させることができる画像形成装置となしうる。

前項（１６）に記載の発明によれば、用紙搬送などに用いられる１個または複数個のモータを、任意の加速度にて目標速度まで精度良く加減速させることができ、ひいては高精度な用紙搬送制御などを行うことができる画像形成装置となしうる。

前項（１７）に記載の発明によれば、用紙搬送状態に応じた目標値及び増減値をＣＰＵが設定することができる画像形成装置となしうる。

前項（１８）に記載の発明によれば、用紙搬送状態が所定よりも早い状態を検知し、この検知された状態に応じて、所定速度からの一時減速・所定速度への一時加速を行うために、ＣＰＵが、その都度、目標値及び増減値を設定することにより、モータを精度良く目標速度に到達させることができ、ひいては高精度な用紙搬送制御などを行うことができる画像形成装置となしうる。

以下、本発明の一実施形態を図面を参照しつつ説明する。

図１は、この発明の一実施形態に係る周波数可変クロック出力回路（以下、単にクロック出力回路という）を用いたモータ駆動装置のブロック図である。

このモータ駆動装置１００は、１個のクロック生成モジュール１と、１個のＣＰＵ２と、１個または複数個のモータ駆動回路３を備え、各モータ駆動回路３によって複数個のモータ４が駆動制御されるものとなされている。

前記クロック生成モジュール１は、周波数可変クロック出力装置（以下、単にクロック出力装置という）を構成するものであり、インターフェース部１１と、１個または複数個のクロック出力回路１２が一体モジュール化されてなる。また、前記インターフェース部１１は、ＣＰＵ２とクロック出力回路１２とを接続するための回路であり、ＣＰＵ２から書き込まれたデータをクロック出力回路１２へと送信し、クロック出力回路１２からＣＰＵ２へ一致信号を送信する。

この例では、インターフェース部１１はアドレス・データバスインタフェース方式によるものである場合を示しており、一致信号はバスインタフェース経由でＣＰＵ２が読み出す方式であるが、このほかに、一致信号を直接ＣＰＵ２に接続して検出してもよいし、図１には示されていないＩ／Ｏ拡張モジュールを経由しても良い。

前記ＣＰＵ２は、クロック生成モジュール１に含まれる前記クロック出力回路１２に対して、各種のデータを書き込むものである。

クロック生成モジュール１からモータ駆動回路３へは、１相あるいは多相のクロック信号が送出される。クロック以外の制御信号は、本実施形態では重要ではないので、説明を省略する。

前記クロック出力回路１２に付与されるデータは、目標値Ｔ、増減値Ｓ、強制書換指示信号、出力ＯＮ／ＯＦＦ信号等で構成される１セットのデータである。

図２は、前記クロック出力回路１２のブロック図である。

このクロック出力回路１２は、連続可変値生成部１３とクロック生成部１４とを備えている。

連続可変値生成部１３からは現在値という値が出力され、クロック生成部１４へ送られる。クロック生成部１４は、現在値に比例した周波数を生成する。これらの連続可変値生成部１３及びクロック生成部１４の内部動作は後述する。

ＣＰＵ２からクロック生成モジュール１のインタフェース部１１に書き込まれたデータのうち、目標値Ｔ、増減値Ｓ、強制書換指示信号は連続可変値生成部１３へ、出力ＯＮ／ＯＦＦ信号はクロック生成部１４へそれぞれ入力される。連続可変値生成部１３からは、一致信号(機能は後述する)が出力されている。

なお、図２に示した実施形態では、インターフェース部１１と各クロック出力回路１２との間で直接にデータや一致信号の送受が行われるが、図３に示すように、各クロック出力回路１２の入力段にＦＩＦＯ（First In, First Out）レジスタ（ＦＩＦＯメモリ）１５を介挿し、あるいはさらに最終段にクロック形式変換部１６を設けても良い。

図２に示した実施形態では、データの更新タイミングにおけるデータ書き込み制御をＣＰＵ２が行わなければならないが、ＦＩＦＯレジスタ１５を設けることによって、ＦＩＦＯレジスタ１５により前記データの書き込み制御を行わせることができるから、適切なタイミングでデータを書き込む制御が不要となる。また、ＦＩＦＯレジスタ１５は複数段のものを使用するのが、加速度を複数段に変えて目標値に到達させることができる点で推奨される。

また、ステッピングモータの種類や励磁方式等によって、図１に示した駆動回路３が必要とするクロックパターンが種々異なるが、前記クロック形式変換部１６は、クロック生成部１４の出力を、駆動回路３に最適なクロック形式(クロックパターン)に変換する機能を有する。

例えば、２相クロックが必要な駆動回路３においては、１相クロックを２相クロックに分配加工する必要があるが、クロック形式変換部１６がその加工を行う。クロック形式変換部１６により変換されるクロック形式は固定であっても良いし、上記の例のように１相と２相を駆動回路によって切り換える構成であっても良い。

図４は、連続可変値生成部１３の具体的構成を示す図である。

この連続可変値生成部１３は、目標値レジスタ１３１と、増減値レジスタ１３２と、加減算器１３３と、選択器１３４と、アキュームレータ１３５と、比較器（コンパレータ）１３６と、論理和回路（ＯＲ回路）１３７を備えている。

目標値レジスタ１３１には、任意に設定された目標周波数に対応する目標値ＴがＮ２ビットで書き込まれており、増減値レジスタ１３２には、任意に設定された増減値ＳがＮ１ビットで書き込まれている。この実施形態において、この増減値Ｓは小数値である。

加減算器１３３は、この実施形態では小数値を含むＮ３ビットで構成され、アキュームレータ１３５の出力値が入力される入力部１３３ａを有している。そして、比較器１３６から出力される加減算器制御信号に基づいて、前記入力部１３３ａに入力された値に対して、前記増減値レジスタ１３２に記憶された増減値Ｓを加算または減算して出力する。

選択器１３４はＮ３ビットのマルチプレクサ（図面ではＭＵＸと記す）からなり、前記加減算器１３３の出力と前記目標値のいずれかを、論理和回路１３７から出力される切換信号に基づいて選択して出力する。

アキュームレータ１３５はＮ３ビットで構成されている。このアキュームレータ１３５は、前記選択器１３４の出力値を保持するレジスタであり、源クロック（システムクロックともいう）毎に、選択器１３４の出力値を取り込んで保持する。

比較器１３６はＮ２ビットで構成され、アキュームレータ１３５からの現在の出力値の上位Ｎ２ビットと、目標値レジスタ１３１に記憶された目標値Ｔの上位Ｎ２ビットを比較し、一致信号及び加減算器制御信号を出力する。

ＯＲ回路１３７は、比較器１３６から出力された一致信号と、アキュームレータ１３５の出力値を強制的に目標値Ｔにするための強制書換指示信号との論理和を、切換信号として出力する。

次に、図４に示した連続可変値生成部１３の動作を説明する。

アキュムレータ１３５の出力の上位Ｎ２ビットをここでは現在値Ｃと呼ぶが、まず、比較器１３６が一致状態にあるときは、現在値Ｃ＝目標値Ｔとなっており、Ｎ３ビットの選択器１３４は目標値Ｔを選択している。

このとき、目標値Ｔは選択器１３４の上位側へ接続されている。残りの下位側(Ｎ３−Ｎ２ビット)は全て０である。これは、目標値Ｔ×２^(N3-N2)の値を選択器１３４へ接続していることと等価である。

Ｎ３ビットアキュムレータ１３５は、システムクロック毎に選択器１３４の出力を取り込むが、この時点では、選択器１３４の出力は一定(目標値Ｔ)となっているため、同じ値を保持し続けている。アキュムレータ１３５の出力の上位Ｎ２ビットである現在値Ｃは、上述の通り目標値Ｔと等価な状態である。

この状態で、強制書換信号が０(強制書き換えしない)のときに、新たな目標値Ｔ１が書き込まれると、比較器１３６の出力が変化する。書き込まれた目標値Ｔ１が、現在値Ｃ０（＝書き込む前の目標値Ｔ０）よりも大きい場合は、まず、一致信号が０になると共に、加減算器制御信号が１となり、加減算器１３３は加算動作を行う。

また、一致信号が０になったため、選択器１３４の切換信号は０となり、加減算器１３３の出力をアキュムレータ１３５へ接続するように切り替わる。

アキュムレータ１３５の保持する値Ａは、Ａ（ｎ）＝Ａ（ｎ−１）＋Ｓとなる。Ａ（ｎ−１）は１つ前のシステムクロックで保持されたアキュムレータ１３５の値であり、Ｓは前述した増減値である。即ち、図５に示すように、加減算器１３３は源クロック（システムクロック）毎にアキュームレータ１３５の値に増減値Ｓを加算していく。

加算の繰り返しの結果、アキュムレータ１３５の上位Ｎ２ビット（＝現在値）が、目標値Ｔ１と等しくなる。

ここで、Ｎ５＝Ｎ３−Ｎ２とすると、加算動作においてＴ０×２^N5からＴ１×２^N5まで増減値Ｓを加算してきたことになるが、両者の差の数は必ずしも増減値Ｓで割り切れ無いことがほとんどであるので、下位Ｎ５ビットには端数が残っている。この端数は０にリセットされる。

目標値がＴ０からＴ１に可変するのに要する時間ｔは、システムクロックの周期をＴｓとすると、
ｔ＝（Ｔ１−Ｔ０）＊２^N5 ／Ｓ＊Ｔｓ
となる。

システムクロックの周波数をｆｓとすると、任意の目標値Ｔ０から、目標値Ｔ１まで時間ｔで可変したい場合に設定すべき増減値Ｓは、
Ｓ＝ （Ｔ１−Ｔ０）＊２^N5 ／（ｆｓ＊ｔ）
と決定される。

なお、前述したように、現在値Ｃが目標値Ｔに一致したときに、アキュムレータの端数を０にリセットする理由は、さらに新たな目標値を書き込んだときに、前回の端数が残っている状態から加算を開始してしまうと、端数の分だけ可変時間ｔに誤差が生じることから、これを防止するためである。

ここまでは、目標値の大小関係が、Ｔ１＞Ｔ０の場合で、加減算器１３３が加算動作をする場合について述べたが、これが逆の場合、つまり現在値Ｃ０(＝Ｔ０)に対して、それよりも小さい目標値を書き込んだ場合は、比較器１３６の加減算器制御信号が０となり、加減算器１３３は減算動作を行う。

減算動作の場合も基本的には加算動作と同じように目標値までの可変動作が行われる。
ただし、アキュムレータ１３５が保持する値Ａの計算は、
Ａ（ｎ）＝Ａ（ｎ−１）＋（−Ｓ）
となるので、増減値の計算式は、
Ｓ＝ （Ｔ０−Ｔ１）＊２^N5 ／（ｆｓ＊ｔ）
となる点が加算と異なる。

また、選択器１３４が強制書換指示を受けたときは目標値Ｔを選択する。つまり、図４において、強制書換指示信号が１となった状態で新たな目標値Ｔ１が書き込まれた場合は、現在値Ｃと目標値Ｔ１が一致していなくても、強制的に選択器１３４が新たな目標値Ｔ１を選択することになる。

この結果、システムクロックが１回入力されると、アキュムレータ１３５がＴ１×２^N5の値に強制セットされる。すると、現在値Ｃ０(＝Ｔ０)が、可変動作を行うことなく即座にＣ１(＝Ｔ１)に変化する。

なお、各部のビット幅の構成については、Ｎ３≧Ｎ１＋Ｎ２の条件を満たす必要がある。上記の条件を満たさない場合は、増減値Ｓの加減算を行い、目標値Ｔ１に達するときに、現在値Ｃの値が、目標値Ｔ１と一致しない状態が発生してしまう。つまり、上記の条件を満足する場合は、現在値Ｃの値が、１回の加減算で最大でも±１しか変化しないが、満足しない場合は、それ以上、例えば＋２変化してしまうことがある。このようなことが発生すると、加算においては現在値Ｃが目標値Ｔ１を飛び越してしまい、逆に減算動作に切り替わってしまう。

減算の場合も、再度目標値Ｔ１を飛び越してしまう場合があるので、その結果、いつまでたっても目標値Ｔ１にならずに、現在値Ｃが振動してしまう恐れがある。

次に、図２のクロック生成部１４について説明する。

図６は、クロック生成部１４の具体的構成を示す図である。

このクロック生成部１４は、加算器１４１と、選択器１４２と、アキュームレータ１４３と、論理積（ＡＮＤ）回路１４４を備えている。

加算器１４１は、Ｎ４ビットで構成され、アキュームレータ１４３の出力値が入力される入力部１４１ａを有している。そして、前記入力部１４１ａに入力された値に対して、前記連続可変値生成部１３から出力された現在値Ｃ、換言すれば加減算器１３３の出力の整数部上位ビットであるＮ２ビットを加算して出力する。ここで、Ｎ２とＮ４の関係はＮ２≦Ｎ４である。

選択器１４２はＮ４ビットのマルチプレクサからなり、前記加算器１４１の出力と固定値（この実施形態では２^N4−１であり、全ビットが１である。）のいずれかを、論理積回路から出力される選択信号に基づいて選択して出力する。

アキュームレータ１４３はＮ４ビットで構成されている。このアキュームレータ１４３は、前記選択器１４２の出力値を保持するレジスタであり、源クロック（システムクロック）毎に、選択器１４２の出力値を取り込んで保持する。このアキュムレータ１４３の最上位ビットが出力クロックとして出力される。

ＡＮＤ回路１４４は、出力クロックを出力させるか停止させるかを指示するための出力ＯＮ／ＯＦＦ信号と、アキュームレータ１４３から出力される出力クロックとの論理積からなる選択信号を、前記選択器１４２へ出力する。

次に、図６に示したクロック生成部１４の動作を説明する。

出力ＯＮ／ＯＦＦ信号を０(＝ＯＮ）にすると、選択器１４２が加算器１４１の出力を選択し、システムクロック毎に前回の加算結果(アキュムレータ１４３の出力)に現在値Ｃを加えた結果を、新たな加算結果として、アキュムレータ１４３にセットする。つまり、加算器１４１は、図７に示すように、システムクロックのたびにアキュムレータ１４３の出力値に現在値Ｃを順に加算していく。

現在値Ｃが繰り返し加算されて、加算結果の最上位ビットが０から１へ繰り上がると、出力クロックが低レベル（Ｌｏ）から高レベル（Ｈｉ）へ変化する。

さらに加算が続き、加算器１４１の出力がオーバーフローして最上位ビットが１から０になると、出力クロックがＨｉ→Ｌ０に変化する。

こうして、現在値Ｃをシステムクロック毎に繰り返し加算して、Ｎ４ビットで表される数をオーバーフローする周期が出力クロックの周期になるため、出力クロックの周期Ｔは、システムクロックの周期をＴｓとすると、
Ｔ＝２^N4 ／ Ｃ＊Ｔｓ
となるので、出力クロックの周波数ｆはシステムクロックの周波数をｆｓとすると
ｆ＝ｆｓ／２^N4 Ｃ
となり、現在値Ｃに比例した周波数のクロックが出力される。

クロック出力中に、出力ＯＮ／ＯＦＦ信号を０（出力）→１（停止）にすると、出力クロックが停止するが、ここで、停止タイミングは出力クロックの論理によって決まる。図６の場合は、出力ＯＮ／ＯＦＦ信号を１にしたときに、出力クロックが０（Ｌｏ）であれば、選択器１４２はまだ加算器１４１側が選択されており、クロックは停止しない。出力クロックが１（Ｈｉ）になると、選択器１４２が固定値側を選択し、アキュムレータ１４３に固定値(この例では前述したように全ビットが１)がセットされる。

出力ＯＮ／ＯＦＦ信号を１にしたときに、出力クロックが１（Ｈｉ）であれば、選択器１４２は即座に固定値側を選択し、選択器１４２の出力は全ビットが１となる。

この動作によって、出力ＯＦＦ指示を出力したときにすぐにクロックが停止し、出力クロックの論理が１になることで不正な幅のクロックが出ないようにしている。

つまり、出力ＯＮ／ＯＦＦ信号がＯＦＦ（１）になってから、出力クロックの論理が１になるのを待った後、停止するようになる。

また、出力ＯＮ／ＯＦＦ信号をＯＮ(０)にすると、選択器１４２は加算器１４１側を選択し、クロック出力が再開されるが、停止中にアキュムレータ１４３の全ビットが１になっているので、現在値が０で無い限り、次のシステムクロックで必ず出力クロックがＨｉからＬｏに変化する。

これによって、ＣＰＵ２がステッピングモータを起動するタイミングで即座にクロックが出力されるため、起動タイミングがずれることによる制御誤差を防いでいる。

なお、この実施形態において、出力クロックは出力開始において必ずＨｉからＬｏに変化し、立ち下がりエッジで駆動させることができるが、モータ駆動回路３によっては逆の方が好ましい場合も多い。その場合は、クロック出力を反転させてやってもよいし、固定値が全ビット１ではなく、最上位ビットのみ０で、それ以外のビットは１であってもよい。

最上位ビットを除く全てのビットが１であれば、再開時の現在値加算によって最初のシステムクロックで必ず最上位ビット(＝出力クロック)がＬｏからＨｉに変化する。この場合は、選択器１４２に対する選択信号を決定するためのＡＮＤ回路１４４に入力する最上位ビット信号を、反転させる必要がある。

このように、次の加減算時に選択器１４２の出力の最上位ビットを０または１にすることができるから、モータの駆動回路３に応じて、出力クロックの立ち上がりエッジで駆動させることもできるし、立ち下がりエッジで駆動させることもでき、モータの駆動制御の自由度が増大する。

また、出力ＯＮ／ＯＦＦ信号をＯＮ＝０として説明したが、ＯＮ＝１に設定して同様の動作を行わせることもできる。また、図１４では、ＡＮＤ回路１４４となっているが、出力クロックの「停止中論理」と、出力オン／オフ信号の「オフを定義する論理」と、選択器１４２の「切り換え論理」の組合せによって、ＯＲ回路（論理和）となる場合もある。

以上説明したように、図４の連続可変値生成部１３が出力する現在値を、クロック生成部１４に入力すると、連続可変を行う出力クロックを生成することが可能となる。この出力クロックは、ステッピングモータの加減速制御を行う際に望ましいとされる連続可変クロックであり、目標値と増減値を目標値レジスタ１３１及び増減値レジスタ１３２にそれぞれ設定することで、自動的に連続可変動作をさせることが可能となる。しかも、加減速用のタイマーテーブルも不要となるため、従来に較べ、比較的簡単な構成で、目標とする周波数のクロック出力を得ることができる
ステッピングモータの立ち上げ(起動)制御においては、起動をある程度低めの周波数から開始することが多いが、その場合は、次のようにすればよい。

即ち、まず、クロック生成部１４の出力ＯＮ／ＯＦＦ信号をＯＦＦにしておき、連続可変値生成部１３の強制書換指示信号を強制書換(１)にして、起動周波数に相当する目標値Ｔ０を設定する。

次に、最終的にステッピングモータを回転させたい周波数の目標値Ｔ１と、所望の可変時間ｔ１から計算された増減値Ｓ１を設定するが、このときに同時に出力ＯＮ／ＯＦＦ信号をＯＮにして設定する。

このときに、連続可変値生成部１３の出力値である現在値Ｃが、既に起動目標値Ｔ０と等しいＣ０になっているため、起動周波数が出力される。

同時に連続可変値生成部１３は目標値Ｔ１に向かって加算動作を行っていき、それに連れて現在値Ｃが増加していく。その現在値Ｃの増加に応じた周波数がクロック生成部１４によって出力される。

可変時間ｔ１が経過すると、最終的に到達したい目標値Ｔ１に応じた周波数で一定出力となり、ステッピングモータの立ち上げが完了する。

また、ステッピングモータの立ち下げ(停止)制御においても、０でない低めの周波数まで減速させて停止するという制御が行われるが、その場合は、次のようにすればよい。

まず一定周波数(目標値Ｔ１)で駆動されているときに、最終的にステッピングモータを停止させたい周波数の目標値Ｔ２と、所望の可変時間ｔ２から計算された増減値Ｓ２を設定する。すると、連続可変値生成部１３は目標値Ｔ２に向かって減算動作を行っていき、それに連れて現在値Ｃが減少していく。

その現在値Ｃの減少に応じた周波数がクロック生成部１４によって出力される。可変時間ｔ２が経過すると、最終的に到達したい目標値Ｔ２に応じた周波数に達するが、このとき一致信号が出力されるのは前述の通りである。

書き込み制御側では、この一致信号の変化を監視し、０から１になったことを検出したら、クロック生成部１４に対して、出力ＯＮ／ＯＦＦ信号をＯＦＦにしてやればよい。

図８は、ステッピングモータを起動周波数５００Ｈｚから目標周波数５０００Ｈｚまで１００ｍｓで加速する場合の立ち上げパターン（図８（Ｂ））と、設定データ（図８（Ａ））の一例を示すものである。図８においては、源クロックが１．０ＭＨｚ、図４及び図６における各部ビット幅Ｎ１〜Ｎ４がそれぞれＮ１＝１６、Ｎ２＝１６、Ｎ３＝３２、Ｎ４＝２２である。これらの値は、図９、図１０、図１１においても共通する。

クロック生成モジュール１に書き込まれるデータは２セットあり、一つは起動値設定のためのデータである。この例では、強制書換指示信号をＯＮ、出力ＯＮ／ＯＦＦ信号をＯＦＦとしているため、クロックを出力することなく、起動周波数５００Ｈｚを設定している。このときに増減値Ｓは役割を持たないので、書き込む必要がないか、またはダミー値を書き込んでおけばよい。

二つめのデータは、最終目標値の設定データであり、このときに出力ＯＮ／ＯＦＦ信号をＯＮとしているので、クロックが出力されると共に、５００Ｈｚから５０００Ｈｚまで１００ｍｓで立ち上げ動作が行われる。

図９は、ステッピングモータを起動周波数５００Ｈｚから目標周波数５０００Ｈｚまで、１００ｍｓでかつ３段階で加速する場合の立ち上げパターン（図９（Ｂ））と設定データ（図９（Ａ））の一例を示すものである。

図９では、途中に経由点(折れ点)が２カ所あり、加速度の異なる３区間に分けてサイン（ＳＩＮ）波形に近い形で立ち上げるものとなされている。

第１目標値設定を行うまでは図８の場合と同じである。

第１目標の１０００Ｈｚに到達すると、前述の通り一致信号がＯＮ(＝１)となるため、ＣＰＵはこの信号のレベルが０から１へと変化したタイミングを監視して、次の第２目標値設定を行う。

第２目標値設定が行われると、出力クロックは次の目標４５００Ｈｚに向かって再上昇を始める。この設定と同時に一致信号が再び１から０になる。

第２目標値に達すると、さらにまた一致信号が０から１となるので、同様に最終目標値設定を行うと、最終の５０００Ｈｚまでの立ち上げ制御が完了する。

図１０は、ステッピングモータを周波数５０００Ｈｚから目標周波数５００Ｈｚまで、１００ｍｓで減速する場合の立ち下げパターン（図１０（Ｂ））と設定データ（図１０（Ａ））の一例を示すものである。

クロック生成モジュール１に書き込むデータは２セットあり、一つめのデータにより停止値設定を行うと、出力クロックは５００Ｈｚに向けて周波数が減少していく。５００Ｈｚに達すると、一致信号が０から１へと変化するので、ＣＰＵはこの信号のレベルが０から１へと変化したタイミングを監視して、次のパルス停止設定を行うと、出力クロックが停止し、立ち値下げ制御が完了する。このとき、増減値Ｓは役割を持たないので、書き込む必要がないか、またはダミー値を書き込んでおけばよい。

図１１は、ステッピングモータを５０００Ｈｚ から４０００Ｈｚまでを３０ｍｓで減速させたのち、４０００Ｈｚから５０００Ｈｚまでを５０ｍｓで復帰させる減速−復帰制御の場合の、立ち上げパターン（図１１（Ｂ））と設定データ（図１１（Ａ））の一例を示すものである。このような制御は、例えば画像形成装置の用紙の搬送位置の調整のために行われ得る。

クロック生成モジュール１に書き込まれるデータは、減速時、復帰時にそれぞれ１セットずつあり、減速設定を行うと、出力クロックは４０００Ｈｚに向けて周波数が減少していく。このとき一致信号は０になる。

４０００Ｈｚに達すると、一致信号が０から１へ変化するので、ＣＰＵはこの信号のレベルが０から１へと変化したタイミングを監視して、減速状態に達したことを認識できる。

所望の時間減速状態を継続した後(この例では１２０ｍｓ)、復帰設定を行うと、今度は５０００Ｈｚに向かって周波数が増加していく。

このときの一致信号の変化も減速時と同様であり、ＣＰＵ２はこの信号のレベルが０から１へと変化したタイミングを監視して、復帰したことを認識できる。

また、変化時間はあらかじめ決まっているので、一致信号を監視しなくてもソフト側でその時間を待つことで減速完了及び復帰完了を知ることも可能である。

図１２は、図８に示したようなモータの立ち上げ制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御の一例を示すフローチャートである。

ステップＳ０１で起動値設定を書き込み、ステップＳ０２で最終目標値設定を書き込む。

図１３は、図９に示したようなモータの立ち上げ制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御の一例を示すフローチャートである。

ステップＳ１１で起動値設定を書き込み、ステップＳ１２で次の目標値設定を書き込む。ステップＳ０３では一致信号が１になるのを監視し、一致信号が１になると（ステップＳ１３でＹＥＳ）、ステップＳ１４で次の設定値があるかどうかを判断し、あれば（ステップＳ１４でＹＥＳ）、ステップＳ１２に戻り、なければ（ステップＳ１４でＮＯ）、処理を終了する。

図１４は、図９に示したようなモータの立ち上げ制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御の他の例を示すフローチャートである。

図１３に示した制御では、ＣＰＵ２が一致信号を監視（ポーリング）していたが、図１４に示す例では、一致信号を割り込み信号として受け付ける構成とし、一致信号の変化を受けて次のデータを設定する処理を割り込み処理としている。

ステップＳ２１で起動値設定を書き込み、ステップＳ２２で第１目標値設定を書き込み、ステップＳ２３で一致信号による割り込み処理を有効とする。

図１４（Ｂ）の割り込み処理では、ステップＳ２３１で、次の設定を書き込んだのち、ステップＳ２３２で次の設定値があるかどうかを判断し、あれば（ステップＳ２３２でＹＥＳ）、処理を終了する。なければ（ステップＳ２３２でＮＯ）、ステップＳ２３３で一致信号による割り込み処理を無効とした後、処理を終了する。

このような制御方式を採用することにより、ポーリング動作が不要となる。

図１５は、図９に示したようなモータの立ち上げ制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御のさらに他の例を示すフローチャートである。

図３の構成において、クロック出力回路１２にＦＩＦＯレジスタ１５を設ける構成を例示しているが、図３の説明で述べたとおり、一致信号の変化を検出して次のデータを設定するという役割はＦＩＦＯレジスタ１５が行う。

このため、ＣＰＵ２は一致信号の変化タイミングでデータを書き込むという処理をする必要が無く、図７の第１目標値を設定するタイミングのみの管理を行えばよい。つまり、ステッピングモータを起動するタイミングは、実際に出力クロックが出力されるタイミングであるので、制御上重要なタイミングはここだけである。

ステップＳ３１で起動値設定を書き込み、ステップＳ３２で、次の設定（第１目標値設定）を行った後は、このフローチャートのように残りの設定データを、タイミングを気にすることなく連続で設定してしまえばよい。即ち、ステップＳ３３で次の設定値があるかどうかを判断し、あれば（ステップＳ３３でＹＥＳ）、ステップＳ３２に戻って次の設定を書き込み、なければ（ステップＳ３３でＮＯ）、処理を終了する。

設定されたデータはＦＩＦＯレジスタ１５に蓄えられ、後は自動的に適切なタイミングで連続可変値生成部１３に設定される。これにより、ＣＰＵ２の制御負荷は軽減される。なお、この場合、図３のＦＩＦＯレジスタ１５の段数は、連続して書き込むデータ数よりも多い容量を有していることが必要である。

図１６は、図１０に示したようなモータの立ち下げ制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御の一例を示すフローチャートである。

ステップＳ４１で停止値設定を書き込み、ステップＳ４２でパルス停止設定を書き込む。

図１７は、図１１に示したようなモータの減速・復帰制御を行う場合に、クロック生成モジュール１に対して図１のＣＰＵ２が行う書き込み制御の一例を示すフローチャートである。

ステップＳ５１で減速設定を書き込み、ステップＳ５２で一致信号が１になったかどうかを監視し、１になれば（ステップＳ５２でＹＥＳ）、ステップＳ５３で所定時間経過するのを待つ。

所定時間経過すると（ステップＳ５３でＹＥＳ）、ステップＳ５４で、復帰設定を書き込んだのち、ステップＳ５５で、一致信号が１になったかどうかを監視する。一致信号が１になれば（ステップＳ５５でＹＥＳ）、処理を終了する。

図１８は、画像形成装置におけるモータの駆動制御を説明するためのものであり、（Ａ）は画像形成装置２００の要部の構成図、（Ｂ）は給紙・搬送制御における各モータ及びセンサのタイムチャートである。

この画像形成装置２００は、用紙を収容した給紙カセット２０１と、この給紙カセット２０１から用紙を繰り出す給紙ローラ２０２と、給紙ローラ２０２を駆動する給紙モータ２０３と、繰り出された用紙を搬送する搬送ローラ２０４と、搬送ローラ２０４を駆動する搬送モータ２０５と、用紙の通過を検出する通紙センサ２０６と、用紙に画像データを印字する印字部２０７を備えている。前記給紙モータ２０２及び搬送モータ２０５が、この実施形態に係るモータ駆動装置１００により駆動制御される。

図１８（Ａ）に示す画像形成装置２００では、同図（Ｂ）に示すように、給紙開始指令によって給紙モータ２０３が起動される（丸数字１）。次いで、搬送ローラ２０２に用紙が到達する前に定常回転になるようなタイミングで搬送モータ２０５が起動される(給紙開始指令から所定時間ｔ１経過後に起動)（丸数字２）。

搬送ローラ２０４に用紙が到達し（丸数字３）、用紙先端が通紙センサ２０６に到達して通紙センサ２０６がＯＮになると（丸数字４）、搬送ローラ２０４によって搬送されるようになるため、給紙モータ２０３を停止する（丸数字５）。

このとき、通紙センサ到達時間ｔ２が給紙開始指令からの所定時間に対して、許容範囲内の時間に収まっていれば、搬送モータ２０５をそのままの速度にして用紙を搬送し、許容範囲を超えて早い場合は、図１８の点線で示すように、搬送モータ２０５を減速・復帰制御することによって用紙の搬送を遅らせる（丸数字６）。

この画像形成装置では、用紙搬送状態が所定よりも早い状態を検知し、この検知された状態に応じて、モータに対し所定速度からの一時減速・所定速度への一時加速（復帰）を行うから、高精度な用紙搬送制御を行うことができるものとなる。

この発明の一実施形態に係る周波数可変クロック出力回路を用いたモータ駆動装置のブロック図である。 周波数可変クロック出力回路のブロック図である。 ＦＩＦＯレジスタを用いた場合の周波数可変クロック出力回路のブロック図である。 連続可変値生成部の具体的構成を示す図である。 連続可変値生成部における加減算器の出力と時間との関係を示すグラフである。 クロック生成部の具体的構成を示す図である。 クロック生成部における加算器の出力と時間との関係を示すグラフである。 ステッピングモータを起動周波数５００Ｈｚから目標周波数５０００Ｈｚまで１００ｍｓで加速する場合の立ち上げパターンと設定データの一例を示す図である。 ステッピングモータを起動周波数５００Ｈｚから目標周波数５０００Ｈｚまで、１００ｍｓでかつ３段階で加速する場合の立ち上げパターンと設定データの一例を示す図である。 ステッピングモータを周波数５０００Ｈｚから目標周波数５００Ｈｚまで、１００ｍｓで原則する場合の立ち下げパターンと設定データの一例を示す図である。 ステッピングモータを５０００Ｈｚ から４０００Ｈｚまでを３０ｍｓで減速させたのち、４０００Ｈｚから５０００Ｈｚまでを５０ｍｓで復帰させる減速・復帰制御の場合の、立ち上げパターンと設定データの一例を示す図である。 図８に示したモータの立ち上げ制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御の一例を示すフローチャートである。 図９に示したモータの立ち上げ制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御の一例を示すフローチャートである。 図９に示したモータの立ち上げ制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御の他の例を示すフローチャートである。 図９に示したモータの立ち上げ制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御のさらに他の例を示すフローチャートである。 図１０に示したモータの立ち下げ制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御の一例を示すフローチャートである。 図１１に示したモータの減速・復帰制御を行う場合に、クロック生成モジュールに対してＣＰＵが行う書き込み制御の一例を示すフローチャートである。 画像形成装置における用紙搬送用モータの駆動制御を説明するための図である。

符号の説明

１００ モータ駆動装置
１ クロック生成モジュール（周波数可変クロック出力装置）
２ ＣＰＵ
３ 駆動回路
４ モータ
１２ 周波数可変クロック出力回路
１３ 連続可変値生成部
１４ クロック生成部
１５ ＦＩＦＯメモリ
１６ クロック形式変換部
１３１ 目標値レジスタ
１３２ 増減値レジスタ
１３３ 加減算器
１３４ 選択器
１３５ アキュームレータ
１３６ 比較器
１３７ ＯＲ回路
１４１ 加算器
１４２ 選択器
１４３ アキュームレータ
１４４ ＡＮＤ回路
２００ 画像形成装置
２０３ 給紙モータ
２０５ 搬送モータ

Claims (18)

1. 任意に設定された目標周波数に対応する目標値を記憶する目標値レジスタと、
   任意に設定された増減値を記憶する増減値レジスタと、
   現在の出力値が入力される入力部を有し、加算または減算の指示信号に基づいて、前記入力部に入力された現在の出力値に対して、前記増減値レジスタに記憶された増減値を加算または減算して出力する加減算器と、
   前記加減算器の出力値と、前記目標値レジスタに記憶された目標値との比較を行って、加減算器の出力値と目標値とが一致するまで、前記加減算器に対して前記加算または減算の指示信号を付与する比較器と、
   前記加減算器の出力値に比例した周波数のクロック信号を出力するクロック生成部と、
   を備え、
   前記増減値は、前記目標周波数に達するのに必要な周波数の変化分を、システムクロックの周波数と目標周波数まで到達させたい時間との積で除算した商に基づいて決定されることを特徴とする周波数可変クロック出力回路。
2. 前記増減値は小数値であり、
   前記加減算器の出力値は小数値を含み、
   前記比較器は、前記加減算器の出力値のうち小数値を含まない上位ビットの値と前記目標値との比較を行う一方、
   加減算器の現在の出力値の小数部ビットを含む値が、前記加減算器の入力部に入力される請求項１に記載の周波数可変クロック出力回路。
3. 前記クロック生成部は、加算器と選択手段とを備え、
   前記加算器は、前記加減算器の出力値のうち小数値を含まない上位ビットと、前記選択手段の出力値を加算し、
   前記選択手段は、前記加算器の出力値と固定データとを選択して出力し、
   前記クロック生成部は、前記選択手段の最上位ビットをクロック信号として出力する請求項１または２に記載の周波数可変クロック出力回路。
4. 前記固定データは、全ビットのうち最上位ビットだけが０、または全ビットが１である請求項３に記載の周波数可変クロック出力回路。
5. 前記選択手段は、クロック生成部の出力と、クロック生成部からのクロック出力を発生させまたは停止させるためのクロック出力オン／オフ信号とに基づいて、前記加算器の出力値と固定データのいずれを選択するかを切り替える請求項３に記載の周波数可変クロック出力回路。
6. 前記加減算器は、源クロックの１周期に１回加減算を行う請求項１〜３のいずれかに記載の周波数可変クロック出力回路。
7. 前記加算器は、源クロックの１周期に１回加算を行う請求項３〜５のいずれかに記載の周波数可変クロック出力回路。
8. 前記加減算器の出力と前記目標値を選択して出力する選択手段を備え、
   前記比較器による目標値と加減算器の上位ビットとの比較の結果、両者が一致したとき及び現在値の強制書き換え指示を受けたとき、前記選択手段は目標値を選択する請求項２に記載の周波数可変クロック出力回路。
9. 前記目標値レジスタ及び増減値レジスタに対する複数段のＦＩＦＯレジスタを備え、前記比較器による比較の結果、加減算器の出力値と目標値とが一致するたびに、前記ＦＩＦＯレジスタから前記目標値レジスタ及び増減値レジスタへ目標値及び増減値がそれぞれ設定される請求項１〜８のいずれかに記載の周波数可変クロック出力回路。
10. 前記目標値レジスタ及び増減値レジスタへ目標値及び増減値をそれぞれ設定するＣＰＵを備えている請求項１〜９のいずれかに記載の周波数可変クロック出力回路。
11. 請求項１〜８のいずれかに記載の周波数可変クロック出力回路の複数個が一体モジュール化されていることを特徴とする周波数可変クロック出力装置。
12. 任意の複数個の周波数可変クロック出力回路における各目標値レジスタ及び増減値レジスタへ、目標値及び増減値をそれぞれ設定するＣＰＵを備えている請求項１１に記載の周波数可変クロック出力装置。
13. 請求項１〜１０のいずれかに記載の周波数可変クロック出力回路と、
    前記クロック出力回路から出力されたクロックに基づいてモータを駆動する駆動回路と、
    を備えたことを特徴とするモータ駆動装置。
14. 請求項１１または１２に記載の周波数可変クロック出力装置と、
    前記クロック出力装置の各周波数可変クロック出力回路から出力されたクロックに基づいて複数のモータを駆動する複数の駆動回路と、
    を備えたことを特徴とするモータ駆動装置。
15. １個または複数個の用紙搬送モータと、
    前記用紙搬送モータを駆動する請求項１３または請求項１４に記載のモータ駆動装置と、
    前記用紙搬送モータによって搬送される用紙に印字を行う印字手段と、
    を備えたことを特徴とする画像形成装置。
16. ＣＰＵが、用紙の搬送シーケンスに応じた目標値及び増減値を、１個または複数個の周波数可変クロック出力回路における目標値レジスタ及び増減値レジスタにそれぞれ設定する請求項１５に記載の画像形成装置。
17. 用紙の搬送状態を検知する検知手段を備え、
    前記ＣＰＵは検知された用紙搬送状態に応じた目標値及び増減値を設定する請求項１６に記載の画像形成装置。
18. 前記検知手段は、用紙搬送状態が所定よりも早い状態を検知し、
    前記ＣＰＵは、検知された状態に応じて、所定速度からの一時減速・所定速度への一時加速を行うために、その都度、目標値及び増減値を設定する請求項１７に記載の画像形成装置。

Images