JPS622742B2 - - Google Patents
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- JPS622742B2 JPS622742B2 JP53162424A JP16242478A JPS622742B2 JP S622742 B2 JPS622742 B2 JP S622742B2 JP 53162424 A JP53162424 A JP 53162424A JP 16242478 A JP16242478 A JP 16242478A JP S622742 B2 JPS622742 B2 JP S622742B2
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- signal
- switching circuit
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- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
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- 238000005562 fading Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
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- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
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- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Radio Transmission System (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号の各種ダイバーシテ
イー受信方式におけるベースバンド信号の切替装
置に関し、特にその切替を無符号誤りで行なう切
替（ヒツトレススイツチング）装置に関するもの
である。
イー受信方式におけるベースバンド信号の切替装
置に関し、特にその切替を無符号誤りで行なう切
替（ヒツトレススイツチング）装置に関するもの
である。
デイジタル無線回線において、フエーデインに
対する通信路の信頼性を向上する為に、各種のダ
イバーシテイー受信方式が用いられことが多い。
この場合両通信路の伝搬遅延時間の差およびフエ
ーデイングによる伝搬遅延時間の相対的なゆらぎ
が問題となり、特に高速デイジタル伝送において
はそれが無視できず、切替により符号誤りが生ず
る恐れがあつた。固定的な伝搬遅延時間の差はケ
ーブルの長さ等を予め調整することにより容易に
なくすることができる。また、伝搬遅延時間のフ
エーデイングによる相対的なゆらぎの問題の解決
法として、両通信系クロツクに同期する電圧制御
発振器を持ち、２つの電圧制御発振器で互いに同
期をかけあう方法があつた（文献、長、三谷、池
田著“デジタル無線通信ダイバーシテイ受信用自
動タイミング調整回路”昭和50年度電子通信学会
全国大会、1802参照）。しかし、この方式は電圧
制御発振器を２つ持つており、経済的に不利であ
ると同時に、これら２つの電圧制御発振器間の調
整が難しく非常に煩雑であつた。
対する通信路の信頼性を向上する為に、各種のダ
イバーシテイー受信方式が用いられことが多い。
この場合両通信路の伝搬遅延時間の差およびフエ
ーデイングによる伝搬遅延時間の相対的なゆらぎ
が問題となり、特に高速デイジタル伝送において
はそれが無視できず、切替により符号誤りが生ず
る恐れがあつた。固定的な伝搬遅延時間の差はケ
ーブルの長さ等を予め調整することにより容易に
なくすることができる。また、伝搬遅延時間のフ
エーデイングによる相対的なゆらぎの問題の解決
法として、両通信系クロツクに同期する電圧制御
発振器を持ち、２つの電圧制御発振器で互いに同
期をかけあう方法があつた（文献、長、三谷、池
田著“デジタル無線通信ダイバーシテイ受信用自
動タイミング調整回路”昭和50年度電子通信学会
全国大会、1802参照）。しかし、この方式は電圧
制御発振器を２つ持つており、経済的に不利であ
ると同時に、これら２つの電圧制御発振器間の調
整が難しく非常に煩雑であつた。
本発明の目的はこのような欠点を除去して、デ
イジタル信号を無瞬断・無符号誤りで切替ること
のできるデイジタル信号切替回路を提供すること
にある。
イジタル信号を無瞬断・無符号誤りで切替ること
のできるデイジタル信号切替回路を提供すること
にある。
本発明によればデイジタル信号でそれぞれ変調
された無線周波数搬送波をそれぞれ受信しデータ
列、クロツクパルスおよびフレーム同期パルスを
それぞれ生ずる複数個の受信回路と、これら受信
回路の出力の一つを切替信号に応答して選択的に
出力側に導く切替回路とを含むダイバーシテイ受
信方式のデイジタル信号切替回路において、前記
切替回路が、前記複数個の受信回路からの前記ク
ロツクパルスを前記フレーム同期パルスに同期し
てそれぞれ2n（ｎ：自然数）分周する複数個の
2n分周器と、前記複数個の受信回路からの前記
データ列を前記2n分周器出力に応答してそれぞ
れ蓄積しｎ列のデータ列としてそれぞれ読み出す
複数個のｎビツトバツフアメモリと、制御信号に
より変化する発振周波数をもつ電圧制御発振器
と、この発振器の出力を2n分周する2n分周手段
と、この2n分周手段の出力と前記複数個の2n分
周器の出力とをそれぞれ位相比較する複数個の位
相比較器と、この複数個の位相比較器の出力の和
を表わす電圧を生ずる電圧合成器と、この電圧合
成器の出力の高周波成分を除去しその出力を前記
制御信号として前記電圧制御発振器に供給する低
域ろ波器と、前記2n分周手段の出力により前記
ｎ列のデータ列から前記データ列をそれぞれ読み
出す複数個のデータ読出回路と、前記切替信号に
応答して前記複数個の読出回路の出力データの一
つを選択しこの選択データ列を前記電圧制御発振
器の出力に同期して出力する回線切替回路とを含
むことを特徴とするデイジタル信号切替回路が得
られる。
された無線周波数搬送波をそれぞれ受信しデータ
列、クロツクパルスおよびフレーム同期パルスを
それぞれ生ずる複数個の受信回路と、これら受信
回路の出力の一つを切替信号に応答して選択的に
出力側に導く切替回路とを含むダイバーシテイ受
信方式のデイジタル信号切替回路において、前記
切替回路が、前記複数個の受信回路からの前記ク
ロツクパルスを前記フレーム同期パルスに同期し
てそれぞれ2n（ｎ：自然数）分周する複数個の
2n分周器と、前記複数個の受信回路からの前記
データ列を前記2n分周器出力に応答してそれぞ
れ蓄積しｎ列のデータ列としてそれぞれ読み出す
複数個のｎビツトバツフアメモリと、制御信号に
より変化する発振周波数をもつ電圧制御発振器
と、この発振器の出力を2n分周する2n分周手段
と、この2n分周手段の出力と前記複数個の2n分
周器の出力とをそれぞれ位相比較する複数個の位
相比較器と、この複数個の位相比較器の出力の和
を表わす電圧を生ずる電圧合成器と、この電圧合
成器の出力の高周波成分を除去しその出力を前記
制御信号として前記電圧制御発振器に供給する低
域ろ波器と、前記2n分周手段の出力により前記
ｎ列のデータ列から前記データ列をそれぞれ読み
出す複数個のデータ読出回路と、前記切替信号に
応答して前記複数個の読出回路の出力データの一
つを選択しこの選択データ列を前記電圧制御発振
器の出力に同期して出力する回線切替回路とを含
むことを特徴とするデイジタル信号切替回路が得
られる。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の実施例のブロツク図である。
以下の説明においては、バツフアメモリー１７
ａよび１７ｂの数をｎとした時、フレーム長（ビ
ツト数）が2nの倍数であることを前提としてい
る。信号列ＡのデータＤ―a1は入力端子１ａに、
クロツクＣ―ａは入力端子２ａに、フレームパル
スＦ―ａは入力端子３ａにそれぞれ供給される。
同様に、信号列ＢのデータＤ―b1、クロツクＣ―
ｂおよびフレームパルスＦ―ｂはそれぞれ入力端
子１ｂ、２ｂ、および３ｂに供給される。入力端
子２ａからのクロツクＣ―ａは入力端子３ａから
のフレームパルスＦ―ａに同期した2n分周回路
４ａに供給され、クロツク同期用2n分周信号Ａ
―ａおよびバツフアメモリー読込用ｎ分周クロツ
クＢ―ａを得る。ここでｎ分周クロツクＢ―ａ
は、2n分周回路４ａの中間段階から得られる信
号である。同様に、入力端子２ｂからのクロツク
Ｃ―ｂから、2n分周回路４ｂにより、クロツク
同期用2n分周信号Ａ―ｂおよびバツフアメモリ
ー読込用クロツクＢ―ｂを得る。電圧制御発振器
５は電圧制御発振器出力クロツク信号Ｇを2n分
周器６に供給する。2n分周信号Ｈは90゜位相推
移器７により90゜位相推移信号Ｉとなる。クロツ
ク同期用2n分周信号ＡーａおよびＡ―ｂはそれ
ぞれ独立に90゜位相推移信号Ｉと位相比較の為
に、位相比較器（排他的論理和）８および９に供
給され、位相比較信号ＪおよびＫを得る。また、
クロツク同期用2n分周信号Ａ−ａおよびＡ―ｂ
はそれぞれ独立に2n分周信号Ｈと位相比較の為
に、位相比較器１０および１１に供給され、位相
比較信号ＬおよびＭを得る。位相比較信号Ｊおよ
びＫは電圧合成回路１２により、電圧和信号Ｎと
なり、また、位相比較信号ＬおよびＭは電圧合成
回路１３により電圧和信号Ｏとなり、さらに電圧
和信号Ｏの高調波を除去する低域ろ波器１４によ
り、スイツチング信号Ｐとなり排他的論理和回路
１５により、位相比較器電圧和信号Ｎをスイツチ
ングし、スイツチング出力信号Ｑを得る。信号Ｑ
はこのクロツク同期回路の位相同期ループの低域
ろ波器１６を通過後APC信号Ｒとなる。一方、
両通信系列におけるデータＤ―a1およびＤ―b1は
クロツク分周回路４ａおよび４ｂからのバツフア
メモリー読込クロツクＢ―ａおよびＢ―ｂによ
り、バツフアメモリー１７ａおよび１７ｂに読込
まれその出力はそれぞれｎ列の信号Ｄ―a2および
Ｄ―b2となる。電圧制御発振器５の出力信号Ｇを
分周回路６で2n分周したバツフアメモリー読出
信号Ｅにより、バツフアメモリー出力Ｄ―a2およ
びＤ―b2（それぞれｎ列）は、バツフアメモリー
読出回路１８ａおよび１８ｂにてそれぞれ１例の
データ列Ｄ―a3およびＤ―b3として読出される。
これらデータＤ―a3あるいはＤ―b3の信号列は回
線切替回路１９にて、回線切換信号入力端子２０
からの切替信号Ｓによりいずれかが選択され、そ
の選択された信号列は電圧制御発振器５の出力Ｇ
にて無符号誤りで読出され、データ出力端子２１
より出力される。
ａよび１７ｂの数をｎとした時、フレーム長（ビ
ツト数）が2nの倍数であることを前提としてい
る。信号列ＡのデータＤ―a1は入力端子１ａに、
クロツクＣ―ａは入力端子２ａに、フレームパル
スＦ―ａは入力端子３ａにそれぞれ供給される。
同様に、信号列ＢのデータＤ―b1、クロツクＣ―
ｂおよびフレームパルスＦ―ｂはそれぞれ入力端
子１ｂ、２ｂ、および３ｂに供給される。入力端
子２ａからのクロツクＣ―ａは入力端子３ａから
のフレームパルスＦ―ａに同期した2n分周回路
４ａに供給され、クロツク同期用2n分周信号Ａ
―ａおよびバツフアメモリー読込用ｎ分周クロツ
クＢ―ａを得る。ここでｎ分周クロツクＢ―ａ
は、2n分周回路４ａの中間段階から得られる信
号である。同様に、入力端子２ｂからのクロツク
Ｃ―ｂから、2n分周回路４ｂにより、クロツク
同期用2n分周信号Ａ―ｂおよびバツフアメモリ
ー読込用クロツクＢ―ｂを得る。電圧制御発振器
５は電圧制御発振器出力クロツク信号Ｇを2n分
周器６に供給する。2n分周信号Ｈは90゜位相推
移器７により90゜位相推移信号Ｉとなる。クロツ
ク同期用2n分周信号ＡーａおよびＡ―ｂはそれ
ぞれ独立に90゜位相推移信号Ｉと位相比較の為
に、位相比較器（排他的論理和）８および９に供
給され、位相比較信号ＪおよびＫを得る。また、
クロツク同期用2n分周信号Ａ−ａおよびＡ―ｂ
はそれぞれ独立に2n分周信号Ｈと位相比較の為
に、位相比較器１０および１１に供給され、位相
比較信号ＬおよびＭを得る。位相比較信号Ｊおよ
びＫは電圧合成回路１２により、電圧和信号Ｎと
なり、また、位相比較信号ＬおよびＭは電圧合成
回路１３により電圧和信号Ｏとなり、さらに電圧
和信号Ｏの高調波を除去する低域ろ波器１４によ
り、スイツチング信号Ｐとなり排他的論理和回路
１５により、位相比較器電圧和信号Ｎをスイツチ
ングし、スイツチング出力信号Ｑを得る。信号Ｑ
はこのクロツク同期回路の位相同期ループの低域
ろ波器１６を通過後APC信号Ｒとなる。一方、
両通信系列におけるデータＤ―a1およびＤ―b1は
クロツク分周回路４ａおよび４ｂからのバツフア
メモリー読込クロツクＢ―ａおよびＢ―ｂによ
り、バツフアメモリー１７ａおよび１７ｂに読込
まれその出力はそれぞれｎ列の信号Ｄ―a2および
Ｄ―b2となる。電圧制御発振器５の出力信号Ｇを
分周回路６で2n分周したバツフアメモリー読出
信号Ｅにより、バツフアメモリー出力Ｄ―a2およ
びＤ―b2（それぞれｎ列）は、バツフアメモリー
読出回路１８ａおよび１８ｂにてそれぞれ１例の
データ列Ｄ―a3およびＤ―b3として読出される。
これらデータＤ―a3あるいはＤ―b3の信号列は回
線切替回路１９にて、回線切換信号入力端子２０
からの切替信号Ｓによりいずれかが選択され、そ
の選択された信号列は電圧制御発振器５の出力Ｇ
にて無符号誤りで読出され、データ出力端子２１
より出力される。
第２図Ａ〜Ｆはバツフアメモリ１７ａおよび１
７ｂの読込、読出過程を説明する図である。第２
図に従つて、入力データが入力クロツクの分周信
号によりバツフアメモリーに読込まれ電圧制御発
振器出力クロツク信号によりバツフアメモリーか
ら読取られるまでを２列の信号伝送系のうち１列
のみについて説明する。他の１列についても同様
の動作である。また、この説明ではバツフアメモ
リーの数ｎを３と仮定するが、これは便宜的なも
ので、本発明を限定するものではない。同図Ａお
よびＢはそれぞれ入力データ列Ｄ―a1およびクロ
ツクＣ―ａであり、クロツク信号Ｃ―ａを分周
（この場合３分周）して得られる同図Ｃのバツフ
アメモリー読込用クロツクＢ―ａによりデータＤ
―a1は、バツフアメモリ１７ａに読込まれ同図Ｄ
の３列のデータ列Ｄ―a2となる。バツフアメモリ
読出回路１８ａにて電圧制御発振器５の出力クロ
ツク信号Ｇを分周して得られる同図Ｅのバツフア
メモリー読取信号Ｅは、同図Ｄの３列のデータ列
Ｄ―a2を順次選び出し、電圧制御発振器出力信号
Ｇに同期した同図Ｆのように１列のデータ列Ｄ―
a3を作る。第２図においては、同図Ｅのバツフア
メモリ読出信号Ｅが０，０の時、同図Ｄの３列の
データ列のうち、第１列目のデータが読出され、
同様に０，１の時、第２列目のデータが、１，１
の時第３列のデータがそれぞれ読出されることを
示している。
７ｂの読込、読出過程を説明する図である。第２
図に従つて、入力データが入力クロツクの分周信
号によりバツフアメモリーに読込まれ電圧制御発
振器出力クロツク信号によりバツフアメモリーか
ら読取られるまでを２列の信号伝送系のうち１列
のみについて説明する。他の１列についても同様
の動作である。また、この説明ではバツフアメモ
リーの数ｎを３と仮定するが、これは便宜的なも
ので、本発明を限定するものではない。同図Ａお
よびＢはそれぞれ入力データ列Ｄ―a1およびクロ
ツクＣ―ａであり、クロツク信号Ｃ―ａを分周
（この場合３分周）して得られる同図Ｃのバツフ
アメモリー読込用クロツクＢ―ａによりデータＤ
―a1は、バツフアメモリ１７ａに読込まれ同図Ｄ
の３列のデータ列Ｄ―a2となる。バツフアメモリ
読出回路１８ａにて電圧制御発振器５の出力クロ
ツク信号Ｇを分周して得られる同図Ｅのバツフア
メモリー読取信号Ｅは、同図Ｄの３列のデータ列
Ｄ―a2を順次選び出し、電圧制御発振器出力信号
Ｇに同期した同図Ｆのように１列のデータ列Ｄ―
a3を作る。第２図においては、同図Ｅのバツフア
メモリ読出信号Ｅが０，０の時、同図Ｄの３列の
データ列のうち、第１列目のデータが読出され、
同様に０，１の時、第２列目のデータが、１，１
の時第３列のデータがそれぞれ読出されることを
示している。
第３図Ａ〜Ｈおよび第４図Ａ〜Ｇは両通信係の
位相が一致している場合の各通信系の入出力信号
および同期過程をそれぞれ示す図である。第３図
に示されているようにデータ、クロツクパルスお
よびフレームパルスが同期していると、位相比較
器８〜１１の各出力Ｊ〜Ｍおよびそれらの電力和
出力Ｎ、Ｐはそれぞれ第４図Ａ〜Ｆのごとくとな
り、低域ろ波器１６からのAPC信号Ｒは第４図
Ｇのようになる。ただし、第４図において、横軸
は入力クロツクＣ―ａとVCO出力Ｇとの位相差
を表わしており、非同期状態における各位相比較
器出力Ｊ〜Ｍの信号は高調波成分を除いて見た波
形である。同期状態においては、APC信号Ｒ
は、第４図Ｇの〇印で示したいずれかの電圧とな
り、２つの入力クロツクＣ―ａおよびＣ―ｂと
VCO出力Ｇの位相は一致して、入力クロツクと
VCO出力は同期する。
位相が一致している場合の各通信系の入出力信号
および同期過程をそれぞれ示す図である。第３図
に示されているようにデータ、クロツクパルスお
よびフレームパルスが同期していると、位相比較
器８〜１１の各出力Ｊ〜Ｍおよびそれらの電力和
出力Ｎ、Ｐはそれぞれ第４図Ａ〜Ｆのごとくとな
り、低域ろ波器１６からのAPC信号Ｒは第４図
Ｇのようになる。ただし、第４図において、横軸
は入力クロツクＣ―ａとVCO出力Ｇとの位相差
を表わしており、非同期状態における各位相比較
器出力Ｊ〜Ｍの信号は高調波成分を除いて見た波
形である。同期状態においては、APC信号Ｒ
は、第４図Ｇの〇印で示したいずれかの電圧とな
り、２つの入力クロツクＣ―ａおよびＣ―ｂと
VCO出力Ｇの位相は一致して、入力クロツクと
VCO出力は同期する。
第５図Ａ〜Ｈおよび第６図Ａ〜Ｇは両通信系の
データＤ―a1とＤ―b1の位相が相対的に１ビツト
ずれた場合の各通信系の入力信号および同期過程
をそれぞれ示す図である。第６図の横軸と他の条
件は第４図のものと同じである。第５図Ａ〜Ｆの
ごとく信号列Ａの入力クロツクＣ―ａに対して信
号列Ｂの入力クロツクＣ―ｂが１ビツト進む（遅
れる）と、各位相比較器出力Ｊ〜Ｍは第６図Ａ，
Ｂ，ＤおよびＥのごとくなり、それらの合成和か
ら得られるAPC信号Ｒは第６図Ｇのごとくな
る。電圧制御発振器は第６図Ｇの〇印の電圧で同
期するが、これは両通信系が同期している場合に
比して第５図のデータ列に換算すると、1/2ビツ
トの位差となる。すなわち、各通信系の入力クロ
ツクにｎビツトの位相差がある時、電圧制御発振
器の出力はn/2ビツト（つまり両入力クロツクの
位相のずれの半分）の位相差を含むことになる。
今、各通信系の入力クロツクの位相が１ビツトず
れた状態で、通信系をＢ列からＡ列に切替ると、
第２図Ｅに示した読出しクロツクＥは1/2ビツト
進む（遅れる）が、読出される第２図Ｆのデータ
Ｄ―a3は正しいデータが読出される。この第２図
の列ではｎを３として３列の信号系列と仮定して
あるので、各通信系列間のデータの位相の進み遅
れがそれぞれ２ビツトまで生じてもデータは正し
く読出される。もちろん、ｎをさらに大きくすれ
ば、位相差の許容範囲が広がることは当然であ
る。
データＤ―a1とＤ―b1の位相が相対的に１ビツト
ずれた場合の各通信系の入力信号および同期過程
をそれぞれ示す図である。第６図の横軸と他の条
件は第４図のものと同じである。第５図Ａ〜Ｆの
ごとく信号列Ａの入力クロツクＣ―ａに対して信
号列Ｂの入力クロツクＣ―ｂが１ビツト進む（遅
れる）と、各位相比較器出力Ｊ〜Ｍは第６図Ａ，
Ｂ，ＤおよびＥのごとくなり、それらの合成和か
ら得られるAPC信号Ｒは第６図Ｇのごとくな
る。電圧制御発振器は第６図Ｇの〇印の電圧で同
期するが、これは両通信系が同期している場合に
比して第５図のデータ列に換算すると、1/2ビツ
トの位差となる。すなわち、各通信系の入力クロ
ツクにｎビツトの位相差がある時、電圧制御発振
器の出力はn/2ビツト（つまり両入力クロツクの
位相のずれの半分）の位相差を含むことになる。
今、各通信系の入力クロツクの位相が１ビツトず
れた状態で、通信系をＢ列からＡ列に切替ると、
第２図Ｅに示した読出しクロツクＥは1/2ビツト
進む（遅れる）が、読出される第２図Ｆのデータ
Ｄ―a3は正しいデータが読出される。この第２図
の列ではｎを３として３列の信号系列と仮定して
あるので、各通信系列間のデータの位相の進み遅
れがそれぞれ２ビツトまで生じてもデータは正し
く読出される。もちろん、ｎをさらに大きくすれ
ば、位相差の許容範囲が広がることは当然であ
る。
以上説明したように本発明によれば、ダイバー
シテイ通信の信号切替回路において、データ読出
しの電圧制御発振器の出力の立上りタイミングを
両通信路のクロツクの立上りタイミングの中点に
設定できるので、両通信路における相対的遅延時
にゆらぎが存在してそれが１ビツト以上あつても
無符号誤りで通信路の切替を行なうことができ
る。
シテイ通信の信号切替回路において、データ読出
しの電圧制御発振器の出力の立上りタイミングを
両通信路のクロツクの立上りタイミングの中点に
設定できるので、両通信路における相対的遅延時
にゆらぎが存在してそれが１ビツト以上あつても
無符号誤りで通信路の切替を行なうことができ
る。
なお、第１図において位相比較器１０および１
１、電圧合成回路１３および低域ろ波器１４、あ
るいは90゜移相器７、位相比較器８および９、電
圧合成回路１２および低域ろ波器１４の信号通路
は同期引込み時間を速くするために挿入されてお
り、いずれか１つの通路があれば足りる。また、
これまでの説明ではダイバーシテイの通信系をＡ
およびＢと２つに限定したが３つ以上でも本発明
は実現可能である。この場合VCO５の立上がり
タイミングは各通信系の位相差の平均されたとこ
ろに来る。
１、電圧合成回路１３および低域ろ波器１４、あ
るいは90゜移相器７、位相比較器８および９、電
圧合成回路１２および低域ろ波器１４の信号通路
は同期引込み時間を速くするために挿入されてお
り、いずれか１つの通路があれば足りる。また、
これまでの説明ではダイバーシテイの通信系をＡ
およびＢと２つに限定したが３つ以上でも本発明
は実現可能である。この場合VCO５の立上がり
タイミングは各通信系の位相差の平均されたとこ
ろに来る。
第１図は、本発明の実施例のブロツク図、第２
図Ａ〜Ｆはバツフアメモリの読込、読出過程の説
明図、第３図Ａ〜Ｈは２通信路におけるフレーム
パルスの位相が一致している場合の各入出力のタ
イミング図、第４図Ａ〜Ｇは第３図に示すタイミ
ングでクロツク・データ・パルスが来た時のクロ
ツク同期回路の各部の波形図、第５図Ａ〜Ｈは２
通信回路のフレームパルスの位相が１ビツトずれ
た場合の各入出力波形のタイミング図、第６図Ａ
〜Ｇは第５図に示すタイミングでクロツク・デー
タ・フレームパルスが来た時のクロツク同期回路
の各部の波形である。なお図において、 １ａ・１ｂ…データー入力端子、２ａ・２ｂ…
クロツク入力端子、３ａ・３ｂ…フレームパルス
入力端子、４ａ・４ｂ…2n分周回路、５…電圧
制御発振器、６…2n分周回路、７…90゜位相推
移器、８〜１１…位相比較器、１２・１３…電圧
合成回路、１４・１６…低域ろ波器、１５…排他
的論理和回路、１７ａ・１７ｂ…バツフアメモリ
ー、１８ａ・１８ｂ…バツフアメモリー読出回
路、１９…回線切替回路、２０…回線切替信号入
力端子、２１…切替出力データー出力端子であ
る。
図Ａ〜Ｆはバツフアメモリの読込、読出過程の説
明図、第３図Ａ〜Ｈは２通信路におけるフレーム
パルスの位相が一致している場合の各入出力のタ
イミング図、第４図Ａ〜Ｇは第３図に示すタイミ
ングでクロツク・データ・パルスが来た時のクロ
ツク同期回路の各部の波形図、第５図Ａ〜Ｈは２
通信回路のフレームパルスの位相が１ビツトずれ
た場合の各入出力波形のタイミング図、第６図Ａ
〜Ｇは第５図に示すタイミングでクロツク・デー
タ・フレームパルスが来た時のクロツク同期回路
の各部の波形である。なお図において、 １ａ・１ｂ…データー入力端子、２ａ・２ｂ…
クロツク入力端子、３ａ・３ｂ…フレームパルス
入力端子、４ａ・４ｂ…2n分周回路、５…電圧
制御発振器、６…2n分周回路、７…90゜位相推
移器、８〜１１…位相比較器、１２・１３…電圧
合成回路、１４・１６…低域ろ波器、１５…排他
的論理和回路、１７ａ・１７ｂ…バツフアメモリ
ー、１８ａ・１８ｂ…バツフアメモリー読出回
路、１９…回線切替回路、２０…回線切替信号入
力端子、２１…切替出力データー出力端子であ
る。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号でそれぞれ変調された無線周
波数搬送波をそれぞれ受信しデータ列、クロツク
パルスおよびフレーム同期パルスをそれぞれ生ず
る複数個の受信回路と、これら受信回路の出力の
一つを切替信号に応答して選択的に出力側に導く
切替回路とを含むダイバーシテイ受信方式のデイ
ジタル信号切替回路において、前記切替回路が、
前記複数個の受信回路からの前記クロツクパルス
を前記フレーム同期パルスに同期してそれぞれ
2n（ｎ：自然数）分周する複数個の2n分周器
と、前記複数個の受信回路からの前記データ列を
前記2n分周器の出力に応答してそれぞれ蓄積し
ｎ列のデータ列としてそれぞれ読み込む複数個の
ｎビツトバツフアメモリと、制御信号により変化
する発振周波数をもつ電圧制御発振器と、この発
振器の出力を2n分周する2n分周手段と、この2n
分周手段の出力と前記複数個の2n分周器の出力
とをそれぞれ位相比較する複数個の位相比較器
と、この複数個の位相比較器の出力の和を表わす
電圧を生ずる電圧合成器と、この電圧合成器の出
力の高周波成分を除去しその出力を前記制御信号
として前記電圧制御発振器に供給する低域ろ波器
と、前記2n分周手段の出力により前記ｎ列のデ
ータ列から前記データ列をそれぞれ読み出す複数
個のデータ読出回路と、前記切替信号に応答して
前記複数個の読出回路の出力データ列の一つを選
択しこの選択したデータ列を前記電圧制御発振器
の出力に同期して出力する回線切替回路とを含む
ことを特徴とするデイジタル信号切替回路。 ２ デイジタル信号でそれぞれ変調された無線周
波数搬送波をそれぞれ受信しデータ列、クロツク
パルスおよびフレーム同期パルスをそれぞれ生ず
る複数個の受信回路と、これら受信回路の出力の
一つを切替信号に応答して選択的に出力側に導く
切替回路とを含むダイバーシテイ受信方式のデイ
ジタル信号切替回路において、前記切替回路が、
前記複数個の受信回路からの前記クロツクパルス
を前記フレーム同期パルスに同期してそれぞれ
2n（ｎ：自然数）分周する複数個の2n分周器
と、前記複数個の受信回路からの前記データ列を
前記2n分周器の出力に応答してそれぞれ蓄積し
ｎ列のデータ列としてそれぞれ読み込む複数個の
ｎビツトバツフアメモリと、制御信号により変化
する発振周波数をもつ電圧制御発振器と、この発
振器の出力を2n分周する2n分周手段と、この2n
分周手段の出力と前記複数個の2n分周器の出力
とをそれぞれ位相比較する第１の複数個の位相比
較器と、この第１の複数個の位相比較器の出力の
和を表わす電圧を生ずる第１の電圧合成器と、前
記2n分周手段の出力の位相をπ/2移相する移相
器と、この移相器の出力と前記複数個の2n分周
器の出力とを位相比較する第２の複数個の位相比
較器と、この第２の複数個の位相比較器の出力の
和を表わす電圧を生ずる第２の電圧合成器と、こ
の第２の電圧合成器の出力の高周波成分を除去す
る第１の低域ろ波器と、前記第１の電圧合成器の
出力を前記第１の低域ろ波器の出力でスイツチン
グするスイツチ手段と、このスイツチ手段の出出
の高周波成分を除去しその出力を前記制御信号と
して前記電圧制御発振器に供給する第２の低域ろ
波器と、前記2n分周手段の出力により前記ｎ列
のデータ列から前記データ列をそれぞれ読み出す
複数個のデータ読出回路と、前記切替信号に応答
して前記複数個の読出回路の出力データ列の一つ
を選択しこの選択したデータ列を前記電圧制御発
振器の出力に同期して出力する回線切替回路とを
含むことを特徴とするデイジタル信号切替回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16242478A JPS5588452A (en) | 1978-12-26 | 1978-12-26 | Digital signal switching circuit for diversity receiver for digital radio communication |
| US06/105,172 US4270210A (en) | 1978-12-26 | 1979-12-19 | Digital diversity receiver, comprising an APC loop for locking instants of read-out of buffer memories to an averaged phase of signals supplied thereto |
| FR7931547A FR2445669A1 (fr) | 1978-12-26 | 1979-12-21 | Circuit de combinaison de signaux numeriques pour recepteur en diversite pour telecommunications numeriques |
| IT7928371A IT1209165B (it) | 1978-12-26 | 1979-12-21 | Circuito di combinazione di segnali digitali per un ricevitore a diversita', comprendente un anello apc per bloccare istanti di lettura di memorie intermedie ad una fase mediata di segnali alimentati ad esso. |
| CA342,621A CA1130386A (en) | 1978-12-26 | 1979-12-27 | Digital signal combining circuit for a diversity receiver, comprising an apc loop for locking instants of read-out of buffer memories to an averaged phase of signals supplied thereto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16242478A JPS5588452A (en) | 1978-12-26 | 1978-12-26 | Digital signal switching circuit for diversity receiver for digital radio communication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588452A JPS5588452A (en) | 1980-07-04 |
| JPS622742B2 true JPS622742B2 (ja) | 1987-01-21 |
Family
ID=15754331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16242478A Granted JPS5588452A (en) | 1978-12-26 | 1978-12-26 | Digital signal switching circuit for diversity receiver for digital radio communication |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4270210A (ja) |
| JP (1) | JPS5588452A (ja) |
| CA (1) | CA1130386A (ja) |
| FR (1) | FR2445669A1 (ja) |
| IT (1) | IT1209165B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028462A (ja) * | 1988-06-25 | 1990-01-11 | K F C:Kk | 建物の外壁補修工法とそのためのアンカーピン |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654141A (en) * | 1979-10-09 | 1981-05-14 | Nec Corp | Band switching circuit without momentary interruption |
| FR2501937B1 (fr) * | 1981-03-13 | 1985-06-07 | Thomson Csf | Dispositif de commutation de voies de transmission de donnees |
| US4395772A (en) * | 1981-04-30 | 1983-07-26 | Bell Telephone Laboratories, Incorporated | Line protection switch controller |
| US4417348A (en) * | 1981-04-30 | 1983-11-22 | Bell Telephone Laboratories, Incorporated | Errorless line protection switcher |
| JPS5854756A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 多重伝送システムの信号診断方法およびその診断装置 |
| FR2553244B1 (fr) * | 1983-10-07 | 1988-12-30 | Trt Telecom Radio Electr | Dispositif de commutation avec remise en phase automatique des donnees sur 3,5 bits |
| FR2574238B1 (fr) * | 1984-12-04 | 1987-01-09 | Telecommunications Sa | Dispositif de dephasage pour systemes de transmission numerique |
| US4817199A (en) * | 1987-07-17 | 1989-03-28 | Rockwell International Corporation | Phase locked loop having reduced response time |
| JPH0795731B2 (ja) * | 1987-10-30 | 1995-10-11 | 株式会社ケンウッド | データ受信装置の最適クロック形成装置 |
| MY113061A (en) * | 1994-05-16 | 2001-11-30 | Sanyo Electric Co | Diversity reception device |
| US5926503A (en) * | 1997-08-27 | 1999-07-20 | Motorola, Inc. | DS-CDMA receiver and forward link diversity method |
| US6741643B1 (en) * | 1998-04-15 | 2004-05-25 | Telecommunications Research Laboratories | Asymmetric equalization system for data transmission |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555427A (en) * | 1968-02-01 | 1971-01-12 | Raytheon Co | Digital diversity reception system |
| JPS5439093B2 (ja) * | 1974-08-24 | 1979-11-26 | ||
| JPS5542790B2 (ja) * | 1975-01-09 | 1980-11-01 | ||
| JPS5732535B2 (ja) * | 1975-02-17 | 1982-07-12 | ||
| US4143321A (en) * | 1977-05-25 | 1979-03-06 | The Boeing Co. | Apparatus and process for grouping pulse signals according to source |
-
1978
- 1978-12-26 JP JP16242478A patent/JPS5588452A/ja active Granted
-
1979
- 1979-12-19 US US06/105,172 patent/US4270210A/en not_active Expired - Lifetime
- 1979-12-21 FR FR7931547A patent/FR2445669A1/fr active Granted
- 1979-12-21 IT IT7928371A patent/IT1209165B/it active
- 1979-12-27 CA CA342,621A patent/CA1130386A/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028462A (ja) * | 1988-06-25 | 1990-01-11 | K F C:Kk | 建物の外壁補修工法とそのためのアンカーピン |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1209165B (it) | 1989-07-10 |
| FR2445669A1 (fr) | 1980-07-25 |
| US4270210A (en) | 1981-05-26 |
| FR2445669B1 (ja) | 1983-06-10 |
| CA1130386A (en) | 1982-08-24 |
| JPS5588452A (en) | 1980-07-04 |
| IT7928371A0 (it) | 1979-12-21 |
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