KR100311445B1 - 복수개의선택가능한중심주파수를갖는복원된클럭신호를발생하는위상동기루프회로및방법 - Google Patents

복수개의선택가능한중심주파수를갖는복원된클럭신호를발생하는위상동기루프회로및방법 Download PDF

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Abstract

다중 위상 동기 루프(phase-lock-loop:PLL) 클럭 복원 회로는 제1 PLL 및 제 2 PLL 를 이용하여 각각 외부 발생 제 1클럭신호와 외부 발생 제 2클럭신호의 함수인 크기를 갖는 제 1바이어스 신호와 제 2바이어스 신호를 각각 발생한다. 복원된 발진기와 디지탈/아날로그 변환기는 DSP(디지탈 신호 프로세서)에 연결되어 입력 데이터 신호로부터 클럭신호를 복원하는 PLL를 형성한다. 복원된 발진기는 디지탈/아날로그 변환기에 의해 발생된 위상 편차 신호의 크기의 함수인 중심 주파수를 갖는 복원된 클럭 신호를 발생한다. 제 1바이어스 신호와 제 2바이어스 신호가 디지탈/아날로그변환기의 안밖으로 전환되어 복원된 발진기가 특정 중심 주파수를 구동하도록 디지탈/아날로그 변환기를 신속하게 바이어스 할 수 있다.

Description

[발명의 명칭]
복수개의 선택가능한 중심 주파수를 갖는 복원된 클럭신호를 발생하는 위상 동기 루프 회로 및 방법
[도면의 간단한 설명]
제 1도는 종래의 DSP계 PLL(Phase-lock-loop) 클럭복원회로(10)를 나타내는 개략 블럭도.
제 2도는 제 1도의 PLL 클럭복원회로(10)에 연결된 프로세서(18)를 나타내는 개략 블럭도.
제 3도는 본 발명에 따른 하드 디스크 드라이브 구성에서 DSP(디지탈 신호 프로세서)(112) 및 프로세서(114)에 연결된 다중 PLL 클럭복원회로(110)를 나타내는 블럭도.
제 4도는 PLL(122) 대신에 주파수 합성기(212)의 이용을 나타내는 다중 위상 동기 루프 클럭 복원회로(210)를 나타내는 블럭도.
제 5도는 PLL(116) 대신 주파수 합성기(310)의 이용을 나타내는 다중 위상 동기 루프 회로(310)의 블럭도.
[발명의 상세한 설명]
[발명의 배경]
[발명의 분야]
본 발명은 위상 동기 루프 회로에 관한 것으로, 특히, 입력 데이터 신호로부터 클럭신호를 복원하는 다중 위상 동기 루프 회로에 관한 것이다.
[관련 기술의 배경]
하드 디스크 드라이브의 리드 채널과 같은 디지탈 통신 채널용 신호검출기는 통신 채널을 통해 전송되는 입력 데이터 신호로부터 복원된 데이터 스트림과 복원된 클럭 신호를 발생하는 회로이다. 최근에, 디지탈 통신 채널을 통해 전송되는 데이터 밀도를 증가시키는 단계로서, 신호검출기는 준(quasi) DSP(디지탈 신호 프로세서) 기술을 이용하여 복원된 데이터 스트림과 복원된 클럭신호를 생성하고 있다.
다른 DSP계 신호 검출기 아키덱쳐는 PLL(phase-lock-loop) 클럭 복원 회로를 이용하여 복원된 클럭신호를 발생시킨다. 제 1도는 종래의 DSP계 PLL 클럭복원회로 (10)의 개략블럭도를 나타낸다. 제 1도에 나타낸 바와 같이, 회로(10)는 전압 제어 발진기(VCO)(12), DSP(14), 디지탈/아날로그 변환기(DAC)(l6)를 포함한다.
작동시, VCO(12)는 위상 편차 신호(PE) 크기의 함수인 위상과 주파수를 갖는 복원된 클럭신호(RCLK)를 발생시킨다. DSP(l4)는 이 복원된 클럭신호(RCLK)를 이용하여 입력 데이터 신호(VIN)를 샘플하여 복원된 데이터 스트림(SRD)을 생성시킨다. 불명료한 샘플은 복원된 데이터스트림(SRD)내의 확률적 데이터 패턴을 인식하는 것에 의해 전형적으로 삭제된다.
입력 데이터신호(VIN)로부터 정확하게 데이터를 복원하기 위해, 복원된 클럭신호(RCLK)는 통신채널을 통해 데이터를 전송하기 위해 원래 사용된 클럭신호에 "동기(locked)"되어야 한다. 주지된 바와 같이, 원래의 클럭신호의 주파수는 입력 데이터 신호(VN)내의 개별 비트를 정의하는데 이용되므로, 원래의 클럭신호를 근사하는 추출된 클럭신호는 샘플된 입력 데이터 신호의 개별 비트로부터 도출될 수 있다.
DSP(l4)는 전압레벨 및 시이퀀스 검출회로를 이용하여 복원된 클럭신호 (RCLK)와 추출된 클럭신호 사이의 위상차를 나타내는 샘플된 입력데이터 신호로부터의 타이밍 데이터를 발생시킨다. 이 타이밍데이터를 이용하여 위상 편차를 나타내는 디지탈 편차워드(DEW)를 발생시킨다.
DAC(16)는 디지탈 편차 워드(DEW)를 위상편차 신호(PE)로 변환하고, 이 위상편차 신호(PE)는 VCO(12)를 조정하여 복원된 클럭신호(RCLK)의 위상과 주파수의 크기를 변화시킨다. 이에 따라 복원된 클럭신호(RCLK)의 위상이 조정되어 들어오는 데이터에 내포된 클럭신호와 추출된 데이터 신호 사이의 어떠한 위상 및 주파수 차를 감소시킨다.
하드디스크 드라이브의 리드채널에 DSP기술을 이용하는 하나의 문제점은 하드디스크 드라이브상에 데이터를 기록하기 위해 사용된 상이한 주파수의 결과로서 상이한 주파수의 리드채널을 통해 데이터가 전송된다는 것이다. 디스크 드라이브에서, 각 트랙은 하나의 클럭 주파수로 기록되어 있는 유저 데이터와 다른 클럭주파수로 기록되어 있는 서보데이터를 전형적으로 포함한다. 뿐만 아니라, 영역(Z0NE)이라고 불리는 트랙군은 빈번하게 상이한 주파수로 기록된다. 따라서, 추출된 클럭신호의 중심 주파수는 하드디스크 드라이브의 리드헤드가 데이터의 상이한 영역을 읽을 때마다 변한다.
추출된 클럭신호의 변화하는 중심 주파수를 수용하는 한 기술은 승산 DAC를 포함하여 그 DAC를 가변 입력으로 바이어스하여 바이어스점이 추출된 클럭신호의 소망 주파수에 대응하도록 하는 것이다. 이 기술에 의하면, 복원된 클럭신호(RCLK)의 중심주파수를 DAC 상의 바이어스를 간단하게 변화시키는 것에 의해 신속하게 변화시킬 수 있다.
리드채널을 갖은 DSP 기술을 이용하는 것과 관련된 다른 문제점은 클럭 복원회로가 복원된 클럭신호를 신속하게 영역주파수 각각에 동기시킬 수 있어야 한다는 것이다. 상술한 바와 같이, 입력데이터 신호(VIN)로부터 데이터를 정확하게 복원하기 위해서는, 복원된 클럭신호가 데이터를 전송하기 위해 원래 사용된 클럭신호에 "동기"되어야 한다는 것이다. 따라서, 추출된 클럭신호의 주파수가 변화할 때마다 과도한 대기시간을 피하기 위해, 그 회로는 복원된 클럭신호를 데이터 신호의 현재의 클럭주파수로 신속하게 동기해야 한다.
복원된 클럭신호의 주파수를 데이터의 영역주파수 각각으로 신속하게 동기시키기 위한 한 기술은 각 데이터 형태의 주파수에 대응하는 바이어스점을 "학습하는" 프로세서를 포함하는 것이다.
학습과정에서, 프로세서는 일련의 디지탈 바이어스 워드를 DAC로 전형적으로 보내면 DAC는 발진기를 구동하여 대응하는 일련의 상이한 주파수를 갖는 복원된 클럭신호를 생성시킨다. 프로세서는 주파수 각각을 측정하여 각 디지탈 바이어스 워드를 특정주파수에 정합시키는 "조사(look-up)"테이블을 발생한다.
제 2도는 제 1도의 PLL회로(10)에 연결된 프로세서(18)를 나타내는 개략블럭도를 나타낸다. 제 2도에 나타낸 바와 같이, 프로세서(18)는 VCO(12)로부터 복원된 클럭신호(RCLK)를 수신하여 디지탈 바이어스 워드(DBW)를 DAC(16)로 전송한다.
작동시, 특정 트랙 혹은 영역으로부터의 데이터가 읽혀질 때, 프로세서(18)는 조사테이블에서 그 영역에 대한 중심주파수를 조사하여, 그 중심주파수에 대응하는 디지탈 바이어스 워드(DBW)를 발생시킨다. 그런 다음이 디지탈 바이어스 워드(DBW)는 VCO(12)를 구동하여 원래의 중심 주파수에 가까운 중심 주파수로 복원된 클럭신호를 생성시킨다.
DSP(l4)는 입력 데이터신호(VIN)를 샘플하고 디지탈 편차워드(DEW)를 생성한다. DAC(16)는 디지탈 편차 워드(DEW)와 디지탈 바이어스 워드(DBW)를 조합하여 위상 편차 신호(PE)를 변경시킨다. 복원된 클럭신호는 원래의 라이트 클럭신호에 실질적으로 동일하기 때문에, 복원된 클럭신호는 데이터 클럭주파수로 신속하게 동기할 수 있다. 예를 들어, 데이터가 유저데이터로부터 서보데이터로 변할 때, 프로세서(18)는 그 서보 데이터의 중심주파수를 간단하게 조사하여 새로운 디지탈 바이어스 워드(DBW)를 생성한다.
학습과정으로부터 얻는 중요한 효과는 프로세서(18)가 VCO(12)를 신속하게 구동하여 일련의 매우 정교한 중심주파수를 갖는 복원된 클럭신호를 생성한다. 그러나, 학습과정을 이용하는 불리한 점은 그 학습과정을 구현하기 위해 필요한 회로가 사면적(die area), 전력 및 처리시간의 상당한 양을 소비한다는 것이다.
뿐만 아니라, 발진기가 저 열적(혹은 기타) 드리프트 특성을 갖지 않는 경우, 학습과정은 조사테이블이 정확하게 유지되는 것을 검증하기 위해 주기적으로 반복되어야만 한다. 따라서, 학습과정 없이 복원된 클럭신호를 변하는 중심주파수를 갖는 추출된 클럭신호로 신속하게 동기시킬 수 있는 DSP계 PLL 클럭 복원회로에 대한 요구가 있다.
[발명의 요약]
본 발명은 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭신호를 발생시키는 다중 PLL클럭 복원 회로 및 방법을 제공하는 것이다. PLL 회로에 의해 발생된 복원된 클럭신호는, DSP(디지탈 신호 프로세서)와 같은 위상 검출기를 갖는 동기/디코드 PLL를 이용하고, 복원된 클럭신호의 중심 주파수를 변화시키기 위해 동기/디코드 PLL안밖으로 전환될 수 있는 바이어스 신호를 생성하는 부가적인 PLL 회로를 이용하는 것에 의해, 상이한 중심 주파수 사이를 신속하게 전환될 수 있다.
본 발명에 따른 다중 PLL 회로는 외부 발생 제 1클럭신호의 제 1주파수의 함수인 크기를 갖는 제 1바이어스 신호를 발생하는 제 1 바이어스 PLL을 포함한다. 제 2바이어스 PLL은 외부 발생 제 2클럭신호의 제 2주파수의 함수인 크기를 갖는 제 2바이어스 신호를 발생한다. 멀티플렉서는 외부발생 선택 신호에 응답하여 제 1바이어스 신호 혹은 제 2바이어스 신호중 어느 하나를 선택하므로써 선택된 바이어스 신호를 발생시킨다. 주 제어발진기는 위상편차 신호에 응답하여 복원된 클럭신호를 발생한다. 이 복원된 클럭신호의 중심주파수는 위상 편차 신호 크기의 함수이다. 승산 (multiplying) 디지탈/아날로그 변환기는 멀티플렉서로부터의 선택된 바이어스 신호를 외부 발생 디지탈 편차 워드로 변경하여 위상 편차 신호를 발생하여 이 위상 편차 신호의 크기가 선택된 바이어스 신호의 크기에 의해 주로 결정되도록 한다. 이 위상 편차 신호는 예를 들어 선택된 바이어스 신호를 디지탈 편차 워드의 값에 의해 변경시키는 것에 의해 발생될 수 있다.
동작시, 복원된 클럭신호의 중심주파수는 선택된 바이어스 신호에 의해 주로 결정된다. 또한, 복원된 클럭신호는 입력데이터 신호로부터 추출된 타이밍데이터로, 복원된 클럭신호와 데이터에서의 타이밍정보사이의 위상차에 응답하여 디지탈 편차 워드를 발생하는 디지탈 신호 프로세서에 의해 동기될 수 있다. 그에 따라 복원된 클럭신호의 위상은 조정되어 복원된 클럭신호와 데이터 사이의 어떠한 위상차도 감소시킨다.
제 1바이어스 PLL은 제 1바이어스 신호에 응답하여 제 1국부 클럭 신호를 발생시키는 제 1제어 발진기를 포함한다. 제 1위상 검출기는 제 1국부 클럭신호의 위상을 외부발생 제 1클럭신호의 위상과 비교하고 그에 응답하여 제 1바이어스 신호를 발생한다.
동작시, 제 1국부 클럭 신호의 위상은 조정되어 제 1국부 클럭 신호의 위상과 외부 발생 제 1클럭신호의 위상 사이의 어떠한 위상차도 감소시킨다. 뿐만 아니라, 제 1국부 클럭신호의 위상이 외부 발생 제 1클럭 신호의 위상과 실질적으로 일치할 때, 제 1바이어스 신호는 제 1제어 발진기 혹은 실질적으로 동일한 제어발진기를 구동하여 제 1주파수로 제 1국부 클럭신호를 생성한다.
유사하게, 제 2바이어스 PLL은 제 2바이어스 신호에 응답하여 제 2국부 클럭신호를 발생하는 제 2제어 발진기를 포함한다. 제 2위상 검출기는 제 2국부 클럭신호의 위상을 외부 발생 제 2클럭 신호의 위상과 비교하고 그에 응답하여 제 2바이어스 신호를 발생한다.
제 1PLL과 마찬가지로, 제 2국부 클럭신호의 위상은 조정되어 제 2국부 클럭신호의 위상과 외부 발생 제 2클럭 신호의 위상사이의 어떠한 위상차도 감소시킨다. 뿐만 아니라, 제 2국부 클럭신호의 위상이 외부발생 제 2클럭 신호의 위상과 실질적으로 일치할 때, 제 2바이어스 신호는 제 2제어 발진기 혹은 실질적으로 동일한 제어 발진기를 구동하여 제 2주파수로 제 2국부 클럭 신호를 생성한다.
본 발명에서, 주 제어발진기, 제 1제어발진기 및 제 2제어발진기는 실질적으로 동일하게 형성된다. 또한, 주 제어발진기, 제 1제어발진기 및 제 2제어발진기는, 예를 들어, 전류 제어 발진기 혹은 전압제어 발진기이다.
복수개의 선택가능한 중심주파수를 갖는 복원된 클럭신호를 발생하는 방법에 따르면, 제 1바이어스 신호는 외부발생 제 1클럭 신호의 제 1주파수의 함수인 크기를 갖도록 발생된다. 제 2바이어스 신호는 외부 발생 제 2클럭신호의 제 2주파수의 함수인 크기를 갖도록 발생된다. 선택된 바이어스 신호는 외부 발생 선택 신호에 응답하여 제 1바이어스 신호 혹은 제2바이어스 신호중 어느 하나를 선택하는 것에 의해 그리고 위상 편차 신호에 응답하여 복원된 클럭 신호를 발생하는 것에 의해 발생된다. 복원된 클럭신호의 중심 주파수는 위상 편차 신호크기의 함수이다. 위상 편차 신호는 선택된 바이어스 신호를 외부 발생 디지탈 편차 워드로 변경하는 것에 의해 발생되어 위상 편차 신호의 크기는 선택된 바이어스 신호의 크기에 의해 주로 결정된다.
본 발명의 원리가 이용되는 예시적인 실시예를 설정하는 다음의 상세한 설명과 첨부의 도면을 참조하므로써 본 발명의 특징과 효과가 명료하게 이해될 것이다.
제 3도는 하드디스크 드라이브 구성에서 DSP(디지탈 신호 프로세서)(112) 및 프로세서(114)에 연결된 다중 PLL(phase-lock-loop)클럭 복원회로(110)의 블럭도를 나타낸다. 상술한 바와 같이, 상이한 중심 주파수로 하드디스크 드라이브상에 기록되어 있는 서보 데이터와 유저데이터 사이를 입력데이터 신호가 교반할 때, 클럭 복원 회로(110)는 상이한 중심주파수 사이를 신속하게 전환하여 현재의 중심 주파수에 동기할 수 있는 복원된 클럭신호를 국부적으로 발생시킬 수 있어서 입력 데이터 신호에 의해 반송되는 서보 및 유저데이터가 정확하게 샘플될 수 있도록 해야한다.
다음에서 더욱 상술하는 바와 같이, 회로(110)는 상이한 중심 주파수 사이를 신속하게 전환할 수 있는 복원된 클럭신호를, 디코딩 PLL을 DSP로 형성하고 복원된 클럭신호의 중심 주파수를 변화시키기 워해 디코딩 PLL로 및 부터 전환될 수 있는 바이어스 신호를 발생하는 부가적인 PLL 회로를 이용하는 것에 의해 발생시킨다.
제 3도에 나타낸 바와 같이, 회로(110)는 외부 발생 서보 클럭신호(VEBB)의 서보 주파수의 함수인 크기를 갖는 서보 바이어스 전류(IBB)를 발생하는 서보 바이어스 PLL(116)을 포함한다.
서보 바이어스 PLL(116)는 서보 바이어스 전류(IBB)에 응답하여 국부발진기 신호(V0SCB)를 발생하는 전류 제어발진기(CCO)(118)와 외부 발생서보 클럭신호(VEBB)와 국부 발진기 신호(V0SCB)사이의 주파수 및 위상차이에 응답하여 서보 바이어스 전류(IBB)를 발생하는 위상 검출기(120)를 포함한다.
작동시, 서보 바이어스 전류(IBB)는 국부 발진기 신호(VOSCB)의 주파수와 위상을 직접 제어한다. 이에 따라 국부발진기 신호(VOSCB)의 위상이 국부 발진기 신호(V0SCB)와 외부 발생 서보 클럭신호(VEBB)사이의 어떠한 위상차도 감소시키도록 조정된다. 따라서, 국부 발진기 신호(VOSCB)의 위상이 외부 발생 서보 클럭 신호(VEBB)의 위상과 실질적으로 일치할 때, 서보 바이어스 전류(IBB)의 크기는 CCO(118)혹은 어떠한 실질적으로 동일한 CCO를 구동하여 서보 주파수의 발진기 신호를 발생할 값으로 정해질 것이다.
본 발명에서, 외부 발생 서보 클럭신호(VEBB)의 서보 주파수는 하드디스크 드라이브상의 서보 데이터를 형성하기 위해 원래 사용된 클럭 신호의 중심주파수와 실질적으로 동일하다.
회로(110)는 외부 발생 영역 클럭신호(VETB)의 영역 주파수의 함수인 크기를 갖는 영역 바이어스 전류(ITB)를 발생하는 영역 바이어스 PLL(122)을 포함한다. 영역 바이어스 PLL(122)은 영역 바이어스 전류(ITB)에 응답하여 국부발진기 신호(VOSCT)를 발생하는 CCO(124)와, 외부 발생 영역 클럭신호(VETB)와 국부발진기 신호(V0SCT)사이의 위상차에 응답하여 영역 바이어스 전류(ITB)를 발생하는 위상 검출기(126)를 포함한다. 바람직한 실시예에서, CCO(124)는 CCO(118)과 실질적으로 동일하게 형성된다.
서보바이어스 PLL(116)에서와 같이, 외부 발생 영역 클럭신호(VETB)는 하드디스크 드라이브상에 영역 데이터를 기록하기 위해 원래 사용되었던 클럭신호의 중심 주파수와 실질적으로 동일한 주파수를 갖는다. 바람직한 실시예에서, 영역 클럭신호(VETB)는 영역 데이터를 기록하기 위해 원래 사용되었던 동일한 클럭신호이다.
유사하게, 동작시, 영역 바이어스 전류(ITB)는 국부발진기 신호(VOSCT)의 위상이 변하게 한다. 그에 따라 국부발진기 신호(V0SCT)의 위상은 국부발진기 신호(V0SCT)와 외부발생 영역 클럭신호(VETB)사이의 어떠한 위상차도 감소시키도록 조정된다. 따라서, 국부 발진기 신호(V0SCT)의 위상이 외부 발생 영역 클럭 신호(VETB)의 위상과 실질적으로 일치할 때, 영역 바이어스 전류(ITB)의 크기는 CCO(124) 혹은 어떤 실질적으로 동일한 CCO를 구동하여 영역 주파수의 발진기 신호를 발생할 값에 선택될 것이다.
회로(110)는 또한 외부 발생 선택신호(Vs)에 응답하여 서보 바이어스 전류(IBB) 혹은 영역 바이어스 전류(ITB)를 선택하므로써 선택된 바이어스 전류(ISB)를 발생하는 멀티플렉서(130)를 포함한다. 따라서, 선택된 바이어스 전류(ISB)의 크기는 서보 바이어스 전류(IBB) 혹은 영역 바이어스 전류(ITB)를 선택하는 것에 의해 변화된다. 바람직한 실시예에서, 외부발생 선택 신호(VS)는 프로세서(114)에 의해 발생된다.
제 3도에 나타낸 바와 같이, 회로(110)는 제로 위상 재시작을 달성하도록 이용되는 DSP 발생 재시작 신호(VZPS) 및 위상편차 전류(IPE)에 응답하여 복원된 클럭신호(RCLK)를 발생하는 CCO(132)와, 디지탈 편차워드(DEW) 및 선택된 바이어스 전류(ISB)에 응답하여 위상 편차 전류(IPE)를 발생하는 승산(multiplying) 디지탈/아날로그 변환기(DAC)(134)를 또한 포함한다. 본 발명에서, CCO(132)는 CCO(124)와 CCO(118) 모두와 실질적으로 동일하도록 형성된다.
제 3도에 또한 나타낸 바와 같이, 디코딩 PLL은 DSP(112)를 CCO(132)와 DAC(134) 모두에 연결하는 것에 의해 형성된다. 이하에서 상술되는 바와 같이, DSP(112)는 입력데이터 신호(VIN), 복원된 클럭신호(RCLK) 및 디지탈 제어버스(DCS)를 통해 전송된 데이터에 응답하여 복원된 데이터스트림(SRD), 디지탈 편차워드(DEW) 및 재시작 신호(VZPS)를 생성한다.
작동시, 입력데이터 신호(VIN)내의 데이터 심볼 혹은 비트를 디코드하기에 앞서, DSP(112)는 프로세서(114)에 의해 디지탈 제어버스(DCS)를 통하여 서보 데이터 혹은 유저데이터를 수신하게 될 것이라는 것을 통보받는다. 프로세서(114)는 상응하게 선택신호(VS)를 통하여 서보 바이어스 전류(IBB) 혹은 영역 바이어스 전류(ITB)를 선택한다. 응답하여 DSP(112)는 초기적으로 디지탈 편차 워드(DEW)를 유니티에서 (혹은 가까이에서) 등가의 DAC 승산값에 설정한다.
CCO(132)에 의해 발생된 복원된 클럭신호(RCLK)의 주파수 및 위상은 위상 편차 전류(IPE)의 크기에 의해 제어된다. DAC(134)는 선택된 바이어스 전류(IPE)의 크기를 디지탈 편차워드(DEW)에 의해 표현되는 값으로 승산하는 것에 의해 위상 편차 전류(IPE)의 크기를 설정한다.
디지탈 편차워드(DEW)의 초기치가 본래 유니티이므로 위상편차 전류(IPE)의 크기는 선택된 바이어스 전류(ISB)의 크기에 의해 정의된다. 따라서, CCO(132)는 CCO(118)과 CCO(124))에 거의 동일하게 형성되고, CCO(132)는 초기적으로 서보 바이어스 전류(IBB) 혹은 영역 바이어스 전류(ITB)에 의해 바이어스 되기 때문에, CCO(132)는 서보 주파수 혹은 영역 주파수 어느 하나와 실질적으로 동일한 중심 주파수를 갖는 복원된 클럭신호(RCLK)를 즉각 발생한다.
CCO(132)는 위상 편차 전류(IPE) 크기의 함수인 위상과 주파수를 갖는 복원된 클럭신호(RCLK)를 발생한다. DSP(112)는 복원된 클럭신호(RCLK)를 사용하여 입력데이터 신호(VIN)를 샘플하여 복원된 데이터 스트림(SRD)을 생성한다. 유사한 샘플은 부분 응답 최대 가능성 방법(partial response maximum likelihood method)과 같은 기술을 이용하므로써 복원된 데이터 스트림(SRD)내의 확률적 데이터 패턴을 인식하여 전형적으로 삭제된다.
입력데이터 신호(VIN)로부터 데이터를 정확하게 복원하기 위하여, 복원된 클럭신호(RCLK)는 하드디스크 드라이브상에 데이터를 기록하기 위해 원래 사용되었던 클럭신호에 "동기" 되어야 한다. 공지된 바와 같이, 내포된 클럭 신호로도 알려진 입력데이터 신호(VIN)내에 개별 비트를 정의 혹은 기입하기 위해 사용되었던 원래의 클럭신호의 주파수는 샘플된 입력데이터 신호의 개별 비트로부터 추출되어 복원된 클럭신호(RCLK)와 비교될 수 있다.
DSP(112)가 프로세서(114)에 의해 지시된 리드동작의 초기에 입력데이터 신호(VIN)를 수신하므로, DSP(112)는 재시작 신호(VZPR)를 통하여 CCO(132)의 발진을 정지하고 재시작하여 복원된 클럭신호(RCLK)의 시작 위상은 내포된 클럭신호의 위상과 실질적으로 일치하게 발생된다.
DSP(112)는 전압레벨 및 시이퀀스 검출회로를 이용하여 복원된 클럭신호(RCLK)와 내포된 클럭신호 사이의 위상차를 나타내는 샘플된 입력데이터 신호(VIN)로부터 타이밍 데이터를 추출한다. 그런 다음 그 타이밍 데이터는 위상차를 나타내는 디지탈 편차워드(DEW)를 발생하기 위해 이용된다.
복원된 클럭신호(RCLK)의 주파수와 위상이 원래의 클럭신호의 주파수와 위상과 실질적으로 동일하므로, 디지탈 편차워드(DEW)의 값은 초기유니티 값에 대해 작은 부분적 증가 혹은 감소만을 반영하고, 그에 의해 복원된 클럭신호(RCLK)가 내포된 클럭 신호를 트랙하여 그에 동기된 상태를 유지 가능토록 한다. 따라서, 복원된 클럭 신호의 중심주파수는 외부 발생 선택 신호(Vs)에 의해 대체로 결정된다.
예를 들어 데이터가 영역 데이터로부터 서보 데이터로 변할 때, 프로세서(114)는 DSP(112)에 전환을 통지하고 선택신호(Vs)를 바꾸어 선택된 바이어스 전류(ISB)는 영역 바이어스 전류(ITB)보다 서보 바이어스 전류(IBB)를 반영한다.
DSP(112), 프로세서(114), CCO(132), DAC(116), PLL(116) 및 PLL(122)는 종래 회로에 의해 구현될 수 있다. 바람직한 실시예에서, DSP(112)는 Crystal Semiconductor Corporation에 의해 제조된 CL-SH3300 DSP에 의해 구현된다.
상술한 바와 같이, CCO(132)는 CCO(118)및 CCO(124)와 거의 동일하게 형성되고, CC0(132)는 초기적으로 서보 바이어스 전류(IBB) 혹은 영역 바이어스 전류(ITB) 어느 하나에 의해 바이어스 되므로, CCO(132)는 서보 주파수 혹은 기록된 데이터 주파수에 실질적으로 동일한 중심 주파수를 갖는 복원된 클럭신호(RCLK)를 즉시 발생한다.
그러나, 프로세스 한계 및 기타 요인 때문에, 복원된 클럭신호(RCLK)의 중심주파수가 서보 주파수 혹은 영역주파수와 정확하게 일치될 가능성은 없다. 따라서, 제 1 대안적인 실시예에서, DAC(134)에 디지탈 편차 워드의 적당한 오프셋 값을 보내어 CCO(132), CCO(118), 및 CCO(124)사이의 차이를 보상할 수 있다.
제 1 대안적인 실시예에서, 오프셋 값은 변경된 학습 프로세스를 이용하여 형성될 수 있다. 서보 바이어스 전류(IBB)와 영역 바이어스 전류(ITB)가 CCO(132)를 구동하여 서보 주파수 혹은 영역주파수에 실질적으로 등가인 중심주파수에서 복원된 클럭신호(RCLK)를 생성하므로, 단지 한정된 수의 오프셋 값이 바이어스 전류를 정확하게 제어하기 위해 생성될 필요가 있다.
학습모드에서, 프로세서(114)는 안정된 클럭이 각 데이터 영역에 대해 및 서보 영역에 대해 이루어진 후 디지탈 편차 워드(DEW)의 실제 최종치를 "기억하고" 저장한다. 그 다음, 후속의 데이터 혹은 서보 리드 동작의 초기에, 프로세서(114)는 DSP(112)를 지시하여 동기 시이퀀스의 맨 앞에서 서보 혹은 데이터 영역의 어느 하나의 대응하는 주파수에 대해 적당한 저장된 편차 워드(DEW)를 발생하도록 한다. 이렇게 하여, 국부 발진기(CCO)(132)는 소망의 최종 동기값에 매우 가까운 시작 주파수를 갖고 동기를 이루기 위해 추가적인 주파수 조정이 거의 필요하지 않다. 이것은 제로위상 시작 기능과 관련하여, 리드동작의 초기에 CC0(132)의 위상 및 주파수가 완전한 동기에 거의 있도록 하여 동기시간이 절대 최소가 되도록 한다.
상술한 바와 같이, 데이터가 하드디스크 드라이브상에서 영역에 기록될 때, 각 영역에서의 데이터는 상이한 클럭 주파수로 기록된다. 영역화된 어플리케이션에서 각 데이터 주파수에 대응하는 바이어스 전류를 생성하는 한 방법은 다입력 멀티플렉서와 다중 위상 동기 루프회로를 사용하여 각각의 위상 동기 루프회로가 필요한 바이어스 전류의 하나를 발생하는 것이다. 다중 바이어스 전류를 생성하는 다른 방법은 PLL(122) 대신에 주파수 합성기를 사용하는 것이다.
제 4도는 PLL(122)대신에 주파수 합성기(212)의 사용을 나타내는 다중 위상 동기 루프회로(210)의 블럭도를 나타낸다. 제 4도에 나타낸 바와 같이, 주파수 합성기(212)는 M분주회로(214), N분주회로(216), CCO(218), 및 위상검출기(220)를 포함한다.
동작시, 당업계에 잘 알려진 주파수 합성기(212)는 M분주 제어신호(VDMI)와 N 분주 제어신호(VDNI)에 각각 응답하여 M 분주부(214) 혹은 N 분주부(216) 어느 하나 혹은 양자 모두를 변경하는 것에 의해 일련의 상이한 주파수중 하나를 갖는 국부 클럭 신호를 발생할 수 있다.
예를 들어, 외부발생 영역 클럭신호(VETB)가 8MHZ의 주파수를 갖는 경우, 위상 검출기(220)의 입력에 나타난 주파수는 M 분주회로를 변화시키므로써 변화될 수 있다. M 분주회로가 2에 설정되는 경우, 4MHZ 신호가 위상 검출기(220)의 입력부에 있을 것이다. 루프의 동작은 또한 위상 검출기(220)의 입력에 나타난 국부 발진기 신호(VOSCT)를 4MHZ로 할 것이다. N분주회로가 4에 설정되는 경우, CCO(218)에 의해 발생된 국부발진기 신호(VOSCT)의 주파수는 16MHZ일 것이다.
또한, 주파수 합성기가 서보 바이어스 PLL(116)대신에 이용될 수도 있다. 제 5도는 PLL(116)대신에 주파수 합성기(312)의 사용을 나타내는 다중 위상 동기 루프회로(310)의 블럭도를 나타낸다. 제 5도에 나타낸 바와 같이, 주파수 합성기(312)는 M 분주회로(314), N 분주회로(316), CCO(318), 및 위상 검출기(320)를 포함하고, 이들 각각은 주파수 합성기(212)의 대응하는 요소와 동일하게 동작한다.
본 발명을 실시함에 있어 상기 설명된 구조에 다양한 대안이 채용될 수도 있음은 물론이다. 예를 들어, 전압제어 발진기가 전류제어 발진기 대신에 사용될 수 있다. 뿐만 아니라, 본 발명은 DSP계 검출기 뿐만 아니라 전통적인 위상 및 주파수 검출기를 사용하는 클럭 복원 회로와 함께 사용될 수 있다.
또한, 본 발명의 범위는 하드 디스크 드라이브 응용에 제한되지는 않는다. 본 발명은 예를 들어 다른 디지탈 통신 채널과 함께 사용되는 신호검출기에 동일하게 적용 가능하다. 다음의 특허 청구의 범위는 본 발명을 정의하고 그에 의해 이들 청구 항들과 그들의 균등물의 범위 내의 구조와 방법이 커버된다.

Claims (23)

  1. (정정) 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭신호를 발생하는 위상 동기 루프 회로로서, 상기 복원된 클럭신호를 발생하는 복원클럭 회로, 및 상기 복원클럭 회로에 접속된 디지탈 신호 프로세서(DSP)를 포함하며, 상기 DSP는 입력 데이터 신호로부터 상기 DSP에 의하여 추출된 타이밍 데이터와 상기 복원된 클럭신호 간의 위상차에 응답하여 디지탈 편차 워드를 발생시키는, 위상 동기 루프 회로에 있어서, 상기 복원클럭 회로가, 외부 발생 제 1클럭신호의 제 1주파수의 함수인 크기를 갖는 제 1바이어스 신호를 발생하는 제 1바이어스 PLL수단, 외부 발생 제 2클럭신호의 제 2 주파수의 함수인 크기를 갖는 제 2바이어스 신호를 발생하는 제 2바이어스 PLL수단, 외부 발생 선택 신호에 응답하여 상기 제 1바이어스 신호 혹은 상기 제 2 바이어스 신호중 어느 하나를 선택하므로써 선택된 바이어스 신호를 발생하는 멀티플렉서 수단, 위상 편차 신호에 응답하여 상기 복원된 클럭신호를 발생하는 주 제어 발진기 수단으로서, 상기 복원된 클럭신호의 중심 주파수가 상기 위상 편차 신호의 크기의 함수인 주 제어 발진기 수단, 및 상기 DSP에서 발생된 디지탈 편차 워드를 사용하여, 상기 선택된 바이어스 신호를 변경하여 상기 위상 편차 신호를 발생하는 승산 디지탈/아날로그 변환기 수단을 포함하며, 상기 복원된 클럭신호의 중심 주파수는 주로 상기 선택된 바이어스 신호에 의해 결정되고, 상기 복원된 클럭신호는, 상기 입력 데이터 신호로부터 상기 DSP에 의하여 추출된 상기 타이밍 데이터에 동기될 수 있고, 그 결과 상기 복원된 클럭 신호의 위상이 상기 복원된 클럭신호와 상기 타이밍 데이터 사이의 어떠한 위상차도 감소시키도록 조정되는 것을 특징으로 하는 위상 동기 루프 회로.
  2. (정정) 제 1항에 있어서, 상기 제 1바이어스 PLL수단은 상기 제 1바이어스 신호에 응답하여 제 1국부 클럭신호를 발생하는 제 1제어 발진기 수단, 및 상기 제 1국부 클럭신호의 위상을 상기 외부 발생 제 1클럭 신호의 위상과 비교하고 그에 응답하여 제 1바이어스 신호를 발생하는 제 1위상 검출기 수단을 포함하고, 상기 제 1국부 클럭신호의 위상은 상기 제 1바이어스 신호에 의해 조정되어 상기 제 1국부 클럭신호의 위상과 상기 외부 발생 제 1클럭 신호의 위상 사이의 어떠한 위상 차도 감소시키고, 상기 제 1국부 클럭신호의 위상이 상기 외부 발생 제 1클럭신호의 위상과 실질적으로 일치할 때, 상기 제 1바이어스 신호는 상기 제 1제어 발진기 혹은 실질적으로 동일한 제어 발진기를 구동하여 상기 제 1주파수의 상기 제 1국부 클럭신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  3. (정정) 제 2항에 있어서, 상기 제 2바이어스 PLL수단은 상기 제 2바이어스 신호에 응답하여 제 2국부 클럭신호를 발생하는 제 2제어 발진기 수단, 및 상기 제 2국부 클럭 신호의 위상을 상기 외부 발생 제 2클럭 신호의 위상과 비교하고 그에 응답하여 제 2바이어스 신호를 발생하는 제 2 위상 검출기 수단을 포함하고, 상기 제 2국부 클럭 신호의 위상은 상기 제 2바이어스 신호에 의해 조정되어 상기 제 2국부 클럭신호의 위상과 상기 외부 발생 제 2클럭 신호의 위상 사이의 어떠한 위상 차도 감소시키고, 상기 제 2국부 클럭신호의 위상이 상기 외부 발생 제 2클럭신호의 위상과 실질적으로 일치할 때, 상기 제 2바이어스 신호는 상기 제 2제어발진기 혹은 실질적으로 동일한 제어 발진기를 구동하여 상기 제 2주파수의 상기 제 2국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  4. (정정) 제 3항에 있어서, 상기 주 제어 발진기 수단, 상기 제 1제어 발진기 수단, 및 상기 제 2제어발진기 수단은 실질적으로 동일하게 형성되는 것을 특징으로 하는 위상 동기 루프 회로.
  5. (정정) 제 4항에 있어서, 상기 주 제어 발진기 수단, 상기 제 1제어발진기 수단, 및 상기 제 2제어발진기 수단은 전류제어 발진기인 것을 특징으로 하는 위상 동기 루프 회로.
  6. (정정) 제 4항에 있어서, 상기 주 제어 발진기 수단, 상기 제 1제어 발진기 수단, 및 상기 제 2제어 발진기 수단은 전압 제어 발진기인 것을 특징으로 하는 위상 동기 루프회로.
  7. (정정) 제 2항에 있어서, 상기 제 2바이어스 PLL수단은 상기 제 2바이어스 신호에 응답하여 제 2국부 클럭신호를 발생하는 제 2제어 발진기 수단, 외부 발생 N 분주 신호에 응답하여 상기 제 2국부 클럭신호의 주파수를 분주하여 분주된 제 2국부 클럭신호를 생성하는 N 분주 수단, 외부 발생 M 분주 신호에 응답하여 상기 외부 발생 제 2클럭 신호의 주파수를 분주하여 분주된 제 2클럭 신호를 생성하는 M 분주 수단, 및 상기 분주된 제 2국부 클럭 신호의 위상과 상기 외부 발생 분주된 제 2 클럭신호의 위상을 비교하고 그에 응답하여 상기 제 2바이어스 신호를 발생하는 제 2 위상 검출기 수단을 포함하며, 상기 제 2국부 클럭신호의 위상이 상기 제 2바이어스 신호에 의해 조정되어 상기 분주된 제 2국부 클럭 신호의 위상과 상기 외부 발생 분주된 제 2클럭 신호의 위상 사이의 어떠한 위상 차도 감소시키고, 상기 분주된 제 2국부 클럭신호의 위상이 외부 발생 분주된 제2클럭 신호의 위상과 실질적으로 일치할 때, 상기 제 2바이어스 신호는 상기 제 2제어 발진기 수단 혹은 실질적으로 동일한 제어 발진기를 구동하여 상기 분주된 제 2국부 클럭 신호 및 상기 외부 발생 분주된 제 2 클럭 신호의 값들에 의해 정의된 합성 주파수의 상기 제 2국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  8. (정정) 제 2항에 있어서, 상기 제 2바이어스 PLL수단은 대응하는 복수개의 외부 발생 제 2클럭 신호에 응답하여 복수개의 제 2 바이어스 신호를 발생하는 것을 특징으로 하는 위상 동기 루프 회로.
  9. (정정) 제 1항에 있어서, 상기 위상 편차 신호는 상기 선택된 바이어스 신호를 상기 디지탈 편차 워드의 값으로 승산 하는 것에 의해 발생되는 것을 특징으로 하는 위상 동기 루프 회로.
  10. (정정) 제 1항에 있어서, 상기 디지탈 편차 워드의 값은 오프셋값을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  11. 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭 신호를 발생하는 방법에 있어서, 외부 발생 제 1클럭 신호 주파수의 함수인 크기를 갖는 제 1바이어스 신호를 발생하는 단계, 외부 발생 제 2클럭 신호 주파수의 함수인 크기를 갖는 제 2바이어스 신호를 발생하는 단계, 외부 발생 선택 신호에 응답하여 상기 제 1바이어스 신호 혹은 상기 제 2바이어스 신호중 어느 하나를 선택하므로써 선택된 바이어스 신호를 발생하는 단계, 위상 편차 신호에 응답하여 복원된 클럭 신호를 발생하는 단계로서, 상기 복원된 클럭신호의 중심 주파수가 위상 편차 신호의 크기의 함수인 단계, 및 상기 선택된 바이어스 신호를 외부 발생 디지탈 편차 워드를 사용하여 변경하여 상기 위상 편차 신호를 발생하는 단계를 포함하고, 상기 복원된 클럭 신호의 중심 주파수는 주로 상기 선택된 바이어스 신호에 의해 결정되고, 상기 복원된 클럭신호는, 상기 입력 데이터 신호로부터 디지탈 신호 프로세서에 의하여 추출된 타이밍 데이터에 동기될 수 있고, 상기 디지탈 신호 프로세서는 상기 타이밍 데이터와 상기 복원된 클럭 신호 사이의 위상 차에 응답하여 디지탈 편차 워드를 발생하며, 그에 따라 상기 복원된 클럭신호의 위상은 상기 복원된 클럭 신호와 상기 데이터 사이의 어떠한 위상 차도 감소시키도록 조정되는 것을 특징으로 하는 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭 신호를 발생하는 방법.
  12. (정정) 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭 신호를 발생하는 위상 동기 루프 회로에 있어서, 외부 발생 제 1클럭신호의 제 1주파수의 함수인 크기를 갖는 제 1바이어스 신호를 발생하는 제 1바이어스 PLL, 외부 발생 제 2클럭신호의 제 2주파수의 함수인 크기를 갖는 제 2바이어스 신호를 발생하는 제 2바이어스 PLL, 외부 발생 선택 신호에 응답하여 상기 제 l바이어스 신호 혹은 상기 제 2바이어스 신호 중 어느 하나를 선택하므로써 선택된 바이어스 신호를 발생하는 멀티플렉서, 디지탈 신호 프로세서(DSP)에서 발생된 재시작 신호와 위상 편차 신호에 응답하여 복원된 클럭신호를 발생하는 주 제어 발진기로서, 상기 복원된 클럭신호의 중심 주파수가 상기 위상 편차 신호의 크기의 함수인 주 제어 발진기, 및 상기 선택된 바이어스 신호를 외부 발생 디지탈 편차 워드를 사용하여 변경하여 상기 위상 편차 신호를 발생하는 디지탈/아날로그 변환기를 포함하고 상기 복원된 클럭 신호의 중심 주파수는 주로 상기 선택된 바이어스 신호에 의해 결정되고, 상기 복원된 클럭신호는 입력 데이터 신호로부터 디지탈 신호 프로세서에 의하여 추출된 타이밍 데이터에 동기될 수 있고, 상기 디지탈 신호 프로세서는 상기 입력 데이터 신호가 수신될 때 재시작 신호를 발생하고 상기 복원된 클럭신호와 상기 데이터 사이의 위상차에 응답하여 상기 디지탈 편차 워드를 발생하며, 그에 따라 상기 복원된 클럭신호의 위상은 상기 복원된 클럭신호와 상기 데이터 사이의 어떠한 위상차도 감소시키도록 조정되는 것을 특징으로 하는 복수개의 선택 가능한 중심 주파수를 갖는 복원된 클럭 신호를 발생하는 위상 동기 루프회로.
  13. (정정) 제 12항에 있어서, 상기 제 1바이어스 PLL은 상기 제 1바이어스 신호에 응답하여 제 1국부 클럭신호를 발생하는 제 1제어 발진기, 및 상기 제 1국부 클럭신호의 위상을 상기 외부 발생 제 1클럭 신호의 위상과 비교하고 그에 응답하여 제 1바이어스 신호를 발생하는 제 1 위상 검출기를 포함하고, 상기 제 1국부 클럭신호의 위상은 상기 제 1바이어스 신호에 의해 조정되어 상기 제 1국부 클럭신호의 위상과 상기 외부 발생 제 1클럭 신호의 위상 사이의 어떠한 위상 차도 감소시키고 상기 제 1국부 클럭신호의 위상이 상기 외부 발생 제 1 클럭 신호의 위상과 실질적으로 일치할 때, 상기 제 1바이어스 신호는 상기 제 1 제어 발진기 혹은 실질적으로 동일한 제어발진기를 구동하여 상기 제 1주파수의 상기 제 1국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  14. (정정) 제 13항에 있어서, 상기 제 2바이어스 PLL은 상기 제 2바이어스 신호에 응답하여 제 2국부 클럭 신호를 발생하는 제 2제어 발진기, 및 상기 제 2국부 클럭신호의 위상을 상기 외부 발생 제 2클럭 신호의 위상과 비교하고 그에 응답하여 제 2바이어스 신호를 발생하는 제 2 위상 검출기를 포함하고, 상기 제 2국부 클럭 신호의 위상은 상기 제 2바이어스 신호에 의해 조정되어 상기 제 2국부 클럭 신호의 위상과 상기 외부 발생 제 2클럭 신호의 위상 사이의 어떠한 위상 차도 감소시키고, 상기 제 2국부 클럭 신호의 위상이 상기 외부 발생 제 2클럭 신호의 위상과 실질적으로 일치할 때, 상기 제 2바이어스 신호는 상기 제 2 제어 발진기 혹은 실질적으로 동일한 제어 발진기를 구동하여 상기 제 2주파수의 상기 제 2국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  15. (정정) 제 14항에 있어서, 상기 주 제어 발진기, 상기 제 1제어발진기, 및 상기 제 2 제어발진기는 실질적으로 동일하게 형성되는 것을 특징으로 하는 위상 동기 루프 회로.
  16. (정정) 제 15항에 있어서, 상기 주 제어발진기, 상기 제 1제어발진기, 및 상기 제 2제어발진기는 전류 제어 발진기인 것을 특징으로 하는 위상 동기 루프 회로.
  17. (정정) 제 15항에 있어서, 상기 주 제어 발진기, 상기 제 1제어발진기, 및 상기 제 2제어 발진기는 전압 제어 발진기인 것을 특징으로 하는 위상 동기 루프 회로.
  18. (정정) 제 13항에 있어서, 상기 제 2바이어스 PLL은 상기 제 2바이어스 신호에 응답하여 제 2국부 클럭신호를 발생하는 제 2제어발진기, 외부 발생 N 분주 신호에 응답하여 상기 제 2국부 클럭신호의 주파수를 분주하여 분주된 제 2국부 클럭 신호를 생성하는 N 분주부, 외부 발생 M 분주 신호에 응답하여 상기 외부 발생 제 2클럭 신호의 주파수를 분주하여 분주된 제 2클럭신호를 생성하는 M 분주부, 및 상기 분주된 제 2국부 클럭신호의 위상과 상기 외부 발생 분주된 제 2클럭 신호의 위상을 비교하고 그에 응답하여 상기 제 2바이어스 신호를 발생하는 제 2위상 검출기를 포함하며, 상기 제 2국부 클럭 신호의 위상이 상기 제 2바이어스 신호에 의해 조정되어 상기 분주된 제 2국부 클럭신호의 위상과 외부 발섕 분주된 제 2클럭 신호의 위상 사이에 어떠한 위상차도 감소시키고, 상기 분주된 제 2국부 클럭 신호의 위상이 외부 발생 분주된 제 2클럭신호의 위상과 실질적으로 일치할 때, 상기 제 2바이어스 신호는 상기 제 2제어발진기 혹은 실질적으로 동일한 제어발진기를 구동하여 상기 분주된 제 2국부 클럭신호 및 상기 의부 발생 분주된 제 2클럭 신호의 값들에 의해 정의된 합성 주파수의 상기 제 2국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
  19. (정정) 제 13항에 있어서, 상기 제 2바이어스 PLL은 대응하는 복수개의 외부 발생 제 2클럭 신호에 응답하여 복수개의 제 2바이어스 신호를 발생하는 것을 특징으로 하는 위상 동기 루프 회로.
  20. (정정) 제 12항에 있어서, 상기 위상 편차 신호는 상기 선택된 바이어스 신호를 상기 디지탈 편차 워드의 값으로 승산하는 것에 의해 발생되는 것을 특징으로 하는 위상 동기 루프 회로.
  21. (정정) 제 12항에 있어서, 상기 디지탈 편차 워드의 값은 오프셋 값을 포함하는 것을 특징으로 하는 위상 동기 루프 회로.
  22. (정정) 제 1항에 있어서, 상기 주 제어 발진기 수단은 상기 위상 편차 신호 및 DSP에서 발생된 재시작 신호 모두에 응답하여 복원된 클럭 신호를 발생하는 것을 특징으로 하는 위상 동기 루프 회로.
  23. (정정) 제 12항에 있어서, 상기 제 1바이어스 PLL은 상기 제 1바이어스 신호에 응답하여 제 1국부 클럭 신호를 발생하는 제 1제어발진기, 외부 발생 N 분주신호에 응답하여 상기 제 1국부 클럭신호의 주파수를 분주하여 분주된 제 1국부 클럭 신호를 생성하는 N 분주부, 외부 발생 M 분주신호에 응답하여 상기 외부 발생 제 1 클럭 신호의 주파수를 분주하여 분주된 제 1 클럭 신호를 생성하는 M 분주부, 및 상기 분주된 제 1국부 클럭신호의 위상과 상기 외부 발생 분주된 제 1클럭신호의 위상을 비교하고 그에 응답하여 상기 제 1바이어스 신호를 발생하는 제 1위상 검출기를 포함하며, 상기 제 1국부 클럭신호의 위상이 상기 제 1바이어스 신호에 의해 조정되어 상기 분주된 제 1국부 클럭 신호의 위상과 상기 외부 발생 분주된 제 1클럭신호의 위상 사이의 어떠한 위상 차도 감소시키고, 상기 분주된 제 1국부 클럭신호의 위상이 외부 발생 분주된 제 1클럭신호의 위상과 실질적으로 일치할 때, 상기 제 1바이어스 신호는 상기 제 1제어 발진기 혹은 실질적으로 동일한 제어 발진기를 구동하여 상기 분주된 제 1국부 클럭신호 및 상기 외부 발생 분주된 제 1클럭 신호의 값들에 의해 정의된 합성 주파수의 상기 제 1국부 클럭 신호를 생성하는 것을 특징으로 하는 위상 동기 루프 회로.
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