JPH02244820A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH02244820A
JPH02244820A JP1064197A JP6419789A JPH02244820A JP H02244820 A JPH02244820 A JP H02244820A JP 1064197 A JP1064197 A JP 1064197A JP 6419789 A JP6419789 A JP 6419789A JP H02244820 A JPH02244820 A JP H02244820A
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frequency
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Takashi Ooya
隆士 太矢
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Oki Electric Industry Co Ltd
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信装置等に用いられるＰＬＬ　（フェイズ・
・ロックド・ループ）回路において、特に半導体集積化
等に適したＰＬＬ回路に関するものである。
（従来の技術） 従来、この様な分野の技術としては、アイ・イー・イー
・イー　シアーナル　オブ　ソリッド・ステイｌ−サー
キッツ　（ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　　ｏｆ　　
　５ｏｌｉｄ−８ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ）、５
Ｃ−１４，［６］　’（１９７９−１２）、（米）　、
　Ｒ，Ｃｏｒｄｅ　１１．　Ｊ、　Ｂ、　Ｆｏｒｎｅｒ
ｙ、Ｎ、Ｄｕｎｎ、’ア　ヒフティメガ　ヘルツ　フェ
イズ・アンド　フリクエンシイロックド　ルーフ責Ａ　
　５０　　ＭＨｚ　　Ｐｈａｓｅ−ａｎｄ　　Ｆｒｅｑ
ｕｅｎｃｙ−Ｌｏｃｋｅｄ　　ＬＯＯＰ）ＪＰ、１００
３−１０１０に記載されるものがあった。以下、その構
成を図を用いて説明する。
第２図は従来のＰＬＬ回路の一構成例を示す構成図であ
る。このＰＬＬ回路は集積回路で構成されるもので、入
力信号Ｖｉ用の入力端子１を備え、その入力端子１には
位相比較器２および周波数差検出器３を介して信号加算
器４が接続されている。位相比較器２は入力信号Ｖｉの
位相と発振信号Ｓ６の位相との位相差を検出し、位相差
信号Ｓ２を送出する回路、周波数差検出器３は入力信号
Ｖｉの周波数と発振信号Ｓ６の周波数との周波数差を検
出し周波数差信号Ｓ３を出力する回路である。また信号
加算器４は、位相差信号ｓ２と周波数差信号Ｓ３とを加
算し、その加算信号Ｓ４をループフィルタ５へ出力する
回路である。ループフィルタ５は、加算信号Ｓ４の高周
波成分を除去して低周波の制御信号Ｓ５を出力する回路
であり、その出力側には電圧制御発振器（以下、ＶＣＯ
という）６が接続されている。このＶＣＯ６は制御信号
Ｓ５に応じた発振周波数の発振信号Ｓ６を出力する回路
であり、その出力　側には位相比較器２及び周波数差検
出器３がそれぞれ接続されている。
ここで、位相比較器２、信号加算器４、ループフィルタ
５及びＶＣＯ６とで形成される位相同期ループＲはそれ
ぞれの回路構成の種類あるいはループフィルタ５の時定
数等により定められるキャプチャレンジ（位相同期ルー
プＲに補足されうる入力信号Ｖｉの周波数範囲）ΔＦを
有している。
次に、このＰＬＬ回路の動作を説明する。
まず、このＰＬＬ回路に入力信号Ｖｉが入力してないと
き、位相差信号Ｓ２はゼロであり、ＶＣＯ６は独自の発
振周波数（自走周波数）で発振している。いま、入力信
号Ｖｉの周波数がキャプチャレンジΔＦの外に離れてい
るとすると、周波数差検出器３は周波数差信号Ｓ３を出
力する。その周波数差信号Ｓ３は信号加算器４およびル
ープフィルタ５を介して制御信号Ｓ５の形でＶＣＯ６に
入力するので、ＶＣＯ６の発振周波数は入力信号Ｖｉの
周波数に近づく。すると、周波数差検出器３は周波数差
信号Ｓ３を出力しなくなるとともに、位相比較器２から
は位相差信号Ｓ２が出力される。この位相差信号Ｓ２は
信号加算器４及びループフィルタ５を介して制御信号Ｓ
５の形でＶＣＯ６に入力され、ＶＣＯ６の出力信号Ｖｏ
の位相と入力信号Ｖｉの位相とを一定に保つ。
この第２図のＰＬＬ回路は、クロック信号抽出用等とし
て用いられ、雑音成分を含んだ入力信号Ｖｉの中から所
望の周波数成分だけを抽出する機能を有している。
例えば、このＰＬＬ回路を雑音フィルタとして用いる場
合、雑音帯域幅を考慮する必要があるが、雑音帯域幅は
通常、周波数と減衰量との関係において、最大減衰量か
ら減衰量３ｄＢを落とした周波数帯域を示すものである
。この雑音帯域幅はＰＬＬ回路のフィルタとしての機能
を高めるなめ、ループフィルタ５の時定数を大きくする
ことで狭く設定する必要があり、そのためループフィル
タ５の時定数等で決定されるキャプチャレンジも狭くな
る。
第２図のＰＬＬ回路は位相同期ループＲだけで形成され
る通常のＰＬＬ回路に周波数差検出器３を設けることに
よってキャプチャレンジを広げ、その分、周波数範囲の
広い入力信号ｖｉを入力できるようにしている。
（発明が解決しようとする課題） しかしながら、上記構成のＰＬＬ回路でも、そのキャプ
チャレンジは数パーセント程度であり、このＰＬＬ回路
を動作させるためにはＶＣＯ６の自走周波数をそのキャ
プチャレンジ内に設定する必要があり、ＶＣＯ６の高精
度化が要求される。
そのため、ＶＣＯ６は集積回路化に適した構造簡単で安
価な７００回路だけでは構成できず、外付は部品として
コイル、コンデンサ等の回路素子が必要であった。これ
により、回路構成素子数及び回路形成面積が増加して、
動作速度の高速化が阻害されるとともに、コスト高二な
るという問題があり、それを解決することが困難であっ
た。
本発明は前期従来技術が持っていた課題として、回路構
成素子数の増加、回路形成面積が増大、動作速度の高速
化のが阻害、および高コスト等の点について解決しなＰ
ＬＬ回路を提供するものである。
（課題を解決するための手段） 第１の発明では、前記課題を解決するために、入力信号
と第１の帰還信号との位相差を検出しその位相差に応じ
た第１の位相差信号を出力する第１の位相比較器と、前
記第１の位相差信号の高周波成分を除去する第１のルー
プフィルタと、前記第１のループフィルタの出力に応じ
た周波数で発振して前記第１め帰還信号を出力する第１
の可変周波数発振器とを備えたＰＬＬ回路において、基
準信号と第２の帰還／３号との位相差を検出しその位相
差に応じた第２の位相差信号を出力する第２の位相比較
器と、前記第２の位相差信号の高周波成分を除去する第
２のループフィルタと、前記第１の可変周波数発振器と
同一の特性を有し前記第２のループフィルタの出力に応
じた周波数で発振して前記第１の帰還信号を出力する第
２の可変周波数発振器と、前記第１および第２のループ
フィルタの出力を加算してその加算結果を前記第１の可
変周波数発振装器に入力する信号加算回路とを設けたも
のである。
第２の発明は、前記第１の発明において、前記第２の帰
還信号を分周して、前記第２の位相比較器に与える分周
器を設けたものである。
（作用） 第１の発明によれば、以上のようにＰＬＬ回路を構成し
たので、第２の位相比較器は基準信号と第２の帰還信号
を入力し、両信号の位相差を検出しその位相差に応じた
第２の位相差信号を第２のループフィルタに出力する。
第２のループフィルタは前記第２の位相差信号の高周波
成分を除去し低周波信号を第２の可変周波数発振器に出
力する。
この第２の可変周波数発振器は前記第２のループフィル
タの出力により制御され、その発振周波数を基準信号の
周波数に一致させるように働く。信号加算回路は第１お
よび第２のループフィルタの出力を加算してその加算さ
れた信号を第１の可変周波数発振装器に入力し、第１の
可変周波数発振器を制御するように働く。
第２の発明の分周器では、基準信号の周波数を設定され
た分周比に応じて変化させる。
したがって、前記課題を解決できるのである。
（実施例） 第１図は本発明の第１の実施例を示すＰＬＬ回路の構成
図である。
このＰＬＬ回路は、第１および第２の位相同期ループ１
０．２０とを備え、それらが例えば半導体集積回路で構
成されている。第１の位相同期ループ１０は入力信号Ｖ
ｉ用の入力端子１１を有し、その入力端子１１と第１の
帰還信号ＦＢＩとが位相比較器１２に接続されている。
位相比較器１２は、入力信号Ｖｔと第１の帰還信号ＦＢ
Ｉとの位相差を比較し、それに応じた第１の位相差信号
Ｓ１２を出力する回路であり、その出力側には高周波成
分を除去するルーズフィルタ１３が接続されている。さ
らにループフィルタ１３の出力８１３には信号加算回路
１４、および可変周波数発振器、例えばＶＣＯ１５が縦
続接続されている。
ＶＣＯ１５の出力側には、出力信号Ｖｏ用の出力端子１
５が接続されるとともに、位相比較器１２がフィードバ
ック接続されている。
信号加算回路１４は、ループフィルタ１３の出力８１３
と第２の位相同期ループ２０からの出力８２３とを加算
しその加算結果をＶＣＯ１５に与える回路である。ＶＣ
Ｏ１５は、信号加算回路１４の出力に応じた周波数で発
振し第１の帰還信号ＦＢＩを生成して、それを出力端子
１５および位相比較器１２に出力する回路である。
また、第２の位相同期ループ２０は基準信号Ｖｒ用の入
力端子２１を有し、その入力端子２１と第２の帰還信号
ＦＢ２とが位相比較器２２に接続されている。この位相
比較器２２は、第１の位相同期ループ１０の位相比較器
１２と同様に基準信号Ｖｒと第２の帰還信号ＦＢ２との
位相差を比較してそれに応じた第２の位相差信号Ｓ２２
を出力する回路であり、その出力側にはループフィルタ
２３が接続されている。ループフィルタ２３は、第２の
位相差信号Ｓ２の高周波成分を除去し、基準信号Ｖｒと
第２の帰還信号ＦＢ２との位相差あるいは周波数差に応
じた低周波の出力８２３を出力する回路であり、その出
力８２３が信号加算回路１４に接続されるとともに、Ｖ
ＣＯ２５を介して位相比較器２２にフィードバック接続
されている。
ＶＣＯ２５は、第１の位相同期ループ１０の■Ｃ０１５
に対しである精度Ｅで同一の特性を持ち、ループフィル
タ２３の出力３２３に応じた周波数で発振して第２の帰
還信号ＦＢ２を生成し、その第２の帰還信号ＦＢ２を位
相比較器２２にフィードバック供給する回路である。
次に、このＰＬＬ回路の動作について説明する。
まず、入力端子２１に、ある基準周波数の基準信号Ｖｒ
が加えられると、その基準周波数は位相比較器２２によ
り第２の帰還信号ＦＢ２の周波数と位相比較され、その
位相比較器２２から位相差信号Ｓ２２が出力される。こ
の位相差信号Ｓ２２はループフィルタ２３で高周波成分
を除去され、その出力３２３がＶＣＯ２５に入力される
。ＶＣ０２５が第２の帰還信号ドＢ２を出力することに
より、第２の帰還信号ＦＢ２の周波数および位相が基準
信号Ｖｒの周波数および位相と同一になり、この位相同
期ループ２０がロックされる。
いま、位相同期ループ２０がロックされている状態で、
入力端子１１に入力信号Ｖｉが加えられると、その入力
信号Ｖｉの周波数が第１の帰還信号ＦＢＩの周波数と大
きく隔たっているとき、位相比較器１２が働かず位相差
信号Ｓ１２はゼロとなり、出力８１３もゼロになる。す
るとＶＣＯ１５にはループフィルタ２３の出力８２３が
そのまま入力されるなめ、第１の帰還信号ＦＢＩの周波
数と第２の帰還信号ＦＢ２の周波数とは精度Ｅで同一と
なる。また、第２の帰還信号ＦＢ２の周波数と基準周波
数とは同一であるので、第１の帰還信号ＦＢＩの周波数
と基準周波数とは精度Ｅで同一となる。
ここで、入力信号Ｖｉの周波数がＶＣＯ１５の発振周波
数に近づくと、ループフィルタ１３には位相差に応じた
出力１３が出力され、その出力１３が信号加算器１４を
経てＶＣＯ１５に加えられることにより、出力信号Ｖｏ
の位相は入力信号Ｖｉの位相と一致し、位相同期ループ
１０がロックする。このようにして、第１図の回路は入
力端子１１を入力とし、出力端子１６を出力とするＰＬ
Ｌ回路として動作し、その自走周波数は基準周波数で決
定される。
本実施例では、次のような利点を有している。
（ａ）　　第２の位相同期ループ２０のキャプチャレン
ジおよび雑音帯域幅は、位相比較器２２、ループフィル
タ２３およびＶＣＯ２５の回路構成と定数（例えば、ル
ープフィルタ２３の時定数）によって設定できるので、
例えば、ループフィルタ２３の時定数を小さくしてキャ
プチャレンジを広く設定すれば、発振周波数の変動幅が
大きく精度の悪い■ＣＯをＶＣＯ２５として用いても、
それだけ広い周波数範囲の基準信号Ｖｒにロックするこ
とができる。
なお、一般にキャプチャレンジを広く設定すると、雑音
帯域幅が広くなってＰＬＬ回路のフィルタとしての精度
が低下するが、基準信号Ｖｒとし、て雑音成分の少ない
ものを用いれば問題は生じない。
（ｂ）　　第１の位相同期ループ１０のキャプチャレン
ジおよび雑音帯域幅も同様に、位相比較器１゜２、ルー
プフィルタ１３およびＶＣＯ１５の回路構成と定数によ
って設定でき、雑音帯域幅を小さく設定することにより
、特定の周波数成分だけを取り出せる狭帯域特性を実現
できる。ところで、位相同期ループ１０の雑音帯域幅を
小さく設定すると位相同期ループ１０のキャプチャレン
ジも侠くなり、そのため所望の周波数成分に対してロッ
クできなくなる虞があるが、ＶＣＯ１５の発振周波数は
基準周波数によって設定できるので、適切な基準信号を
入力させれば問題は生じない。
第３図は第１図のＰ　Ｌ　Ｌ回路の一構成例を示す図で
あり、第１図中の要素と同一の要素には同一の符号が付
されている。
位相比較器１２はイクスクルーシブオアゲート（以下、
ＥＯＲゲートという）１２ａで構成され、その出力側に
接続されたループフィルタ１３が抵抗１３ａおよびコン
デンサ１３ｂ″Ｃ′格成されている。信号加算回路１４
はループフィルタ１３，２３の各出力側に接続された抵
抗１４ｃ、１４ｄを有し、その出力側には演算増幅器１
４ａ、１４ｂ、および抵抗１４ｄ、１４ｅ、１４ｆ、１
４ｇとを有し、ＶＣＯ１５の抵抗１５ｊが接続されてい
る。ＶＣＯ１５はマルチバイブレータ型■ＣＯで構成さ
れ、抵抗１５ｊ、ｎｐｎトランジスタ１５ａ、１５ｂ、
１５ｃ、１５ｄ、抵抗１５ｅ、１５ｈ、ダイオード１５
ｆ、１５ｇ、コンデンサ１５１と、定電流源用のｎｐｎ
）−ランジスタ１５Ｍ、１５ｍ、１５ｎ、１５Ｐ、ダイ
オード１５にと、出力増幅用のバッファアンプ１５ｑと
を有している。そののバッファアンプ１５ｑの出力側に
は出力信号Ｖｏ用の出力端子１６と帰還信号ＦＢＩが接
続されている。
また、第２の位相同期ループ２０の位相比較器２２は、
ＥＯＲゲート２２ａで構成され、その出力側に接続され
たループフィルタ２３は抵抗２３ａ、コンデンサ２３ｂ
″Ｃ′楕成されている。その出力側にはマルチバイブレ
ータ型ＶＣＯ２５の抵抗２５ｊが接続されている。ＶＣ
Ｏ２５はＶＣＯＩ５と精度Ｅで同一の特性を持ち、ｎｐ
ｎトランジスタ２５ａ、２５ｂ、２５ｃ、２５ｄ、抵抗
２５ｅ、２５ｈ、ダイオード２５ｆ、２５ｇ、コンデン
サ２５ｉと、定電流源用のｎｐｎトランジスタ２’ｄ　
、２５ｍ、２５ｎ、２５ｐ、ダイオード２５ｋ、抵抗２
５ｊと、出力増幅用のバッファアンプ２５ｑとを有し、
そのバッファアンプ２５ｑが帰還信号ＦＢ２に接続され
ている。このＰＬＬ回路は次のような動作をする。
まず、入力端子２１にある基準周波数の基準信号Ｖｒが
加えられると、位相比較器２２のＦＯＲ２２ａにより第
２の帰還信号ＦＢ２と比較され、両信号Ｖｒ、ＦＢ２が
一致しているときは低レベルの位相差信号Ｓ２２が出力
され、一致していないときは、高レベルの位相差信号Ｓ
２２が出力される。この位相差信号Ｓ２２はループフィ
ルタ２３を介して出力８２３の形でＶＣＯ２５に入力す
る。３２３の電圧がＶＣＯ２５の抵抗２５ｊに印加され
ると、ｎｐｎトランジスタ２’ｄ　、２５ｍ。
２５ｎ、２５ρのコレクター電流が変化するとともに、
コンデンサ２５ｉの充放電、ｎｐｎトランジスタ２５ｃ
、２５ｄのスイッチング動作等によりＶＣＯ２５は発振
し、第２の帰還信号ＦＢ２を出力する。
また、入力端子２１にある基準周波数の基準信号Ｖｒが
加えられると、位相比較器１２のＥＯＲ１２ａにより第
２の帰還信号ＦＢ２と比較され、両信号Ｖｉ、ＦＢＩが
一致しているときは低レベルの位相差信号Ｓ１２が出力
され、一致していないときは、高レベルの位相差信号Ｓ
Ｌ２が出力される。この位相差信号ＳＬ２はループフィ
ルタ１３を介して出力８１３の形で信号加算回路１４に
入力する。信号加算回路１４ではループフィルタ１３．
２３の各出力電圧を抵抗１４ｃ、１４ｄを介して演算増
幅器１４ａ、１４ｂによって加算する。その加算電圧は
ＶＣＯ１５の抵抗１５ｊに印加されると、ＶＣＯ１５は
ＶＣＯ２５と同様の動作により発振する。
次のような利点を有している。
ＶＣＯ１５およびＶＣ０２５Ｇ、ｉ例えば、半導体集積
回路の同一チップ上に構成することにより両者の特性の
相対精度を容易に高めることができ、他の回路構成要素
も容易に集積化できるので、部品点数としては集積回路
チップを単一とすることが可能となる。
第４図は本発明の第２の実施例のＰＬＬ回路の回路図で
あり、第１図中の要素と同一の要素には同一の符号が付
されている。このＰＬＬ回路では第１図の第２の位相同
期ループ２０回路において、ＶＣＯ２５の出力側と位相
比較器２２の入力側との間に、分周器２６を設けている
。
帰還信号ＦＢ２が分周器２６に入力すると、前もって分
周器２６に設定されている分周比に応じて帰還信号ＦＢ
２の周波数が変わる。その分周器２６の出力８２６は位
相比較器２２の入力側に入力し、位相比較器２２により
基準信号Ｖｒ−と位相比較され、その後は第１の実施例
と同様の動作を行う。
第１図のＰＬＬ回路では、例えばある周波数の出力信号
Ｖｏを取り出したい場合、基準信号Ｖｒの基準周波数は
、出力信号Ｖｏの周波数と同一に設定する必要がある。
そのなめ周波数の種類によっては、外部に基準周波数用
の発振回路を設ける必要もあった。ところが、本実施例
では第１図のＰＬＬ回路に分周器２６を設けたので、前
もって分周器２６に設定されている分周比に応じた基準
周波数でよく、集積回路の内の発振回路を用いることも
でき、基準周波数の利用度が高まるとともに基準周波数
の幅広い設定が可能となる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
（ａ）　　上記の実施例では可変周波数発振器としてＶ
ＣＯＬ５．２５を用いたが、電流制御型発振器を用いて
もよい。
（ｂ）　　第３図の回路中の位相比較器１２．２２には
例えば、平衡チョッパ型回路、或いは平衡変調回路、フ
リップフロップによる位相比較回路、位相周波数比較器
など等を用いてもよい。
（ｃ）　　第３図の回路中の分周器２６に可変分周器を
用いてもよい。その場合、基準周波数の設定が容易にな
る。
〈発明の効果） 以上詳細に説明したように、第１の発明によれば、同一
の特性を持つ可変周波数発振器を用いて複数の位相同期
ループを設け、一方の位相同期ループによって発生した
ループフィルタの出力信号を他方の位相同期ループの制
御に用いるようにしなので、部品点数が少ない集積化に
適した可変周波数発振器を用いることができる。そのた
め、ＰＬＬ回路を単一の集積回路チップ等で実現でき、
回路構成の簡素化による動作速度の高速化、高信頼性、
低コスト化が可能となる。
第２の発明のＰＬＬ回路では、基準周波数が分周器の分
周比に応じた周波数で設定できるので、基準周波数の幅
広い設定が可能となる。、
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すＰＬＬ回路の構成
図、第２図は従来のＰＬＬ回路の構成図、第３図は第１
図の構成例を示す回路図、第４図は本発明の第２の実施
例を示ずＰＬＩ−回路の構成図である。 １−０・・・・・・第１の位相同期ループ、ＬＬ、２１
−１゜・・・入力端子、１２．２２・・・・・・位相比
較器、１３゜２３・・・・・・ループフィルタ、１４・
・・・・・信号加算回路、１５．２５・・・・・・ＶＣ
Ｏ１１６・・・・・・出力端子、２０・・・・・・第２
の位相同期ループ、Ｖｉ・・・・・・入力信号、ＶＯ・
・・・・・出力信号、Ｖｒ・・・・・・基準信号、ＦＢ
ｌ・・・・・・第１の帰還信号、ＦＢ２・・・・・・第
２の帰還信号。

Claims (1)

  1. 【特許請求の範囲】 １、入力信号と第１の帰還信号との位相差を検出しその
    位相差に応じた第１の位相差信号を出力する第１の位相
    比較器と、 前記第１の位相差信号の高周波成分を除去する第１のル
    ープフィルタと、 前記第１のループフィルタの出力に応じた周波数で発振
    して前記第１の帰還信号を出力する第１の可変周波数発
    振器とを備えたＰＬＬ回路において、 基準信号と第２の帰還信号との位相差を検出しその位相
    差に応じた第２の位相差信号を出力する第２の位相比較
    器と、 前記第２の位相差信号の高周波成分を除去する第２のル
    ープフィルタと、 前記第１の可変周波数発振器と同一の特性を有し前記第
    ２のループフィルタの出力に応じた周波数で発振して前
    記第２の帰還信号を出力する第２の可変周波数発振器と
    、 前記第１および第２のループフィルタの出力を加算して
    その加算結果を前記第１の可変周波数発振装器に入力す
    る信号加算回路とを設けたことを特徴とするＰＬＬ回路
    。 ２、請求項１記載のＰＬＬ回路において、 前記第２の帰還信号を分周して、前記第２の位相比較器
    に与える分周器を設けたことを特徴とするＰＬＬ回路。
JP1064197A 1989-03-16 1989-03-16 Ｐｌｌ回路 Pending JPH02244820A (ja)

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