KR20210102252A - 직접 피드포워드 회로를 갖는 위상 고정 루프(pll) - Google Patents

직접 피드포워드 회로를 갖는 위상 고정 루프(pll) Download PDF

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Abstract

위상 고정 루프(PLL) 디바이스(102A)는: 1) 피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 출력하도록 구성된 검출기(104A); 2) 검출기(104A)에 결합되고 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성된 차지 펌프(106A); 3) 피드백 경로(202), 입력 노드(109A), 참조 노드(111A) 및 출력 노드를 갖는 적분기(108A) -입력 노드(109A)는 차지 펌프(106A)에 결합되고 차지 펌프 신호를 수신함-; 4) 저항을 통해 적분기(108A)의 출력 노드에 결합된 전압 제어 발진기(112A); 및 5) 검출기(104)에 직접 결합되고 VCO(112A)에 의해 수신되는 전압 레벨을 정정하기 위해 에러 신호의 평균 버전을 적용하도록 구성되는 피드포워드 회로(110A)를 포함한다.

Description

직접 피드포워드 회로를 갖는 위상 고정 루프(PLL)
위상 고정 루프들(PLL)은 2개의 입력 신호들 사이의 위상차에 기초하여 출력 신호를 제공하는 데 사용되는 제어 회로들이다. 예시적인 PLL 토폴로지는 위상 검출기, 차지 펌프, 루프 필터, 및 전압 제어 발진기(VCO)를 포함한다. PLL들의 예시적인 사용들은 신호 복조, 잡음 통신 채널로부터의 신호 복구, 입력 주파수에 기초한 주파수 합성, 및 정밀하게 타이밍된 클럭 펄스들의 분배를 포함한다. PLL들을 사용하는 예시적인 시스템들은 라디오 시스템들, 통신 시스템들 및/또는 컴퓨터 시스템들을 포함한다.
PLL들은 불완전한 제어 회로이며, 위상 잡음 형태의 부정확성은 진행중인 문제이다. 위상 잡음은 전압 제어 발진기, 차지 펌프 및/또는 루프 필터와 같은 PLL 컴포넌트들에서의 결함들로 인해 발생한다. PLL들을 소형화하기 위한 노력은 위상 잡음을 증가시키는 것으로 밝혀졌다. PLL 설계 및 성능을 개선하기 위한 노력이 진행되고 있다.
본 개시의 적어도 하나의 예에 따르면, 위상 고정 루프(PLL) 디바이스는 피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 출력하도록 구성된 검출기를 포함한다. PLL 디바이스는 또한 검출기에 결합되고 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성되는 차지 펌프를 포함한다. PLL 디바이스는 또한 피드백 경로, 입력 노드, 참조 노드 및 출력 노드를 갖는 적분기를 포함하고, 여기서 입력 노드는 차지 펌프에 결합되고 차지 펌프 신호를 수신한다. PLL 디바이스는 또한 저항을 통해 적분기의 출력 노드에 결합된 전압 제어 발진기(VCO)를 포함한다. PLL 디바이스는 또한 검출기에 직접 결합되고 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 에러 신호의 평균 버전(averaged version)을 적용하도록 구성되는 피드포워드 회로를 포함한다.
본 개시의 적어도 하나의 예에 따르면, 장치는 클럭 신호에 기초하여 동작하도록 구성된 회로를 포함한다. 장치는 또한 참조 클럭 신호에 기초하여 클럭 신호를 조정하도록 구성된 위상 고정 루프를 포함한다. PLL은 피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 출력하도록 구성된 검출기를 포함한다. PLL은 또한 검출기에 결합되고 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성되는 차지 펌프를 포함한다. PLL은 또한 피드백 경로, 입력 노드, 참조 노드 및 출력 노드를 갖는 적분기를 포함하고, 여기서 입력 노드는 차지 펌프에 결합되고 차지 펌프 신호를 수신한다. PLL은 또한 저항을 통해 적분기의 출력 노드에 결합된 VCO를 포함하고, 여기서 VCO는 적분기의 출력에 기초하여 클럭 신호의 위상을 조정하도록 구성된다. PLL은 또한 검출기에 직접 결합되고 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 에러 신호의 평균 버전을 적용하도록 구성되는 피드포워드 회로를 포함한다.
본 개시의 적어도 하나의 예에 따르면, PLL 방법은 검출기에 의해, 피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 검출하는 단계를 포함한다. 방법은 또한 에러 신호에 기초하여 차지 펌프 출력을 조정하는 단계를 포함한다. 방법은 또한, 적분기에 의해, 시간의 함수로서 차지 펌프 출력을 적분하는 단계를 포함한다. 방법은 또한 적분된 차지 펌프 출력을 전압 신호로 변환하는 단계를 포함한다. 방법은 또한 검출기에 직접 결합된 피드포워드 회로를 사용하여 전압 신호에 정정을 적용하는 단계를 포함한다. 방법은 또한 정정된 전압 신호에 기초한 위상을 갖는 출력 신호를 제공하기 위해, 전압 제어 발진기에 의해, 정정된 전압 신호를 사용하는 단계를 포함한다.
다양한 예들의 상세한 설명을 위해, 첨부 도면들에 대한 참조가 이제 이루어질 것이다:
도 1은 다양한 예들에 따른 전자 디바이스를 예시하는 블록도이다.
도 2는 다양한 예들에 따른 위상 고정 루프(PLL) 회로를 예시하는 개략도이다.
도 3은 다양한 예들에 따른 다른 PLL 회로를 예시하는 개략도이다.
도 4는 다양한 예들에 따른 모델링된 컴포넌트들을 갖는 PLL 회로를 예시하는 블록도이다.
도 5는 다양한 예들에 따른 다양한 PLL 회로들에 대해 주파수의 함수로서 위상 잡음을 예시하는 그래프이다.
도 6은 다양한 예들에 따른 PLL 방법을 나타내는 플로우차트이다.
위상 잡음을 감소시키기 위한 직접 피드포워드 회로를 수반하는 위상 고정 루프(PLL) 회로들, 디바이스들 및 방법들이 본 명세서에 개시된다. 본 명세서에서 사용되는 바와 같이, "직접 피드포워드 회로"는 PLL 회로의 위상 검출기에 연결되는 피드포워드 회로를 지칭한다. 예시적인 PLL 회로에서, 위상 검출기는 입력 신호 위상과 참조 신호 위상을 비교하고 에러 신호(예컨대, 업 또는 다운 신호)를 제공한다. 예시적인 업 신호는 입력 신호 위상이 참조 신호 위상 쪽으로 증가될 필요가 있음을 나타낸다. 예시적인 다운 신호는 입력 신호 위상이 참조 신호 위상을 향해 감소될 필요가 있음을 나타낸다. 피드포워드 회로는 위상 검출기로부터 에러 신호를 수신하고, PLL 회로에 대한 출력 신호를 제공하는 전압 제어 발진기(VCO)에 피드되는 전압을 조정한다. 일부 예들에서, 피드포워드 회로는 피드포워드 신호를 PLL 회로의 루프 필터에 제공한다. 더 구체적으로, 피드포워드 신호는 루프 필터의 출력이 조정되어 VCO에 피드되는 전압에 대한 조정을 초래하도록 루프 필터에 대한 참조 신호를 조정하는 데 사용된다. 다른 예들에서, 피드포워드 회로는 VCO의 입력 노드에 피드포워드 신호를 제공하여 VCO에 피드되는 전압을 조정한다. 어느 경우에서든, 피드포워드 신호는 위상 잡음을 감소시키는 정정을 PLL 회로 출력에 제공한다.
일부 예들에서, 피드포워드 회로는 제1 분기 및 제2 분기들을 포함하는 2개의 분기들을 포함한다. 제1 분기는 위상 검출기의 제1 출력 노드(예를 들어, 업 신호 노드)에 결합되고, 제2 분기는 제2 출력 노드(예를 들어, 다운 신호 노드)에 결합된다. 예로서, 제1 분기는 인버터 및 제1 저항을 포함하는 반면, 제2 분기는 버퍼 및 제2 저항을 포함한다. 제1 및 제2 분기들은 피드포워드 회로의 출력 노드에서 합쳐져서, 피드포워드 회로가 그것의 출력 노드에서 입력들의 평균값을 제공하는 결과를 낳는다.
피드포워드 회로에 의해 제공되는 정정에 의해, PLL 회로 출력에서의 위상 에러가 다른 PLL 회로 토폴로지들에 비해 감소된다. 또한, 개시된 PLL 회로 토폴로지들은 컴포넌트들 중 적어도 일부가 다른 PLL 회로 토폴로지들에 비해 작기 때문에 소형화를 지원한다. 일부 예들에서, 개시된 PLL 회로 토폴로지들은 WiFi 라디오 디바이스들 및/또는 PLL의 저잡음 성능이 필요한 다른 시나리오들과 함께 사용된다. 더 나은 이해를 제공하기 위해, 다양한 PLL 회로 옵션들, 피드포워드 회로 옵션들 및 관련 PLL 방법 옵션들이 다음과 같은 도면을 사용하여 기술된다.
도 1은 다양한 예들에 따른 전자 디바이스(100)를 예시하는 블록도이다. 도1에서, 전자 디바이스(100)는 집적 회로(IC), 멀티-다이 모듈, 인쇄 회로 기판(PCB), 소비자 제품(예를 들어, 라디오 디바이스, 통신 디바이스, 또는 컴퓨터 디바이스) 및/또는 다른 디바이스들을 나타낸다. 도시된 바와 같이, 전자 디바이스(100)는 다른 컴포넌트들(116)에 결합된 PLL 회로(102)를 포함한다. 상이한 예들에서 다른 컴포넌트들(116)은 변한다. 일 예에서, 다른 컴포넌트들(116)은 신호 복조 컴포넌트들을 포함한다. 다른 예에서, 다른 컴포넌트들(116)은 신호 복구 컴포넌트들을 포함한다. 다른 예에서, 다른 컴포넌트들(116)은 주파수 합성 컴포넌트들을 포함한다. 다른 예에서, 다른 컴포넌트들(116)은 클럭 분배 컴포넌트들을 포함한다. 상이한 예들에서, 전자 디바이스(100)는 라디오 시스템, 통신 시스템들 및/또는 컴퓨터 시스템에서 사용하기 위한 유닛으로서 판매된다.
도 1에 도시된 바와 같이, PLL 회로(102)는 다른 컴포넌트들(116)로부터 피드백 신호(CLK)를 수신하는 위상 또는 주파수 검출기(phase or frequency detector, PFD)(104)를 포함한다. PFD(104)는 또한 기준 클럭 신호(REF_CLK)를 수신한다. PFD(104)의 출력은 CLK 신호의 위상과 REF_CLK 신호의 위상 사이의 에러 신호이다. 전술한 바와 같이, PFD(104)로부터의 예시적인 출력들은 CLK 신호가 CLK_REF 신호와 정렬되도록 어떻게 조정되어야 하는지를 표시하는 업 또는 다운 신호들을 포함한다(업은 CLK 신호에 대한 위상을 증가시키는 것을 지칭하고, 다운은 CLK 신호에 대한 위상을 감소시키는 것을 지칭한다). PFD(104)로부터의 출력은 차지 펌프(106) 및 피드포워드 회로(110)에 제공된다. 차지 펌프(106)의 출력은 루프 필터(108)의 제1 입력 노드(109)에 제공된다.
일 예(옵션 1로 라벨링됨)에서, 피드포워드 회로(110)는 피드포워드 신호를 루프 필터(108)의 제2 입력 노드(111)에 제공한다. 옵션 1에서, 피드포워드 신호는 피드포워드 노드(115)에서 참조 신호(V_REF*)와 조합되며, 여기서 V_REF*는 참조 신호(V_REF)를 저항(R_O1)에 적용함으로써 획득된다. 보다 구체적으로, 루프 필터(108)의 출력은 제2 입력 노드(111)에 적용되는 피드포워드 신호와 V_REF* 신호의 조합의 함수이며, 여기서 루프 필터(108)의 출력은 VCO(112)의 입력 노드(114)에 전압을 제공하는 데 사용된다. VCO(112)의 출력은 VCO(112)의 입력 노드(114)에서의 전압에 기초한 위상을 갖는 신호이다.
다른 예(옵션 2로 라벨링됨)에서, 피드포워드 회로(110)는 VCO(112)의 입력 노드(114)에 결합된 피드포워드 노드(117)에 피드포워드 신호를 제공한다. 옵션 2에서, 루프 필터(108)의 출력은 피드포워드 노드(117)에서 피드포워드 신호와 조합되고, 조합된 신호는 VCO(112)의 입력 노드(114)에 제공되어, 입력 노드(114)에서의 전압이 피드포워드 회로(110)로부터의 피드포워드 신호에 기초하여 조정되게 한다. 옵션들 1 및 2 중 어느 하나의 옵션에서, 피드포워드 회로(110)는 PFD(104)에 직접 결합되고, 피드포워드 신호는 PLL 회로(102)의 출력 신호(118)에서의 위상 에러가 감소되도록 VCO(112)에 제공되는 전압을 조정하는 데 사용된다.
동작 시에, PLL 회로(102)의 PFD(104)는 CLK 신호와 REF_CLK 신호 사이의 위상 오프셋을 나타내기 위해 에러 신호를 출력하도록 구성된 검출기이다. 차지 펌프(106)는 PFD(104)에 결합되고, 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성된다. 일부 예에서, 루프 필터(108)는, 피드백 경로를 갖는 적분기, 입력 노드(예를 들어, 제1 입력 노드(109)), 참조 노드(예를 들어, 제2 입력 노드(111)) 및 출력 노드를 포함하고, 여기서 입력 노드는 차지 펌프(106)에 결합되고 차지 펌프 신호를 수신한다. 일부 예들에서, VCO(112)는 저항을 통해 적분기의 출력 노드에 연결된다. 한편, 피드포워드 회로(110)는 PFD(104)에 직접 결합되고 VCO(112)에 의해 수신된 전압 레벨을 정정하기 위해 평균 버전의 에러 신호를 적용하도록 구성된다.
(옵션 1에서와 같은) 일부 예들에서, 피드포워드 회로(110)는 적분기의 참조 노드에 결합되고(예를 들어, 피드포워드 노드(115)는 제2 입력 노드(111)에 연결됨), VCO(112)에 의해 수신된 전압 레벨을 정정하기 위해 참조 노드에 에러 신호의 평균 버전을 적용한다. 이러한 예들에서, 참조 신호 저항(예를 들어, R_O1)은 참조 신호 노드(예를 들어, 제2 입력 노드(111))와 피드포워드 노드(115) 사이에 있으며, 여기서 피드포워드 회로(110)는 적분기의 참조 노드에 피드포워드 신호를 인가한다.
다른 예들에서(옵션 2에서와 같이), 피드포워드 회로(110)는 VCO(112)와 루프 필터(108)의 출력에서의 저항(예를 들어, 도 2 및 도 3 참조) 사이의 피드포워드 노드(117)에 결합되며, 여기서 피드포워드 회로(110)는 VCO(112)에 의해 수신된 전압 레벨을 정정하기 위해 피드포워드 노드(117)에 에러 신호의 평균화된 버전을 인가한다. 옵션들 1 및 2 중 어느 하나에 대해, 일부 예들에서, 루프 필터(108)에 대한 적분기의 피드백 경로는 커패시터만을 포함한다. 다른 예들에서, 루프 필터(108)를 위한 적분기의 피드백 경로는 커패시터 및 피드백 저항을 포함한다.
일부 예들에서, PFD(104)는 제1 출력 노드 및 제2 출력 노드를 포함한다(예를 들어, 도 2-4 참조). 이러한 예들에서, 피드포워드 회로(110)는 제1 출력 노드에 결합된 제1 경로, 및 제2 출력 노드에 결합된 제2 경로를 포함한다. 제1 및 제2 경로들은 PFD(104)의 제1 및 제2 출력 노드들로부터 출력되는 (에러 신호에 대응하는) 펄스들을 평균화하도록 동작한다. 일 예에서, PFD(104)의 제1 출력 노드는 제1 경로에 업 신호들을 출력하도록 구성되고, 검출기의 제2 출력 노드는 제2 경로에 다운 신호들을 출력하도록 구성된다. 일부 예들에서, 피드포워드 회로(110)의 제1 경로는 인버터 및 제1 저항을 포함하고, 피드포워드 회로(110)의 제2 경로는 버퍼 및 제2 저항을 포함한다. 또한, 일부 예들에서, 피드포워드 회로(110)는 Vdd/(2*π) 의 이득을 가지며, 여기서 Vdd는 적분기에 제공되는 전원 전압이다.
도 2는 다양한 예에 따른 PLL 회로(102A)를 예시하는 개략도이다. 도 2의 예에서, PLL 회로(102A)는 피드포워드 옵션 1을 갖는 도 1의 PLL 회로(102)에 대응한다. 더 구체적으로, PLL 회로(102A)는 차지 펌프(106A)에 결합된 PFD(104A)를 포함하고, 여기서, 도 2의 PFD(104A) 및 차지 펌프(106A)는 도 1의 PFD(104) 및 차지 펌프(106)의 예이다. 도시된 바와 같이, PFD(104A)는 기준 클럭 신호(REF_CLK) 및 피드백 신호(CLK)를 입력들로서 수신한다. 일부 예들에서, CLK 신호의 위상이 REF_CLK 신호의 위상과 정렬하도록 증가될 필요가 있을 때, PFD(104A)의 출력은 업 신호이다. 한편, 일부 예들에서, CLK 신호의 위상이 REF_CLK 신호의 위상과 정렬되도록 감소될 필요가 있을 때, PFD(104A)의 출력은 다운 신호이다.
도 2의 예에서, 차지 펌프(106A)는 PFD(104A)로부터 업 및 다운 신호들을 수신하고, 그에 따라 루프 필터(108A)에 대한 차지 펌프 신호를 조정한다. 더 구체적으로, 차지 펌프(106A)의 출력은 루프 필터(108A)의 음의 입력 노드(109A)(도 1의 제1 입력 노드(109)의 예)에 입력된다. 도 2에서, 루프 필터(108A)는 피드백 루프(202) 내의 커패시터(204)를 갖는 연산 증폭기(201)를 사용하여 형성된 적분기에 대응한다. 한편, 피드포워드 회로(110A)(도 1의 피드포워드 회로(110)의 예)는 루프 필터(108A)의 양의 입력 노드(111A)(도 1의 제2 입력 노드(111)의 예)에 피드포워드 신호(도 2에서 "FFS"로 라벨링됨)를 제공한다. 도 2에 표현된 바와 같이, 피드포워드 신호는 루프 필터(108A)의 양의 입력에 대한 입력으로서 V_REF* 신호와 조합되며, 여기서 V_REF* 신호는 V_REF 신호 및 R_O1의 함수이다(V_REF* 신호는 R_O1로 인한 V_REF 신호의 도출된 버전임).
루프 필터(108A)의 출력은 음의 입력 노드(109A)와 양의 입력 노드(111A)에서의 신호들 사이의 차이의 함수이다. 도 2의 예에서, 루프 필터(108A)의 출력은 저항(R_OUT) 및 커패시터(C_OUT)를 갖는 RC 회로에 제공된다. R_OUT과 C_OUT 사이에는 VCO(112A)의 입력 노드(114A)에 결합되는 노드(208)가 있다. 따라서, PLL 회로(102A)에 대해, VCO(112A)의 입력 노드(114A)에서의 전압은 PFD(104A), 차지 펌프(106A), 피드포워드 회로(110A)(피드포워드 신호를 루프 필터(108A)의 입력 노드(111A)에 인가함), 루프 필터(108A) 및 RC 회로의 동작의 함수이며, 여기서 피드포워드 회로(110A)의 사용은 PLL 회로(102A)에 대한 출력 신호에서의 위상 잡음을 감소시킨다.
도 3은 다양한 예에 따른 다른 PLL 회로(102B)를 나타내는 개략도이다. 도 3의 예에서, PLL 회로(102B)는 피드포워드 옵션 2를 갖는 도 1의 PLL 회로(102)에 대응한다. 더 구체적으로, PLL 회로(102B)는 차지 펌프(106B)에 결합된 PFD(104B)를 포함하고, 여기서 도 3의 PFD(104B) 및 차지 펌프(106B)는 도 1의 PFD(104) 및 차지 펌프(106)의 예이다. 도시된 바와 같이, PFD(104B)는 기준 클럭 신호(REF_CLK) 및 피드백 신호(CLK)를 입력으로서 수신한다. 일부 예에서, CLK 신호의 위상이 REF_CLK 신호의 위상과 정렬하도록 증가될 필요가 있을 때, PFD(104B)의 출력은 업 신호이다. 한편, 일부 예들에서, CLK 신호의 위상이 REF_CLK 신호의 위상과 정렬되도록 감소될 필요가 있을 때, PFD(104B)의 출력은 다운 신호이다.
도 3의 예에서, 차지 펌프(106B)는 PFD(104B)로부터 업 및 다운 신호들을 수신하고 루프 필터(108B)에 대한 전류를 업 또는 다운으로 조정한다. 더 구체적으로, 차지 펌프(106B)의 출력은 루프 필터(108B)의 음의 입력 노드(109B)(도 1의 제1 입력 노드(109)의 예) 에 입력된다. 한편, 루프 필터(108B)의 양의 입력 노드(111B)(도 1의 제2 입력 노드(111)의 예)에 참조 전압이 입력된다. 도 3에서, 루프 필터(108B)는 피드백 루프(302) 내의 커패시터(304)를 갖는 연산 증폭기(301)를 사용하여 형성된 적분기에 대응한다.
도 3에서, 루프 필터(108B)의 출력은 음의 입력 노드(109B) 및 양의 입력 노드(111B)에서의 신호들 사이의 차이의 함수이다. 도시된 바와 같이, 루프 필터(108B)의 출력은 저항(R_OUT) 및 커패시터(C_OUT)를 갖는 RC 회로에 제공된다. R_OUT와 C_OUT 사이에는 VCO(112B)의 입력 노드(114B)에 결합되는 노드(308)가 있다. 도 3의 예에서, 노드(308)는 피드포워드 회로(110B)로부터 피드포워드 신호(도 3에서 "FFS"로 라벨링됨)를 수신한다. 따라서, PLL 회로(102B)에 대해, VCO(112B)의 입력 노드(114B)에서의 전압은 PFD(104B), 차지 펌프(106B), 루프 필터(108B), RC 회로, 및 피드포워드 회로(110B)(피드포워드 신호를 노드(308)에 인가)의 동작들의 함수이며, 여기서 피드포워드 회로(110B)의 사용은 PLL 회로(102B)에 대한 위상 잡음을 감소시킨다.
도 4는 다양한 예들에 따른 모델링된 컴포넌트들을 갖는 PLL 회로(102C)를 예시하는 블록도이다. 도 4의 예에서, PLL 회로(102C)는 도 2의 PLL 회로(102A), 도 3의 PLL 회로(102B), 또는 피드포워드 옵션 1 또는 2를 갖는 도 1의 PLL 회로(102)에 대응한다. 도시된 바와 같이, PLL 회로(102C)는 도 3의 PFD(104B) 또는 도 1의 PFD(104)의 예인 PFD(104C)를 포함한다. PFD(104C)로의 입력들은 피드백 신호(CLK) 및 참조 신호(REF_CLK)를 포함한다. 더 구체적으로, 도 4의 예에서, REF_CLK 신호는 슬라이서(402)를 통해 PFD(104C)에 제공되는 것으로 표현된다. 한편, CLK 신호는 VCO(112C)의 출력(도 3의 VCO(112B) 또는 도 1의 VCO(112)의 예)을 분할기 버퍼(406) 및 피드백 분할기(408)에 전달함으로써 PFD(104C)에 제공되는 것으로 표현되며, 여기서 피드백 분할기(408)의 출력은 CLK 신호이다. 도 4의 예에서, PLL 회로(102C)는 피드포워드 옵션 2를 갖는 도 3의 PLL 회로(102B) 또는 도 1의 PLL(102)에 대응한다.
도 4에서, 차지 펌프(106C)는 PFD(104C)의 출력을 수신하고, 여기서 차지 펌프(106C)는 도 3의 차지 펌프(106B) 또는 도 1의 차지 펌프(106)의 예이다. 도 4에 표현된 바와 같이, 차지 펌프(106C)는 PFD(104C)로부터의 신호에 이득(Kd)을 적용한다. 그 후, 도 3의 루프 필터(108B) 또는 도 1의 루프 필터(108)의 예인 루프 필터(108C)는 차지 펌프(106C)의 출력에 적분(1/sC)에 의한 주파수 종속 이득을 적용한다. 루프 필터(108C)의 출력은 도 3의 피드포워드 회로(110B) 또는 도 1의 피드포워드 회로(110)의 예인 피드포워드 회로(110C)의 출력과 조합된다. 도 4에 표현된 바와 같이, 피드포워드 회로(110C)는 PFD(104C)의 출력에 이득(Kf)을 인가한다. 피드포워드 회로(110C)의 출력 및 루프 필터(108C)의 출력은 도 3의 노드(308) 또는 도 1의 피드포워드 노드(117)의 예인 노드(404)에서 조합된다. 노드(404)로부터의 출력은 VCO(112C)에 제공되어, VCO(112C)가 노드(404)에서의 신호의 함수로서 변하는 위상을 갖는 신호를 출력하게 한다. 도 4에서, VCO(112C)로부터의 출력은 전술한 바와 같이 분배기 버퍼(406)에 제공되고, 로컬 발진기 신호(410)이다.
PLL 회로(102C)의 제어 루프 거동은 다양한 파라미터들을 사용하여 표현될 수 있다. 보다 구체적으로, 일부 예들에서, 피드백 신호(예를 들어, CLK)와 참조 신호(예를 들어, REF_CLK) 사이의 위상 에러의 함수로서의 VCO(112C)의 출력의 위상은 다음과 같이 주어진다:
Figure pct00001
여기서, R = Kf / Kd, 이고, 여기서 Φ OUT 은 VCO(112C)의 출력의 위상이고, Φ e 는 CLK 신호와 CLK_REF 신호 사이의 위상 오차이고, Kd는 차지 펌프(106C)에 의해 인가되는 이득이고, s는 제어 루프의 주파수이고, C는 제어 루프의 커패시턴스이고, R은 제어 루프의 저항이고, Kv는 그의 입력에서의 제어 전압의 변화에 의해 야기되는 VCO 출력 주파수의 변화로서 표현되는 이득이다. 게다가, 일부 예들에서, Φ e 의 함수로서의 VCO(112C)의 출력 전압(V c )은 다음과 같이 주어진다:
Figure pct00002
여기서, Kd는 차지 펌프(106C)에 의해 인가된 이득이고, s는 제어 루프의 주파수이며, C는 제어 루프의 커패시턴스이고, R은 제어 루프의 저항이고, K f 는 피드포워드 회로(110C)에 의해 적용된 이득이다. 또한, 일부 예들에서, 제어 루프에 대한 제로(zero)는 다른 값들로부터 결정된다. 예를 들어, 일부 예들에서, 제어 루프의 제로는 다음과 같이 결정된다:
Figure pct00003
또한, 일부 예들에서, 제어 루프에 대한 대역폭은 다른 값들로부터 추정된다. 예를 들어, 일부 예들에서, 제어 루프의 대역폭(BW)은 다음과 같이 추정된다:
Figure pct00004
도 5는 다양한 예들에 따른 다양한 PLL 회로들에 대한 주파수의 함수로서 위상 잡음(dB 단위)을 예시하는 그래프(500)이다. 그래프(500)에서, 다양한 위상 잡음 곡선(502, 504, 506, 508 및 510)이 표현된다. 더 구체적으로, 잡음 곡선(502)은 종래 기술의 PLL 회로에 대응하고, 위상 잡음 곡선(504)은 도 2의 PLL 회로(102A)에 대응하고, 위상 잡음 곡선(506)은 도 3의 PLL 회로(102B)에 대응하고, 위상 잡음 곡선(508)은 잡음이 없는 VCO를 갖는 종래 기술의 PLL 회로에 대응하고, 위상 잡음 곡선(510)은 잡음이 없는 VCO를 갖는 도 2의 PLL 회로(102A)에 대응하고, 위상 잡음 곡선(512)은 잡음이 없는 VCO를 갖는 도 3의 PLL 회로(102B)에 대응한다. 그래프(500)에 도시된 바와 같이, 본 명세서에 기술된 피드포워드 회로의 사용은 (커패시터(C)와 직렬로 피드백 경로에 실제 저항(R)을 사용하는) 종래 기술의 PLL 회로에 비해 위상 잡음을 낮춘다.
도 6은 다양한 예에 따른 PLL 방법(600)을 나타내는 플로우차트이다. 도시된 바와 같이, 방법(600)은 블록(602)에서 피드백 클럭 신호(CLK)와 참조 클럭 신호(REF_CLK) 사이의 위상 오프셋을 나타내기 위해 검출기에 의해 에러 신호를 검출하는 단계를 포함한다. 블록(604)에서, 차지 펌프 출력이 에러 신호에 기초하여 조정된다. 블록(606)에서, 차지 펌프 출력은 적분기에 의해 시간의 함수로서 적분된다. 블록(608)에서, 통합된 차지 펌프 출력이 전압 신호로 변환된다. 블록(610)에서, 검출기에 직접 결합된 피드포워드 회로를 사용하여 전압 신호에 보정이 적용된다. 일부 예들에서, 블록(610)의 동작들은 적분기의 참조 노드에 정정을 적용하기 위해 피드포워드 회로를 사용하는 것을 수반한다. 다른 예들에서, 블록(610)의 동작들은 VCO의 입력 노드에 정정을 적용하기 위해 피드포워드 회로를 사용하는 것을 수반한다. 블록(612)에서, 정정된 전압 신호는 정정된 전압 신호에 기초한 위상을 갖는 출력 신호를 제공하기 위해 VCO(예를 들어, 도 4의 VCO(112C), 도 3의 VCO(112B), 도 2의 VCO(112A), 도 1의 VCO(112))에 의해 사용된다.
특정 용어들은 특정 시스템 컴포넌트들을 지칭하기 위해 이 설명 및 청구항들 전반에 걸쳐 사용되었다. 본 기술분야의 통상의 기술자가 이해하는 바와 같이, 상이한 당사자들은 상이한 명칭들에 의해 컴포넌트를 참조할 수 있다. 본 문서는 기능이 아니라 이름이 다른 구성요소들을 구별하기 위한 것이 아니다. 본 개시내용 및 청구항들에서, "포함하는(including, comprising)"이라는 용어들은 개방형 방식(open-ended fashion)으로 사용되며, 따라서 "포함하지만 그에 제한되지는 않는"을 의미하는 것으로 해석되어야 한다. 또한, "결합하다(couple, couples)"라는 용어는 간접적인 또는 직접적인 유선 또는 무선 연결을 의미하는 것으로 의도되어 있다. 따라서, 제1 디바이스가 제2 디바이스에 결합되면, 그 연결은 직접 연결을 통해 또는 다른 디바이스들 및 연결들을 통한 간접 연결을 통해 이루어질 수 있다. "~ 에 기초하여" 라는 표현은 "~ 에 적어도 부분적으로 기초하여"를 의미하도록 의도된다. 따라서, X가 Y에 기초하는 경우, X는 Y 및 임의의 수의 다른 인자의 함수일 수 있다.
이상의 설명은 본 발명의 원리 및 다양한 실시예를 설명하기 위한 것이다. 위의 개시 내용이 완전히 이해되면 통상의 기술자들에게 많은 변형들 및 수정들이 명백해질 것이다. 이하의 청구항들은 이러한 모든 변화들 및 변경들을 포함하는 것으로 해석된다.

Claims (20)

  1. 위상 고정 루프(PLL) 디바이스로서,
    피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 출력하도록 구성된 검출기;
    상기 검출기에 결합되고 상기 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성되는 차지 펌프;
    피드백 경로, 입력 노드, 참조 노드 및 출력 노드를 갖는 적분기 -상기 입력 노드는 상기 차지 펌프에 결합되고 상기 차지 펌프 신호를 수신함-;
    저항을 통해 상기 적분기의 상기 출력 노드에 결합된 전압 제어 발진기(VCO); 및
    상기 검출기에 직접 결합되고, 상기 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 상기 에러 신호의 평균 버전을 적용하도록 구성되는 피드포워드 회로
    를 포함하는, PLL 디바이스.
  2. 제1항에 있어서,
    상기 피드포워드 회로는 상기 적분기의 상기 참조 노드에 결합되고, 상기 VCO에 의해 수신된 상기 전압 레벨을 정정하기 위해 상기 참조 노드에 상기 에러 신호의 평균 버전을 적용하는, PLL 디바이스.
  3. 제2항에 있어서,
    참조 신호 노드와, 상기 피드포워드 회로가 상기 참조 노드에 결합되는 연결 지점 사이의 참조 신호 저항을 더 포함하는, PLL 디바이스.
  4. 제1항에 있어서,
    상기 피드포워드 회로는 상기 저항과 상기 VCO 사이의 피드포워드 노드에 결합되고, 상기 피드포워드 회로는 상기 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 상기 피드포워드 노드에 상기 에러 신호의 평균 버전을 적용하는, PLL 디바이스.
  5. 제1항에 있어서,
    상기 적분기의 상기 피드백 경로는 커패시터만을 포함하는, PLL 디바이스.
  6. 제1항에 있어서,
    상기 적분기의 상기 피드백 경로는 커패시터 및 피드백 저항을 포함하는, PLL 디바이스.
  7. 제1항에 있어서,
    상기 검출기는 제1 출력 노드 및 제2 출력 노드를 포함하고, 상기 피드포워드 회로는:
    상기 제1 출력 노드에 결합된 제1 경로; 및
    상기 제2 출력 노드에 결합된 제2 경로
    를 포함하고, 상기 제1 경로 및 상기 제2 경로는 상기 검출기의 상기 제1 출력 노드 및 제2 출력 노드로부터 출력되는 펄스들을 평균화하도록 동작하는 제2 경로로 구성되는, PLL 디바이스.
  8. 제7항에 있어서,
    상기 제1 경로는 인버터 및 제1 저항을 포함하고, 상기 제2 경로는 버퍼 및 제2 저항을 포함하는, PLL 디바이스.
  9. 제8항에 있어서,
    상기 검출기의 상기 제1 출력 노드는 상기 제1 경로에 업(up) 신호들을 출력하도록 구성되며, 상기 검출기의 상기 제2 출력 노드는 상기 제2 경로에 다운(down) 신호들을 출력하도록 구성되는, PLL 디바이스.
  10. 제1항에 있어서,
    상기 피드포워드 회로는 Vdd/(2*π)의 이득을 가지며, Vdd는 상기 적분기에 제공되는 전원 전압인, PLL 디바이스.
  11. 장치로서,
    클럭 신호에 기초하여 동작하도록 구성된 회로; 및
    참조 클럭 신호에 기초하여 상기 클럭 신호를 조정하도록 구성된 위상 고정 루프(PLL)
    를 포함하고, 상기 PLL은:
    피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 출력하도록 구성된 검출기;
    상기 검출기에 결합되고 상기 에러 신호에 기초하여 차지 펌프 신호를 출력하도록 구성되는 차지 펌프;
    피드백 경로, 입력 노드, 참조 노드 및 출력 노드를 갖는 적분기 -상기 입력 노드는 상기 차지 펌프에 결합되고 상기 차지 펌프 신호를 수신함-;
    저항을 통해 상기 적분기의 상기 출력 노드에 결합된 전압 제어 발진기(VCO) -상기 VCO는 상기 적분기의 상기 출력에 기초하여 상기 클럭 신호의 위상을 조정하도록 구성됨-; 및
    상기 검출기에 직접 결합되고, 상기 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 상기 에러 신호의 평균 버전을 적용하도록 구성되는 피드포워드 회로
    를 포함하는, 장치.
  12. 제11항에 있어서,
    상기 피드포워드 회로는 상기 적분기의 상기 참조 노드에 결합되고, 상기 VCO에 의해 수신된 상기 전압 레벨을 정정하기 위해 상기 참조 노드에 상기 에러 신호의 평균 버전을 적용하는, 장치.
  13. 제12항에 있어서,
    상기 PLL은 참조 신호 노드와 피드포워드 노드 사이에 참조 신호 저항을 더 포함하고, 상기 피드포워드 회로는 상기 참조 노드에 결합되는, 장치.
  14. 제11항에 있어서,
    상기 피드포워드 회로는 상기 저항과 상기 VCO 사이의 피드포워드 노드에 결합되고, 상기 피드포워드 회로는 상기 VCO에 의해 수신되는 전압 레벨을 정정하기 위해 상기 출력 노드에 상기 에러 신호의 평균 버전을 적용하는, 장치.
  15. 제11항에 있어서,
    상기 적분기의 상기 피드백 경로는 커패시터만을 포함하는, 장치.
  16. 제11항에 있어서,
    상기 적분기의 상기 피드백 경로는 커패시터 및 피드백 저항을 포함하는, 장치.
  17. 제11항에 있어서,
    상기 검출기는 제1 출력 노드 및 제2 출력 노드를 포함하고, 상기 피드포워드 회로는:
    상기 제1 출력 노드에 결합된 제1 경로; 및
    상기 제2 출력 노드에 결합된 제2 경로 -상기 제1 경로 및 상기 제2 경로는 상기 검출기의 상기 제1 출력 노드 및 제2 출력 노드로부터 출력되는 펄스들을 평균화하도록 동작함-
    을 포함하는, 장치.
  18. 위상 고정 루프(PLL) 방법으로서,
    검출기에 의해, 피드백 클럭 신호와 참조 클럭 신호 사이의 위상 오프셋을 나타내는 에러 신호를 검출하는 단계;
    상기 에러 신호에 기초하여 차지 펌프 출력을 조정하는 단계;
    적분기에 의해, 시간의 함수로서 상기 차지 펌프 출력을 적분하는 단계;
    적분된 차지 펌프 출력을 전압 신호로 변환하는 단계;
    상기 검출기에 직접 결합된 피드포워드 회로를 사용하여 상기 전압 신호에 정정을 적용하는 단계; 및
    전압 제어 발진기에 의해, 정정된 전압 신호를 사용하여, 상기 정정된 전압 신호에 기초한 위상을 갖는 출력 신호를 제공하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 피드포워드 회로를 사용하여 상기 전압 신호에 정정을 적용하는 단계는, 상기 적분기의 참조 노드의 참조 노드에 정정을 적용하는 단계를 포함하는, 방법.
  20. 제18항에 있어서,
    상기 피드포워드 회로를 사용하여 상기 전압 신호에 정정을 적용하는 단계는, 상기 전압 제어 발진기의 입력 노드에 상기 정정을 적용하는 단계를 포함하는, 방법.
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