JP2004350094A - Ｐｌｌ回路 - Google Patents
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Abstract
【課題】ＰＬＬ回路において、電圧制御発振器（ＶＣＯ）の入力ラインを介した電圧制御発振器（ＶＣＯ）の出力のスプリアスを低減するだけでなく、電源ラインあるいはグラウンドラインを介してのスプリアスも低減する。
【解決手段】電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、電圧制御発振器（ＶＣＯ）制御端子に与えることにより、電圧制御発振器（ＶＣＯ）の電源電位変動によって引き起こされる周波数変動と電圧制御発振器（ＶＣＯ）制御端子変動によって引き起こされる周波数変動とを相殺することで、望ましくない電源電位変動によるＰＬＬの周波数変動を最小化するものである。電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、電圧制御発振器（ＶＣＯ）制御端子に与えるために、電圧制御発振器（ＶＣＯ）の電源電圧ラインと同期して動作するプラス電位ラインと、電圧制御発振器（ＶＣＯ）のグラウンドラインと同期して動作するマイナス電位ラインとを備え、かつループフィルタを該プラス電位ラインと該マイナス電位ラインとの間に形成するものである。
【選択図】 図２
【解決手段】電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、電圧制御発振器（ＶＣＯ）制御端子に与えることにより、電圧制御発振器（ＶＣＯ）の電源電位変動によって引き起こされる周波数変動と電圧制御発振器（ＶＣＯ）制御端子変動によって引き起こされる周波数変動とを相殺することで、望ましくない電源電位変動によるＰＬＬの周波数変動を最小化するものである。電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、電圧制御発振器（ＶＣＯ）制御端子に与えるために、電圧制御発振器（ＶＣＯ）の電源電圧ラインと同期して動作するプラス電位ラインと、電圧制御発振器（ＶＣＯ）のグラウンドラインと同期して動作するマイナス電位ラインとを備え、かつループフィルタを該プラス電位ラインと該マイナス電位ラインとの間に形成するものである。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関し、特にＰＬＬ回路の出力信号における位相比較周波数成分のスプリアスを低減するＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、図６に示すように制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）３と、その出力周波数を分周する分周器４と、その分周器出力と入力端子より入力される基準信号とを位相比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器１と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ２、等によりフィードバックをかけることにより、構成されている。
【０００３】
上記のＰＬＬ回路は位相同期期間中においても基準信号等の周波数成分が電圧制御発振器（ＶＣＯ）の入力ラインあるいは電源ラインあるいはグラウンドラインを介し漏れることにより、電圧制御発振器（ＶＣＯ）の出力によって周波数変調されたスプリアス信号として現れることがある。このスプリアスを抑圧するためにはループフィルタの帯域を狭める必要があるが、ループフィルタの帯域を狭めるとロックアップタイムの増大や、位相雑音の増大を招いてしまうという課題がある。
【０００４】
これを回避するために、たとえば特開平６−１６４３８２号公報には初期位相ロック時には比較的広い帯域幅を有する動作モードで動作し、最終位相ロック時には動作モードを切り替えることにより比較的狭い帯域幅で動作させることにより高速ロックアップと、低スプリアスを実現する技術が開示されている。また、他の低スプリアスを実現する別の方法として特開２００１−１９６９２６号公報に開示されている技術では、ループフィルタを構成する回路素子をプラス電位とマイナス電位とへ同一回路でそれぞれ接続することにより該素子の損失電流により引き起こされるスプリアスを低減している。
【０００５】
【特許文献１】特開平６−１６４３８２号公報
【０００６】
【特許文献２】特開２００１−１９６９２６号公報（段落００１９、図１（ｂ）
【０００７】
【発明が解決しようとする課題】上記特開平６−１６４３８２号公報に開示されている動作モードを切り替える手段を設ける方法では回路規模の増大を招くこととなり、またロック時にはループ帯域が狭くなるので、位相雑音が抑圧される範囲が狭くなり、ＰＬＬの位相雑音が増大してしまうことには変わりなく、また電源ライン等を介して混入するスプリアスを低減することは出来ない。また特開２００１−１９６９２６号公報に開示されているループフィルタを構成する回路素子をプラス電位とマイナス電位へ同一回路でそれぞれ接続することにより該素子の損失電流により引き起こされるスプリアスを低減する方法では、電源ラインあるいはグラウンドラインを介して電圧制御発振器（ＶＣＯ）に混入するスプリアスについては記載されていない。上述した従来のＰＬＬ回路では基準信号等の周波数成分が電圧制御発振器（ＶＣＯ）の入力ラインを介した電圧制御発振器（ＶＣＯ）の出力のスプリアスは低減されるが、電源ラインあるいはグラウンドラインを介してのスプリアスは低減されないという問題がある。
【０００８】
【課題を解決するための手段】本発明のＰＬＬ回路は、電圧制御発振器（ＶＣＯ）の電源電圧の望ましくない変動に対する周波数の変動を制御端子の電位変動で補償することにより、出力周波数変動を最小化し、電源ラインあるいはグラウンドラインを介してのスプリアスを低減させるものである。
【０００９】
本発明のＰＬＬ回路は、制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）と、その出力周波数を分周する分周器と、その分周器出力と基準信号とを比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器（ＰＤ）と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ（ＬＦ）、によりフィードバックをかけることにより構成される位相同期ループ（ＰＬＬ）回路において、下記式（１）において、ＫＶＫが０付近になるように選ぶことを特徴とする。
【００１０】
【数１】
ここで、ＫＶ０は、電圧制御発振器（ＶＣＯ）がある周波数で発振する条件において電源電圧を変化させたときの出力周波数ゲインをＫＶとして、電圧制御発振器（ＶＣＯ）の制御端子―グランド間電位差を変化させずに得た周波数ゲインである。
ＫＶ１は、電圧制御発振器（ＶＣＯ）がある周波数で発振する条件において電源電圧を変化させたときの出力周波数ゲインをＫＶとして、電圧制御発振器（ＶＣＯ）の制御端子―電源間電位差を変化させずに得た周波数ゲインである。
ｋは、電源電位変動に対する制御電位変動の割合である。
ＫＶＫは、任意のｋに対する電圧制御発振器（ＶＣＯ）の出力周波数ゲインである。
【００１１】
また、本発明のＰＬＬ回路は、上記式（１）において、Ｋｖｏが０付近になるように、ｋを選ぶことを特徴とする。
【００１２】
また、本発明のＰＬＬ回路は、前記ループフィルタ（ＬＦ）は、制御ラインとマイナス電位ライン間に、キャパシタと、直列接続された抵抗−キャパシタを接続し、制御ラインとプラス電位ライン間に、キャパシタを接続してなることを特徴とする。
【００１３】
また、本発明のＰＬＬ回路は、下記式（２）、（４）において、ｋ＝Ｃ２’／（Ｃ２＋Ｃ２’）となるようなＣ２およびＣ２’を選ぶことを特徴とする。
ここで、Ｒ１は、抵抗の値
Ｃ１は、抵抗Ｒ１と直列接続されたキャパシタの値
Ｃ２は、制御ラインとマイナス電位ラインの間に接続されたキャパシタの値
Ｃ２’は、制御ラインとプラス電位ラインの間に接続されたキャパシタの値
【００１４】
【数２】
【００１５】
【数４】
また、本発明のＰＬＬ回路は、上記ループフィルタ（ＬＦ）のプラス電位ラインが電圧制御発振器（ＶＣＯ）の電源ラインと、ループフィルタ（ＬＦ）のマイナス電位ラインが電圧制御発振器（ＶＣＯ）のグランドラインとそれぞれ同期した電位変化をすることを特徴とする。
【００１６】
また、本発明のＰＬＬ回路は、前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間電位差変化に応じて、電圧制御発振器（ＶＣＯ）の入力―グラウンド間電位差を変化させることを特徴とする。
【００１７】
また、本発明のＰＬＬ回路は、前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間の電位差変動に対する電圧制御発振器（ＶＣＯ）の入力―グラウンド間の電位差変動率は１以下であることを特徴とする。
【００１８】
また、本発明のＰＬＬ回路は、少なくとも一つのキャパシタを寄生容量で実現することを特徴とする。
【００１９】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。図１は本発明のＰＬＬ回路の一つの実施の形態を示すブロック図を示し、図２はループフィルタの回路図を示す。図１のブロック図は、従来の技術を説明するブロック図と同じである。
【００２０】
図１に示す発明の実施の形態では、発振回路（図示しない）を内蔵し、制御端子より加えられる制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）３と、その出力周波数を分周する分周器４と、その分周器出力と基準信号として入力される入力信号を比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器１と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ２がフィードバックループを形成することによりＰＬＬが構成されている。ここで、ループフィルタ２は図２に示すように、プラス電源ライン９とマイナス電源ライン１０との間に制御ライン１１を有し、プラス電源ライン９と制御ライン１１の間にコンデンサ８を接続する。またマイナス電源ライン１０と制御ライン１１との間に抵抗５とコンデンサ６の直列接続と、コンデンサ７との並列接続を接続して構成される。このループフィルタは以下に説明する通りスプリアス補償機能を有する。図２のループフィルタはフィルタの一部を構成する回路部分であってもよい。
【００２１】
次に本実施の形態のＰＬＬ回路の動作を図１を参照して詳細に説明する。
【００２２】
今、位相比較器１の出力は位相差に応じた電流出力とし、図２のループフィルタはフィルタの一部を構成しており、ループフィルタの次数は２次とする。電圧制御発振器（ＶＣＯ）３が安定状態である周波数で発振する条件において電源電圧を変化させた時の出力周波数ゲインをＫＶと置く。ここで、電圧制御発振器（ＶＣＯ）３の制御端子−グラウンド間電位差Ｖ１を一定に保った状態で、プラス電源ラインの電圧が変化した時に得た出力周波数ゲインＫＶをＫＶ０、制御端子−電源間電位差Ｖ２を一定に保った状態で、マイナス電源ラインの電位が変化した時に得た出力周波数ゲインＫＶをＫＶ１とする。
【００２３】
図３は電源電位変動に対する制御電位変動の割合をＫと置き、そのＫを０から１まで振ったときの電源電圧対発振周波数をプロットした一例である。さらに図４は図３の傾きをＫに対してプロットしたグラフである。
【００２４】
図４より任意のＫに対する、ＫＶすなわちＫＶＫは、下記式（１）
【００２５】
【数１】
と近似できることがわかる。ここでＫＶＫ＝０付近に設計すれば電源電圧変動に対して、電圧制御発振器（ＶＣＯ）出力の周波数変動は０付近になることが理解できる。
【００２６】
一方、図２に示すループフィルタのプラス電位ラインから制御電位ラインへの伝達関数は抗５、キャパシタ６、キャパシタ７、キャパシタ８の値をそれぞれＲ１、Ｃ１、Ｃ２、Ｃ２’とすると、
【００２７】
【数２】
上記式（２）であらわされる。式（２）中、ｓはラプラス変換を示す。これはプラス電源ラインに現れる変動周波数が角周波数ωとするとき、式（２）の分母を０にする周波数ωｐは次の下記式（３）のようになる。
【００２８】
【数３】
したがって、ω＞ωＰ以上の角周波数成分を持つ電源電圧変動に対して、制御電位ラインにはＣ２’／（Ｃ２＋Ｃ２’）倍された電位変動が引き起こされることを意味している。
【００２９】
また、ループフィルタのマイナス電位ラインから制御電位ラインへの伝達関数は下記式（４）
【００３０】
【数４】
あらわされる。これはプラス電源ラインに現れる変動周波数が角周波数ωとするとき、式（４）の分母を０にする周波数ωｚは次の式（５）のようになる。
【００３１】
【数５】
したがって、ω＞ωＺ以上の角周波数成分を持つ電源電圧変動に対して、制御電位ラインにはＣ２／（Ｃ２＋Ｃ２’）倍された電位変動が引き起こされることを意味している。すなわち、電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、ＶＣＯ制御端子に与えることにより、電圧制御発振器（ＶＣＯ）の電源電位変動によって引き起こされる周波数変動とＶＣＯ制御端子変動によって引き起こされる周波数変動とを相殺することで、望ましくない電源電位変動によるＰＬＬの周波数変動を最小化することができる。電圧制御発振器（ＶＣＯ）の望ましくない電源電位変動を定数倍し、ＶＣＯ制御端子に与えるために、電圧制御発振器（ＶＣＯ）の電源電圧ラインと同期して動作するプラス電位ラインと、電圧制御発振器（ＶＣＯ）のグラウンドラインと同期して動作するマイナス電位ラインとを備え、かつループフィルタを該プラス電位ラインと該マイナス電位ラインとの間に形成するものである。
【００３２】
したがってＫＶＫ＝０となるようなｋを選び、さらにｋ＝Ｃ２’／（Ｃ２＋Ｃ２’）となるようなＣ２およびＣ２’を選ぶことにより、さらにループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ直接接続するか、あるいは抵抗等の直線素子を介して接続することにより、同期した電位変化を与えることにより、電圧制御発振器（ＶＣＯ）の電源電圧の変動に対する周波数の変動を制御端子の電位変動で補償することができ、結果として電源電圧変動に対する電圧制御発振器（ＶＣＯ）の周波数変動は最小化される。また、同期した電位変化を与える以外に、電圧制御発振器（ＶＣＯ）電源―グランド間電位差変化に応じて、電圧制御発振器（ＶＣＯ）入力−グランド間電位差を変化させてもよい。あるいは電圧制御発振器（ＶＣＯ）電源―グランド間電位差変化に対する電圧制御発振器（ＶＣＯ）入力−グランド間電位差変動率を１以下にしてもよい。このように、電圧制御発振器（ＶＣＯ）の電源電圧ラインとプラス電位ラインとを、電圧制御発振器（ＶＣＯ）のグラウンドラインとマイナス電位ラインとを分離すること無しに形成するものである。また、フィルタの次数に関わらず、制御電位ラインからプラス電位ラインあるいはマイナス電位ラインへのどちらか一方への接続がキャパシタのみで形成されているものである。
【００３３】
このようにしてＰＬＬとして要求されるループフィルタの定数を求める際にはＣ２＋Ｃ２’をそのまま並列容量とみなすことにより、従来となんら変わらずループフィルタの定数を求めることができる。つまり、従来のものに対し、いかなるループ特性の劣化をももたらさず、電圧制御発振器（ＶＣＯ）の電源−グラウンド間ノイズによる周波数変動のみを低減できる。
【００３４】
以上の説明では主たるフィルタは制御電位ラインとマイナス電位ライン間に形成しているが、制御電位ラインとプラス電位ライン間に主たるフィルタを形成し、制御電位ラインとマイナス電位ライン間に、追加のインピーダンスを挿入しても同様の結果が得られることは明らかである。以上パッシブな２次フィルタを用いる場合について説明したが、任意の次数のフィルタに関しても、あるいはアクティブ素子を用いた場合でも同様な効果を得ることが出来る。
【００３５】
図５に示すようにプラス電位ライン−制御電位ライン間のインピーダンスをＺＰ、マイナス電位ライン−制御電位ライン間のインピーダンスをＺＭ、とするとループフィルタのプラス電位ラインから制御信号ラインへの伝達関数は下記式（６）
【００３６】
【数６】
で与えられ、またループ内の伝達関数は、下記式（７）
【００３７】
【数７】
で与えられるので、所望の周波数におけるプラス電位ラインから制御電位ラインへの伝達利得とループ内の伝達特性とを独立に得ることが可能であり、このように求めたプラス電位ラインから制御信号ラインへの利得を前述したＫとほぼ同じ値に設計することで、電圧制御発振器（ＶＣＯ）出力の周波数変動を最小化することが可能となる。また電流出力位相比較器について述べてきたが、電圧出力位相比較器においても同様の効果を得ることが可能である。また、スプリアス以外に他の外部要因による電源ラインの電圧変化が電圧制御発振器（ＶＣＯ）の電源電圧を変動させたときも同様に抑圧されるため、電源ノイズに対しても耐性が向上する。
【００３８】
ループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ接続することにより、直接ループフィルタのプラス電位ラインと電圧制御発振器（ＶＣＯ）の電源電圧ラインの電位変動を、ループフィルタのマイナス電位ラインと電圧制御発振器（ＶＣＯ）のグラウンドラインの電位変動をそれぞれ同一にすることが出来るため回路規模の縮小が図れる。
【００３９】
フィルタの次数に関わらず、制御電位ラインからプラス電位ラインあるいはマイナス電位ラインへのどちらか一方への接続がキャパシタのみで形成されていることにより、ループフィルタの各素子値の設計手法に変更を加える必要がなく、素子の値を設計した後に容量値をプラス電位ライン側とマイナス電位ライン側とに分割するだけで、ループフィルタの設計が可能となる。
【００４０】
なお、本発明において、ループフィルタの少なくとも１個のキャパシタを配線に生じる寄生容量で実現してもよい。またループフィルタは、電圧制御発振器（ＶＣＯ）等と同一基板上、あるいは同一ＩＣに搭載してもよい。
【００４１】
【発明の効果】以上説明したようにループフィルタを構成する回路素子をプラス電位とマイナス電位との間に接続し、プラス電位ラインから制御電位ラインへの伝達特性、あるいはマイナス電位ラインから制御電位ラインへの伝達特性が、電圧制御発振器（ＶＣＯ）の電源電圧変動時の周波数変動を補償する制御電位変化の割合とほぼ同じとなる周波数が少なくとも一つは存在するループフィルタを備え、かつ、前記ループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ同期した電位変化をすることにより、電圧制御発振器（ＶＣＯ）の電源電圧の望ましくない変動に対する周波数の変動を制御端子の電位変動で補償することにより、出力周波数変動を最小化し、電源ラインあるいはグラウンドラインを介してのスプリアスを低減する効果がある。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の一つの実施の形態を示すブロック図である。
【図２】ループフィルタの回路図を示す。
【図３】本発明における電圧制御発振器（ＶＣＯ）の電源電圧対出力周波数のグラフである。
【図４】本発明における電圧制御発振器（ＶＣＯ）の電源電圧周波数ゲイン対入力変動割合のグラフである。
【図５】本発明のループフィルタを一般的に表現した図である。
【図６】ＰＬＬ回路のブロック図である。
【符号の説明】
１…位相比較器
２…ループフィルタ
３…電圧制御発振器
４…分周器
５…抵抗
６…キャパシタ
７…キャパシタ
８…キャパシタ
９…プラス電位ライン
１０…マイナス電位ライン
１１…制御ライン
１２…プラス側ループフィルタインピーダンス
１３…マイナス側ループフィルタインピーダンス
【発明の属する技術分野】本発明は、ＰＬＬ回路に関し、特にＰＬＬ回路の出力信号における位相比較周波数成分のスプリアスを低減するＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、図６に示すように制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）３と、その出力周波数を分周する分周器４と、その分周器出力と入力端子より入力される基準信号とを位相比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器１と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ２、等によりフィードバックをかけることにより、構成されている。
【０００３】
上記のＰＬＬ回路は位相同期期間中においても基準信号等の周波数成分が電圧制御発振器（ＶＣＯ）の入力ラインあるいは電源ラインあるいはグラウンドラインを介し漏れることにより、電圧制御発振器（ＶＣＯ）の出力によって周波数変調されたスプリアス信号として現れることがある。このスプリアスを抑圧するためにはループフィルタの帯域を狭める必要があるが、ループフィルタの帯域を狭めるとロックアップタイムの増大や、位相雑音の増大を招いてしまうという課題がある。
【０００４】
これを回避するために、たとえば特開平６−１６４３８２号公報には初期位相ロック時には比較的広い帯域幅を有する動作モードで動作し、最終位相ロック時には動作モードを切り替えることにより比較的狭い帯域幅で動作させることにより高速ロックアップと、低スプリアスを実現する技術が開示されている。また、他の低スプリアスを実現する別の方法として特開２００１−１９６９２６号公報に開示されている技術では、ループフィルタを構成する回路素子をプラス電位とマイナス電位とへ同一回路でそれぞれ接続することにより該素子の損失電流により引き起こされるスプリアスを低減している。
【０００５】
【特許文献１】特開平６−１６４３８２号公報
【０００６】
【特許文献２】特開２００１−１９６９２６号公報（段落００１９、図１（ｂ）
【０００７】
【発明が解決しようとする課題】上記特開平６−１６４３８２号公報に開示されている動作モードを切り替える手段を設ける方法では回路規模の増大を招くこととなり、またロック時にはループ帯域が狭くなるので、位相雑音が抑圧される範囲が狭くなり、ＰＬＬの位相雑音が増大してしまうことには変わりなく、また電源ライン等を介して混入するスプリアスを低減することは出来ない。また特開２００１−１９６９２６号公報に開示されているループフィルタを構成する回路素子をプラス電位とマイナス電位へ同一回路でそれぞれ接続することにより該素子の損失電流により引き起こされるスプリアスを低減する方法では、電源ラインあるいはグラウンドラインを介して電圧制御発振器（ＶＣＯ）に混入するスプリアスについては記載されていない。上述した従来のＰＬＬ回路では基準信号等の周波数成分が電圧制御発振器（ＶＣＯ）の入力ラインを介した電圧制御発振器（ＶＣＯ）の出力のスプリアスは低減されるが、電源ラインあるいはグラウンドラインを介してのスプリアスは低減されないという問題がある。
【０００８】
【課題を解決するための手段】本発明のＰＬＬ回路は、電圧制御発振器（ＶＣＯ）の電源電圧の望ましくない変動に対する周波数の変動を制御端子の電位変動で補償することにより、出力周波数変動を最小化し、電源ラインあるいはグラウンドラインを介してのスプリアスを低減させるものである。
【０００９】
本発明のＰＬＬ回路は、制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）と、その出力周波数を分周する分周器と、その分周器出力と基準信号とを比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器（ＰＤ）と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ（ＬＦ）、によりフィードバックをかけることにより構成される位相同期ループ（ＰＬＬ）回路において、下記式（１）において、ＫＶＫが０付近になるように選ぶことを特徴とする。
【００１０】
【数１】
ＫＶ１は、電圧制御発振器（ＶＣＯ）がある周波数で発振する条件において電源電圧を変化させたときの出力周波数ゲインをＫＶとして、電圧制御発振器（ＶＣＯ）の制御端子―電源間電位差を変化させずに得た周波数ゲインである。
ｋは、電源電位変動に対する制御電位変動の割合である。
ＫＶＫは、任意のｋに対する電圧制御発振器（ＶＣＯ）の出力周波数ゲインである。
【００１１】
また、本発明のＰＬＬ回路は、上記式（１）において、Ｋｖｏが０付近になるように、ｋを選ぶことを特徴とする。
【００１２】
また、本発明のＰＬＬ回路は、前記ループフィルタ（ＬＦ）は、制御ラインとマイナス電位ライン間に、キャパシタと、直列接続された抵抗−キャパシタを接続し、制御ラインとプラス電位ライン間に、キャパシタを接続してなることを特徴とする。
【００１３】
また、本発明のＰＬＬ回路は、下記式（２）、（４）において、ｋ＝Ｃ２’／（Ｃ２＋Ｃ２’）となるようなＣ２およびＣ２’を選ぶことを特徴とする。
ここで、Ｒ１は、抵抗の値
Ｃ１は、抵抗Ｒ１と直列接続されたキャパシタの値
Ｃ２は、制御ラインとマイナス電位ラインの間に接続されたキャパシタの値
Ｃ２’は、制御ラインとプラス電位ラインの間に接続されたキャパシタの値
【００１４】
【数２】
【数４】
【００１６】
また、本発明のＰＬＬ回路は、前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間電位差変化に応じて、電圧制御発振器（ＶＣＯ）の入力―グラウンド間電位差を変化させることを特徴とする。
【００１７】
また、本発明のＰＬＬ回路は、前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間の電位差変動に対する電圧制御発振器（ＶＣＯ）の入力―グラウンド間の電位差変動率は１以下であることを特徴とする。
【００１８】
また、本発明のＰＬＬ回路は、少なくとも一つのキャパシタを寄生容量で実現することを特徴とする。
【００１９】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。図１は本発明のＰＬＬ回路の一つの実施の形態を示すブロック図を示し、図２はループフィルタの回路図を示す。図１のブロック図は、従来の技術を説明するブロック図と同じである。
【００２０】
図１に示す発明の実施の形態では、発振回路（図示しない）を内蔵し、制御端子より加えられる制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）３と、その出力周波数を分周する分周器４と、その分周器出力と基準信号として入力される入力信号を比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器１と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ２がフィードバックループを形成することによりＰＬＬが構成されている。ここで、ループフィルタ２は図２に示すように、プラス電源ライン９とマイナス電源ライン１０との間に制御ライン１１を有し、プラス電源ライン９と制御ライン１１の間にコンデンサ８を接続する。またマイナス電源ライン１０と制御ライン１１との間に抵抗５とコンデンサ６の直列接続と、コンデンサ７との並列接続を接続して構成される。このループフィルタは以下に説明する通りスプリアス補償機能を有する。図２のループフィルタはフィルタの一部を構成する回路部分であってもよい。
【００２１】
次に本実施の形態のＰＬＬ回路の動作を図１を参照して詳細に説明する。
【００２２】
今、位相比較器１の出力は位相差に応じた電流出力とし、図２のループフィルタはフィルタの一部を構成しており、ループフィルタの次数は２次とする。電圧制御発振器（ＶＣＯ）３が安定状態である周波数で発振する条件において電源電圧を変化させた時の出力周波数ゲインをＫＶと置く。ここで、電圧制御発振器（ＶＣＯ）３の制御端子−グラウンド間電位差Ｖ１を一定に保った状態で、プラス電源ラインの電圧が変化した時に得た出力周波数ゲインＫＶをＫＶ０、制御端子−電源間電位差Ｖ２を一定に保った状態で、マイナス電源ラインの電位が変化した時に得た出力周波数ゲインＫＶをＫＶ１とする。
【００２３】
図３は電源電位変動に対する制御電位変動の割合をＫと置き、そのＫを０から１まで振ったときの電源電圧対発振周波数をプロットした一例である。さらに図４は図３の傾きをＫに対してプロットしたグラフである。
【００２４】
図４より任意のＫに対する、ＫＶすなわちＫＶＫは、下記式（１）
【００２５】
【数１】
【００２６】
一方、図２に示すループフィルタのプラス電位ラインから制御電位ラインへの伝達関数は抗５、キャパシタ６、キャパシタ７、キャパシタ８の値をそれぞれＲ１、Ｃ１、Ｃ２、Ｃ２’とすると、
【００２７】
【数２】
【００２８】
【数３】
【００２９】
また、ループフィルタのマイナス電位ラインから制御電位ラインへの伝達関数は下記式（４）
【００３０】
【数４】
【００３１】
【数５】
【００３２】
したがってＫＶＫ＝０となるようなｋを選び、さらにｋ＝Ｃ２’／（Ｃ２＋Ｃ２’）となるようなＣ２およびＣ２’を選ぶことにより、さらにループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ直接接続するか、あるいは抵抗等の直線素子を介して接続することにより、同期した電位変化を与えることにより、電圧制御発振器（ＶＣＯ）の電源電圧の変動に対する周波数の変動を制御端子の電位変動で補償することができ、結果として電源電圧変動に対する電圧制御発振器（ＶＣＯ）の周波数変動は最小化される。また、同期した電位変化を与える以外に、電圧制御発振器（ＶＣＯ）電源―グランド間電位差変化に応じて、電圧制御発振器（ＶＣＯ）入力−グランド間電位差を変化させてもよい。あるいは電圧制御発振器（ＶＣＯ）電源―グランド間電位差変化に対する電圧制御発振器（ＶＣＯ）入力−グランド間電位差変動率を１以下にしてもよい。このように、電圧制御発振器（ＶＣＯ）の電源電圧ラインとプラス電位ラインとを、電圧制御発振器（ＶＣＯ）のグラウンドラインとマイナス電位ラインとを分離すること無しに形成するものである。また、フィルタの次数に関わらず、制御電位ラインからプラス電位ラインあるいはマイナス電位ラインへのどちらか一方への接続がキャパシタのみで形成されているものである。
【００３３】
このようにしてＰＬＬとして要求されるループフィルタの定数を求める際にはＣ２＋Ｃ２’をそのまま並列容量とみなすことにより、従来となんら変わらずループフィルタの定数を求めることができる。つまり、従来のものに対し、いかなるループ特性の劣化をももたらさず、電圧制御発振器（ＶＣＯ）の電源−グラウンド間ノイズによる周波数変動のみを低減できる。
【００３４】
以上の説明では主たるフィルタは制御電位ラインとマイナス電位ライン間に形成しているが、制御電位ラインとプラス電位ライン間に主たるフィルタを形成し、制御電位ラインとマイナス電位ライン間に、追加のインピーダンスを挿入しても同様の結果が得られることは明らかである。以上パッシブな２次フィルタを用いる場合について説明したが、任意の次数のフィルタに関しても、あるいはアクティブ素子を用いた場合でも同様な効果を得ることが出来る。
【００３５】
図５に示すようにプラス電位ライン−制御電位ライン間のインピーダンスをＺＰ、マイナス電位ライン−制御電位ライン間のインピーダンスをＺＭ、とするとループフィルタのプラス電位ラインから制御信号ラインへの伝達関数は下記式（６）
【００３６】
【数６】
【００３７】
【数７】
【００３８】
ループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ接続することにより、直接ループフィルタのプラス電位ラインと電圧制御発振器（ＶＣＯ）の電源電圧ラインの電位変動を、ループフィルタのマイナス電位ラインと電圧制御発振器（ＶＣＯ）のグラウンドラインの電位変動をそれぞれ同一にすることが出来るため回路規模の縮小が図れる。
【００３９】
フィルタの次数に関わらず、制御電位ラインからプラス電位ラインあるいはマイナス電位ラインへのどちらか一方への接続がキャパシタのみで形成されていることにより、ループフィルタの各素子値の設計手法に変更を加える必要がなく、素子の値を設計した後に容量値をプラス電位ライン側とマイナス電位ライン側とに分割するだけで、ループフィルタの設計が可能となる。
【００４０】
なお、本発明において、ループフィルタの少なくとも１個のキャパシタを配線に生じる寄生容量で実現してもよい。またループフィルタは、電圧制御発振器（ＶＣＯ）等と同一基板上、あるいは同一ＩＣに搭載してもよい。
【００４１】
【発明の効果】以上説明したようにループフィルタを構成する回路素子をプラス電位とマイナス電位との間に接続し、プラス電位ラインから制御電位ラインへの伝達特性、あるいはマイナス電位ラインから制御電位ラインへの伝達特性が、電圧制御発振器（ＶＣＯ）の電源電圧変動時の周波数変動を補償する制御電位変化の割合とほぼ同じとなる周波数が少なくとも一つは存在するループフィルタを備え、かつ、前記ループフィルタのプラス電位ラインは電圧制御発振器（ＶＣＯ）の電源電圧ラインと、マイナス電位ラインは電圧制御発振器（ＶＣＯ）のグラウンドラインとそれぞれ同期した電位変化をすることにより、電圧制御発振器（ＶＣＯ）の電源電圧の望ましくない変動に対する周波数の変動を制御端子の電位変動で補償することにより、出力周波数変動を最小化し、電源ラインあるいはグラウンドラインを介してのスプリアスを低減する効果がある。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の一つの実施の形態を示すブロック図である。
【図２】ループフィルタの回路図を示す。
【図３】本発明における電圧制御発振器（ＶＣＯ）の電源電圧対出力周波数のグラフである。
【図４】本発明における電圧制御発振器（ＶＣＯ）の電源電圧周波数ゲイン対入力変動割合のグラフである。
【図５】本発明のループフィルタを一般的に表現した図である。
【図６】ＰＬＬ回路のブロック図である。
【符号の説明】
１…位相比較器
２…ループフィルタ
３…電圧制御発振器
４…分周器
５…抵抗
６…キャパシタ
７…キャパシタ
８…キャパシタ
９…プラス電位ライン
１０…マイナス電位ライン
１１…制御ライン
１２…プラス側ループフィルタインピーダンス
１３…マイナス側ループフィルタインピーダンス
Claims (8)
- 制御電圧によりその発振周波数を制御できる電圧制御発振器（ＶＣＯ）と、その出力周波数を分周する分周器と、その分周器出力と基準信号とを比較し、その比較結果に応じた電圧あるいは電流を出力する位相比較器（ＰＤ）と、その位相比較器出力を伝達し制御電圧を生成するループフィルタ（ＬＦ）、によりフィードバックをかけることにより構成される位相同期ループ（ＰＬＬ）回路において、下記式（１）において、ＫＶＫが０付近になるように選ぶことを特徴とするＰＬＬ回路。
ＫＶ１は、電圧制御発振器（ＶＣＯ）がある周波数で発振する条件において電源電圧を変化させたときの出力周波数ゲインをＫＶとして、電圧制御発振器（ＶＣＯ）の制御端子―電源間電位差を変化させずに得た周波数ゲインである。
ｋは、電源電位変動に対する制御電位変動の割合である。
ＫＶＫは、任意のｋに対する電圧制御発振器（ＶＣＯ）の出力周波数ゲインである。 - 上記式（１）において、Ｋｖｏが０付近になるように、ｋを選ぶことを特徴とする上記請求項１に記載のＰＬＬ回路。
- 前記ループフィルタ（ＬＦ）は、制御ラインとマイナス電位ライン間に、キャパシタと、直列接続された抵抗−キャパシタを接続し、制御ラインとプラス電位ライン間に、キャパシタを接続してなることを特徴とする請求項１に記載のＰＬＬ回路。
- 下記式（２）、（４）において、ｋ＝Ｃ２’／（Ｃ２＋Ｃ２’）となるようなＣ２およびＣ２’を選ぶことを特徴とする上記請求項３に記載のＰＬＬ回路。
ここで、Ｒ１は、抵抗の値
Ｃ１は、抵抗Ｒ１と直列接続されたキャパシタの値
Ｃ２は、制御ラインとマイナス電位ラインの間に接続されたキャパシタの値
Ｃ２’は、制御ラインとプラス電位ラインの間に接続されたキャパシタの値
- 上記ループフィルタ（ＬＦ）のプラス電位ラインが電圧制御発振器（ＶＣＯ）の電源ラインと、ループフィルタ（ＬＦ）のマイナス電位ラインが電圧制御発振器（ＶＣＯ）のグランドラインとそれぞれ同期した電位変化をすることを特徴とする上記請求項１に記載のＰＬＬ回路。
- 前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間電位差変化に応じて、電圧制御発振器（ＶＣＯ）の入力―グラウンド間電位差を変化させることを特徴とする請求項１に記載のＰＬＬ回路。
- 前記電圧制御発振器（ＶＣＯ）の電源ライン―グラウンド間の電位差変動に対する電圧制御発振器（ＶＣＯ）の入力―グラウンド間の電位差変動率は１以下であることを特徴とする請求項１に記載のＰＬＬ回路。
- 請求項３に記載のキャパシタの少なくとも一つを寄生容量で実現することを特徴としたＰＬＬ回路。
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