KR0126835B1

KR0126835B1 - 위상 동기 루프 주파수 합성 회로

Info

Publication number: KR0126835B1
Application number: KR1019950001341A
Authority: KR
Inventors: 김정훈
Original assignee: 이형도; 삼성전기주식회사
Priority date: 1995-01-26
Filing date: 1995-01-26
Publication date: 1998-10-01
Also published as: KR960030553A

Abstract

VCO와 TCXO를 일체화하고, 유저에 의해 록킹 타임 및 노이즈 특성을 조정할 수 있도록 하는 PLL 주파수 합성 회로가 개시되는바, 이는 VCO와 TCXO 및 루프 필터를 하이브리드 IC로 일체화함으로써, 전체 PLL 회로의 사이즈를 줄이고, 코스트를 절감하며, 또한, TCXO의 회로부에서 사용하지 않는 PCB 내층 영역에 VCO의 마이크로 스트립 공진기를 실장함으로써, 전체 PLL 회로의 사이즈를 줄일 수 있다. 그리고, 상기 루프 필터의 각 회로 소자사이에 접속되는 제어 단자를 셋트 설계자에 의해 원하는 사양으로 조합시켜 루프 필터의 시정수를 제어하도록 함으로써, 유저가 록킹 타임 및 노이즈 특성을 조정할 수 있으므로 설계 자유도를 높혀 유저측에서 제품 개발 기간을 단축시킬 수 있고, 또한, PLL IC만을 외부에 결합함으로써, 유저측에서 PLL IC 선택의 폭이 넓어지고, 따라서, 기능 추가의 선택폭도 넓어져 셋트 제품 개발시 설계 자유도를 향상시킨다.

Description

위상 동기 루프 주파수 합성 회로

제1도는 종래의 위상 동기 루프 주파수 합성 회로를 나타낸 블럭도.

제2도는 종래의 또다른 위상 동기 루프 주파수 합성 회로를 나타낸 블럭도.

제3도는 이 발명에 따른 위상 동기 루프 주파수 합성 회로를 나타낸 블럭도.

제4도 (a)는 상기 제3도의 루프 필터의 기본적인 일실시예를 나타낸 회로도.

(b)는 상기 (a)의 루프 필터의 필터링 특성을 나타낸 그래프.

제5도는 상기 제3도의 루프 필터와 제어부의 일실시예를 나타낸 상세 회로도.

제6도 (a)는 상기 제5도의 루프 필터의 응용을 나타낸 회로도.

(b),(c)는 상기 (a)의 등가 회로도.

(d)는 상기 (a) 내지 (c)의 루프 필터의 필터링 특성을 나타낸 그래프.

제7도 (a)는 상기 제5도의 루프 필터의 또다른 응용을 나타낸 회로도.

(b),(c)는 상기 (a)의 등가 회로도.

제8도는 이 발명에 따른 위상 동기 루프 회로의 부품 실장예를 나타낸 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 위상 동기 루프 IC 150 : 제어부

200 : 루프 필터 300 : 전압 제어 발진기

400 : 온도보상형 수정 발진기 500 : 하이브리드 IC

13 : 접지 15 : 마이크로 스트립

R1∼R5 : 저항 C1,C2 : 콘덴서

이 발명은 위상 동기 루프(Phase Locked Loop; 이하, PLL이라 칭함.) 주파수 합성(synthesizer) 회로에 관한 것으로서, 더욱 상세하게는 전압 제어 발진기(Voltage Controlled Oscillator; 이하, VCO라 칭함.)와 온도 보상형 수정 발진기(Temporatual Compensated X-tal Oscillator; 이하, TCXO라 칭함.)를 일체화하고, 유저에 의해 록킹 타임(Locking Time) 및 노이즈 특성을 조정할 수 있도록 하는 PLL 주파수 합성 회로에 관한 것이다.

일반적으로 무선 기기의 기본 기능은 전파를 수신하거나 송신하는 것이다. 이 경우 목적으로 하는 주파수 이외의 전파를 수신하거나 송신하지 않도록 주파수의 설정 확도를 높이는 것이 중요하다. 이 확도를 향상시키기 위하여 무선기기의 동조 회로에 사용되고 있는 것이 주파수 합성이다. 즉, 주파수 합성이란 수정 발진기등의 기준 주파수를 이용하여 다른 주파수 성분을 꺼내거나 몇가지 기준 주파수를 조합함으로써 목적으로 하는 주파수를 합성하는 것이다. 이때, 주파수 합성에는 수정 발진 방식, 믹서 방식, PLL 방식 등이 있는데, LSI화가 쉽고 저가격으로 제품화가 용이한 PLL 주파수 합성 방식이 많이 사용되고 있다.

제1도는 이러한 종래의 PLL 주파수 합성 회로를 나타낸 블럭도이다.

제1도를 보면, 각각 모놀리식(Monolithic) IC로 모듈(Module)화된 PLL IC(100), 루프 필터(200), VCO(300)를 1개의 하이브리드 IC로 일체화하였다. 이때, 상기 VCO(300)에서 발생하는 무선 주파수는 프로그램 카운터로 이루어진 비교 주파수 분주부(101)(1/N)에 의해 수 kHz∼수십 kHz 정도 낮은 주파수로 분주된 후 비교 주파수로서 위상 비교기(105)로 제공된다.

또한, TCXO(400)에서 발생되는 기준 주파수는 기준 주파수 분주부(103)(1/R)에 의해 수 kHz∼수십 kHz 정도 낮은 주파수로 분주된 후 상기 위상 비교기(105)로 입력된다. 이때, 상기 위상 비교기(105)는 상기 기준 주파수와 비교 주파수의 위상차에 따른 펄스폭을 가진 펄스를 출력한다.

여기서, 펄스폭은 각각의 위상차에 따라 변화한다. 그리고, 위상차분의 펄스를 출력하고 있는 이외의 시간은 위상 비교기의 출력단자가 고임피던스로 된다. 이때, 상기 위상 비교기(105)에서 출력되는 위상차에 따른 펄스는 로우 패스 필터로 이루어진 루프 필터(200)로 입력되어 평활에 의해 직류 성분으로 변환된 후 다시 VCO(300)로 제공된다.

즉, 안정도면에서 떨어지는 VCO(300)를 주파수 특성이 우수한 TCXO 수준으로 유지하기 위한 회로 구성이 바로 PLL IC(100)이다.

그러나, 상기된 제1도는 PLL IC(100)와 VCO(300)를 하이브리드 IC로 일체화하였기 때문에 유저측에서 IC 선택 및 기능 추가의 선택권이 없어 셋트 제품의 개발시 자유도가 떨어지는 문제점이 있었다. 또한, 루프 필터도 상기 하이브리드 IC로 일체화되었기 때문에 PLL 회로의 성능을 결정하는 록킹 타임(Locking Time) 및 노이즈 특성의 개선이 불가능한 문제점이 있었다.

제2도는 종래의 PLL 주파수 합성 회로의 또다른 실시예로서, VCO(300) 모듈에는 신호를 만들기 위한 LC 공진부(301)를 두고, VCO(300)의 증폭기(303)는 PLL IC(100) 내부에 내장하였다. 이때, 상기 제2도의 동작은 상기 제1도와 동일하므로 설명을 생략한다.

그러나, 상기된 제2도는 PLL IC이 소형화 및 칩 부품의 개발로 전체 회로 사이즈면에서 많이 개선되었으나, 아직도 사이즈면에서 비중이 높은 VCO와 TCXO를 개별적인 모듈로 사용하기 때문에 제품의 사이즈가 커지면서 사이즈에 제한이 따르고 코스트가 상승하는 문제점이 있었다.

이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 VCO와 TCXO 및 루프 필터를 하이브리드 IC로 일체화하고, 상기 루프 필터의 각 회로 소자사이에 제어 단자를 접속하고, 접속된 각 제어 단자의 조합에 의해 루프 필터의 시정수를 조정함으로써, 제품의 전체 사이즈를 줄이고 하이브리드 IC화에 의해 코스트를 절감하며, 제어 단자의 조합에 의해 유저가 록킹 타임 및 노이즈 특성을 조정할 수 있으므로 설계 자유도를 높혀 유저측에서 제품 개발 기간을 단축시킬 수 있도록 하는 PLL 주파수 합성 회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 이 발명에 따른 PLL 주파수 합성 회로의 특징은, 비교 주파수와 기준 주파수의 위상차에 따른 펄스폭을 가진 펄스를 출력하는 PLL IC와, 상기 PLL IC에서 출력되는 펄스를 평활에 의해 DC 성분으로 변환하는 루프 필터와, 상기 루프 필터에서 출력되는 DC 성분에 상응하는 비교 주파수를 상기 PLL IC로 발생시키는 VCO와, 자체 발진에 의해 기준 주파수를 상기 PLL IC로 발생시키는 TCXO로 구성되는 PLL 주파수 합성 회로에 있어서, 상기 루프 필터, VCO, TCXO는 1개의 하이브리드 IC로 일체화하고, PLL IC만을 외부에 결합하며, 상기 루프 필터의 각 회로 소자 사이에 소정의 제어 단자를 접속하고, 접속된 제어 단자들을 외부에서 각각 또는 서로 서로 숏트 및 오픈시키는 조합에 의해 루프 필터의 시정수를 조정하여 루프 필터의 통과 대역폭을 제어하는데 있다.

이하, 이 발명에 따른 PLL 주파수 합성 회로의 바람직한 일실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.

제3도는 이 발명에 따른 PLL주파수 합성 회로의 블럭도이다. 제3도를 보면, 비교 주파수와 기준 주파수의 위상차에 따른 펄스폭을 가진 펄스를 출력하는 PLL IC(100)와, 상기 PLL IC(100)에서 출력되는 펄스를 평활에 의해 DC 성분으로 변환하는 루프 필터(200)의 시정수를 조절하는 제어부(150)와, 상기 루프 필터(200)에서 출력되는 DC 성분을 입력받아 비교 주파수를 발생시키는 VCO(300)와, 기준 주파수를 발생시키는 TCXO(400)로 구성된다. 이때, 상기 루프 필터(200), VCO(300), TCXO(400)는 1개의 하이브리드 IC(500)로 일체화하여 전체 PLL 회로의 사이즈를 줄이고, 전체 PLL 회로를 구성하기 위해서 PLL IC(100)만을 외부에 결합한다. 따라서, 셋트 설계자는 원하는 타입의 PLL IC(100)를 선택할 수 있으므로 PLL IC의 선택 및 기능 추가의 폭이 넓어진다. 그리고, 상기 제3도에서 제어부(150)를 제외한 나머지 동작은 상기된 제1도와 동일하므로 설명을 생략하고, 제어부(150)와 제어부(150)에 의해 시정수가 조절되는 루프 필터(200)에 대해서만 설명한다. 즉, 제4도 (a)는 기본 루프 필터의 구성을 나타낸 회로도로서, 저항(R)과 콘덴서(C)가 병렬로 연결된다.

이때, 전달 함수(H(S))는

이 된다. 따라서, 주파수 특성은 제4도 (b)와 같으며, 이때 기울기(Slope)는 6dB/oct=20dB/decade가 된다. 여기서, 0ct는 2배 주파수 범위이며, 20log 2=6dB이다.

한편, 제5도는 상기 제어부(150)와 루프 필터(200)의 일실시예를 나타낸 상세 회로도이다.

제5도를 보면, PLL IC(100)의 위상 검출부와 VCO(300) 사이에 직렬 연결된 저항(R1,R2,R3)과, 상기 저항(R1,R2) 사이에 직렬로 연결되는 저항(R4) 및 콘덴서(C1)와, 상기 저항(R2,R3) 사이에 직렬로 연결되는 저항(R5) 및 콘덴서(C2)로 구성된다. 이때, 제어부(150)는 상기 루프 필터(200)의 시정수(Time Contant)를 조절하는 제어 단자로서, 제1단자(1)는 상기 저항(R1,R2)사이에 접속되고, 제2단자(2)는 저항(R4)과 콘덴서(C1) 사이에 접속되고, 제3단자(3)는 저항(R2,R3) 사이에 접속되고, 제4단자(4)는 저항(R5)과 콘덴서(C2) 사이에 접속된다.

즉, 상기 제어단자(1,2,3,4)를 각각 또는 서로 서로 쇼트 및 오픈시킴에 의해 상기 루프 필터(200)의 시정수를 변화시킨다. 그리고, 상기 루프 필터(200)의 시정수가 변하면 루프 필터(200)의 전달 함수가 달라지고, 전달 함수가 달라지면 루프 필터(200)의 통과 대역폭이 달라진다. 이때, 대역폭이 좁아지면 록킹 타임이 길어지나 노이즈가 적어지고, 대역폭이 넓어지면 록킹 타임을 짧아지나 출력 파형에 리플이 많이 발생한다. 그러므로, 셋트 설계자는 제어부(150)의 제1 내지 제4단자를 조합하여 루프 필터(200)의 시정수를 조절하면 필터의 특성을 변화시킬 수 있다.

제6도 (a)는 제어부(150)의 제1, 제2단자와 제3, 제4단자를 숏트(1-2,3-4)시켰을때의 상기 제5도의 루프 필터(200)의 응용 회로도로서, 제1, 제2단자와 제3, 제4단자가 숏트되어 있으므로 저항(R4,R5)은 필요없게된다. 이때, 제6도 (a)를 테브닌(Thevenin)법칙에 의해 제6도 (b)와 같이 등가적으로 다시 도시하면,

이다. 그리고, 다시 제6도 (c)와 같이 도시하면,

이다. 따라서,

이때, 상기 식(1)의 전달 함수(H(S))를 다시 정리하면,

이다.

만약, R1=R2이고 C1=C2이면,

이다.

따라서, 상기 식(2)의 전달 함수는 제4도의 기본 필터의 대역폭과 비슷하지만 제6도 (d)에서와 같이 기울기가 12dB/oct로서 저지영역에서의 특성이 개선된다.

제7도(a)는 제어부(150)의 제1 내지 제4단자를 숏트 및 오프시키지 않았을 경우의 회로도로서, 상기 제5도와 동일한 회로이다.

이때, 상기 제7도(a)를 테브닌 법칙에 의해 제7도(b)와 같이 다시 등가적으로 도시하면,

이다.

그리고, 다시 제7도(c)와 같이 도시하면,

이다. 따라서,

이다.

여기서,

이고, BC, DE, CE이다.

이때, Vout=V_Th2이므로,

따라서, 제7도(d)와 같이 루프 필터(200)의 주파수 특성이 달라진다.

제8도는 이 발명에 따른 위상 동기 루프 회로의 부품 실장예를 나타낸 단면도로서, 다중 PCB를 채용하고, TCXO(400)에서 사용하지 않는 내층 영역에 VCO(300)의 마이크로 스트립(μ-Strip)공진기(Resonator)(15)를 배치한다. 즉, TCXO는 발진용으로 온도 보상형 크리스탈을 쓰기 때문에 PCB의 내층은 이용하지 않는다.

따라서, VCO에서 주파수 결정을 담당하는 마이크로 스트립 공진기(15)를 제8도와 같이 TCXO 회로부의 4층 PCB의 내층에 실장하면, 전체 PLL 회로의 사이즈를 줄일 수 있다.

이상에서와 같이 이 발명에 따른 PLL 주파수 합성 회로에 의하면, VCO와 TCXO 및 루프 필터를 하이브리드 IC로 일체화함으로써, 전체 PLL 회로의 사이즈를 줄이고, 코스트를 절감한다. 또한, TCXO의 회로부에서 사용하지 않는 PCB 내층 영역에 VCO의 마이크로 스트립 공진기를 실장함으로써, 전체 PLL 회로의 사이즈를 줄일 수 있다. 그리고, 상기 루프 필터의 각 회로 소자사이에 접속되는 제어 단자를 셋트 설계자에 의해 원하는 사양으로 조합시켜 루프 필터의 시정수를 제어하도록 함으로써, 유저가 록킹 타임 및 노이즈 특성을 조정할 수 있으므로 설계 자유도를 높혀 유저측에서 제품 개발 기간을 단축시킬 수 있다.

또한, PLL IC만을 외부에 결합함으로써, 유저측에서 PLL IC 선택의 폭이 넓어지고, 따라서, 기능 추가의 선택폭도 넓어져 셋트 제품 개발시 설계 자유도가 향상된다.

Claims

비교 주파수와 기준 주파수의 위상차에 따른 펄스폭을 가진 펄스를 출력하는 위상 동기 루프 IC와, 상기 위상 동기 루프 IC에서 출력되는 펄스를 평활에 의해 직류 성분으로 변환하는 루프 필터와, 상기 루프 필터에서 출력되는 직류 성분에 상응하는 비교 주파수를 상기 위상 동기 루프 IC로 발생시키는 전압 제어 발진기와, 자체 발진에 의해 기준 주파수를 상기 위상 동기 루프 IC로 발생시키는 수정 발진기로 구성되는 위상 동기 루프 주파수 합성 회로에 있어서, 상기 루프 필터, 전압 제어 발진기, 수정 발진기는 1개의 하이브리드 IC로 일체화하고, 위상 동기 루프 IC만을 외부에 결합하며, 상기 루프 필터의 각 회로 소자 사이에 소정의 제어 단자를 접속하고, 접속된 제어 단자들을 외부에서 각각 또는 서로 서로 숏트 및 오픈시키는 조합에 의해 루프 필터의 시정수를 조정하여 루프 필터의 통과 대역폭을 제어함을 특징으로 하는 위상 동기 루프 주파수 합성 회로.
제1항에 있어서, 상기 수정 발진기가 실장되는 프린트 회로 기판의 내층 영역에 전압 제어 발진기의 마이크로 스트립 공진기를 실장함을 특징으로 하는 위상 동기 루프 주파수 합성 회로.