JP2022514233A - 直接フィードフォワード回路を備える位相同期ループ（ｐｌｌ） - Google Patents

Abstract

位相ロックループ（ＰＬＬ）デバイス（１０２Ａ）が、１）フィードバッククロック信号と基準クロック信号との間の位相オフセットを示す誤差信号を出力するように構成される検出器（１０４Ａ）、２）検出器（１０４Ａ）に結合され、誤差信号に基づいてチャージポンプ信号を出力するように構成されるチャージポンプ（１０６Ａ）、３）フィードバック経路（２０２）と、入力ノード（１０９Ａ）と、基準ノード（１１１Ａ）と、出力ノードとを備える積分器（１０８Ａ）であって、入力ノードがチャージポンプに結合されチャージポンプ信号を受信する積分器、４）抵抗器を介して積分器（１０８Ａ）の出力ノードに結合される電圧制御発振器（１１２Ａ）、及び５）検出器（１０４Ａに直結され、ＶＣＯ（１１２Ａ）によって受信された電圧を補正するために誤差信号の平均されたバージョンを適用するように構成されるフィードフォワード回路（１１０Ａ）を含む。

Description

位相同期ループ（ＰＬＬ）は、２つの入力信号間の位相差に基づく出力信号を提供するために用いられる制御回路である。例示のＰＬＬトポロジーには、位相検出器、チャージポンプ、ループフィルタ、及び電圧制御発振器（ＶＣＯ）が含まれる。ＰＬＬの使用例には、信号復調、ノイズの多い通信チャネルからの信号回復、入力周波数に基づく周波数合成、及び、正確なタイミングのクロックパルスの分布などがある。ＰＬＬを用いる例示のシステムには、無線システム、テレコミニケーションシステム、及び／又はコンピュータシステムが含まれる。

ＰＬＬは不完全な制御回路であり、位相ノイズの形態の不正確さが問題となっている。位相ノイズは、電圧制御発振器、チャージポンプ、及び／又はループフィルタなどのＰＬＬ構成要素の不完全性により生じる。ＰＬＬを小型化しようとすることによって、位相ノイズが高まることが分かってきている。ＰＬＬ設計と性能を改善する取り組みが現在進められている。

本開示の少なくとも一つの例に従って、位相ロックループ（ＰＬＬ）デバイスが、フィードバッククロック信号と基準クロック信号との間の位相オフセットを示すために誤差信号を出力するように構成される検出器を含む。ＰＬＬデバイスはまた、検出器に結合され、誤差信号に基づいてチャージポンプ信号を出力するように構成されるチャージポンプを含む。ＰＬＬデバイスはまた、フィードバック経路、入力ノード、基準ノード、及び出力ノードを備えた積分器を含み、入力ノードはチャージポンプに結合され、チャージポンプ信号を受信する。ＰＬＬデバイスは、抵抗器を介して積分器の出力ノードに結合された電圧制御発振器（ＶＣＯ）も含む。ＰＬＬデバイスはまた、検出器に直接結合され、ＶＣＯが受信した電圧レベルを補正するために誤差信号の平均されたバージョンを適用するように構成されるフィードフォワード回路を含む。

本開示の少なくとも一つの例に従って、或る装置が、クロック信号に基づいて動作するように構成される回路要素を含む。この装置はまた、基準クロック信号に基づいてクロック信号を調節するように構成されるＰＬＬを含む。ＰＬＬは、フィードバッククロック信号と基準クロック信号との間の位相オフセットを示すために誤差信号を出力するように構成される検出器を含む。また、ＰＬＬは、検出器に結合され、誤差信号に基づいてチャージポンプ信号を出力するように構成されるチャージポンプを含む。ＰＬＬはまた、フィードバック経路、入力ノード、基準ノード、及び出力ノードを備えた積分器を含み、入力ノードはチャージポンプに結合され、チャージポンプ信号を受信する。また、ＰＬＬは抵抗器を介して積分器の出力ノードに結合されるＶＣＯを含み、ＶＣＯは、積分器の出力に基づいてクロック信号の位相を調節するように構成される。ＰＬＬはまた、検出器に直接結合され、ＶＣＯが受信した電圧レベルを補正するために誤差信号の平均されたバージョンを適用するように構成されるフィードフォワード回路を含む。

本開示の少なくとも一つの例に従って、ＰＬＬ方法が、フィードバッククロック信号と基準クロック信号との間の位相オフセットを示す誤差信号を検出器によって検出することを含む。この方法はまた、誤差信号に基づいてチャージポンプ出力を調節することを含む。この方法はまた、積分器によって、チャージポンプ出力を時間の関数として積分することを含む。この方法はまた、積分されたチャージポンプ出力を電圧信号に変換することを含む。この方法はまた、検出器に直接結合されたフィードフォワード回路を用いて、電圧信号に補正を適用することを含む。この方法はまた、電圧制御された発振器によって、補正された電圧信号を用いて、補正された電圧信号に基づく位相を出力信号に提供することを含む。

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

種々の例に従った電子デバイスを図示するブロック図である。

種々の例に従った位相ロックループ（ＰＬＬ）回路を図示する概略図である。

種々の例に従った別のＰＬＬ回路を図示する概略図である。

様々な例に従った、モデル化された構成要素を有するＰＬＬ回路を図示するブロック図である。

種々の例に従った、種々のＰＬＬ回路に対する周波数の関数としての位相ノイズを図示するグラフである。

種々の例に従ったＰＬＬ方法を図示するフローチャートである。

本明細書には、位相ノイズを低減するための直接フィードフォワード回路に関与する、位相ロックループ（ＰＬＬ）回路、デバイス、及び方法が開示される。本明細書では、「直接フィードフォワード回路」とは、ＰＬＬ回路の位相検出器に接続されるフィードフォワード回路を指す。例示のＰＬＬ回路において、位相検出器は、入力信号位相を基準信号位相と比較し、誤差信号（例えば、ＵＰ又はＤＯＷＮ信号）を提供する。例示のＵＰ信号が、入力信号位相が基準信号位相に向かって増大させる必要があることを示している。例示のＤＯＷＮ信号が、基準信号位相に向かって入力信号位相を下げる必要があることを示している。フィードフォワード回路は、位相検出器から誤差信号を受信し、ＰＬＬ回路のための出力信号を提供する電圧制御発振器（ＶＣＯ）に供給される電圧を調節する。幾つかの例において、フィードフォワード回路は、ＰＬＬ回路のループフィルタにフィードフォワード信号を提供する。より具体的には、フィードフォワード信号は、ループフィルタの出力が調節され、その結果、ＶＣＯに供給される電圧に調節をもたらすように、ループフィルタのための基準信号を調節するために用いられる。他の例において、フィードフォワード回路は、ＶＣＯの入力ノードにフィードフォワード信号を提供して、ＶＣＯに供給される電圧を調節する。どちらのケースでも、フィードフォワード信号は、位相ノイズを低減する補正をＰＬＬ回路出力に提供する。

幾つかの例において、フィードフォワード回路は、第１及び第２の分岐を含む２つの分岐を含む。第１の分岐は位相検出器の第１の出力ノード（例えば、ＵＰ信号ノード）に結合され、第２の分岐は第２の出力ノード（例えば、ＤＯＷＮ信号ノード）に結合される。一例として、第１の分岐はインバータ及び第１の抵抗器を含み、一方、第２の分岐はバッファ及び第２の抵抗器を含む。第１及び第２の分岐はフィードフォワード回路の出力ノードで接合され、その結果、フィードフォワード回路はその出力ノードで入力の平均された値を提供する。

フィードフォワード回路によって提供される補正により、ＰＬＬ回路出力における位相誤差は他のＰＬＬ回路トポロジーに比べて減少する。加えて、開示されたＰＬＬ回路トポロジーは、他のＰＬＬ回路トポロジーと比較して少なくとも構成要素の幾つかが小さいため、小型化をサポートする。幾つかの例において、開示されたＰＬＬ回路トポロジーは、ＷｉＦｉ無線デバイス、及び／又は、ＰＬＬの低ノイズ性能が必要とされる他のシナリオと共に用いられる。理解を深めるために、種々のＰＬＬ回路オプション、フィードフォワード回路オプション、及び関連するＰＬＬ方法オプションを、図を用いて以下に説明する。

図１は、種々の例に従った電子デバイス１００を図示するブロック図である。図１において、電子デバイス１００は、集積回路（ＩＣ）、マルチダイモジュール、印刷回路基板、コンシューマ製品（例えば、無線デバイス、テレコミニケーションデバイス、又はコンピュータデバイス）、及び／又は他のデバイスを表す。図示されるように、電子デバイス１００は、他の構成要素１１６に結合されたＰＬＬ回路１０２を含む。別の例において、他の構成要素１１６は変化する。一例において、他の構成要素１１６は信号復調構成要素を含む。別の例において、他の構成要素１１６は信号回復構成要素を含む。別の例において、他の構成要素１１６は周波数合成構成要素を含む。別の例において、他の構成要素１１６はクロック分布構成要素を含む。異なる例において、電子デバイス１００は、無線システム、テレコミニケーションシステム、及び／又はコンピュータシステムで用いるためのユニットとして販売される。

図１に示すように、ＰＬＬ回路１０２は、他の構成要素１１６からフィードバック信号（ＣＬＫ）を受信する位相又は周波数検出器（ＰＦＤ）１０４を含む。ＰＦＤ１０４は、基準クロック信号（ＲＥＦ＿ＣＬＫ）も受信する。ＰＦＤ１０４の出力は、ＣＬＫ信号の位相とＲＥＦ＿ＣＬＫ信号の位相との間の誤差信号である。前述したように、ＰＦＤ１０４からの例示の出力は、ＣＬＫ信号がＣＬＫ＿ＲＥＦ信号と整合するためにようにどのように調節されるべきかを示すＵＰ又はＤＯＷＮ信号を含む（ＵＰはＣＬＫ信号のための位相を増大させることを指し、ＤＯＷＮはＣＬＫ信号のための位相を減少させることを指す）。ＰＦＤ１０４からの出力は、チャージポンプ１０６及びフィードフォワード回路１１０に供給される。チャージポンプ１０６の出力は、ループフィルタ１０８の第１の入力ノード１０９に提供される。

一つの例（オプション１と標示されている）において、フィードフォワード回路１１０は、ループフィルタ１０８の第２の入力ノード１１１へのフィードフォワード信号を提供する。オプション１では、フィードフォワード信号は、フィードフォワードノード１１５で基準信号（Ｖ＿ＲＥＦ^＊）と組み合わされる。ここで、Ｖ＿ＲＥＦ^＊は抵抗器（Ｒ＿０１）に基準信号（Ｖ＿ＲＥＦ）を印加することによって得られる。より具体的には、ループフィルタ１０８の出力は、第２の入力ノード１１１に印加されたフィードフォワード信号とのＶ＿ＲＥＦ*信号の組み合わせの関数であり、ここで、ループフィルタ１０８の出力は、ＶＣＯ１１２の入力ノード１１４に電圧を提供するために用いられる。ＶＣＯ１１２の出力は、ＶＣＯ１１２の入力ノード１１４における電圧に基づく位相を有する信号である。

別の例（オプション２と標示されている）において、フィードフォワード回路１１０は、ＶＣＯ１１２の入力ノード１１４に結合されたフィードフォワードノード１１７にフィードフォワード信号を提供する。オプション２では、ループフィルタ１０８の出力は、フィードフォワードノード１１７におけるフィードフォワード信号と組み合わされ、組み合わされた信号がＶＣＯ１１２の入力ノード１１４に提供され、その結果、入力ノード１１４における電圧が、フィードフォワード回路１１０からのフィードフォワード信号に基づいて調節される。オプション１及び２のいずれかで、フィードフォワード回路１１０はＰＦＤ１０４に直接結合され、フィードフォワード信号は、ＰＬＬ回路１０２の出力信号１１８内の位相誤差が低減されるように、ＶＣＯ１１２に提供される電圧を調節するために用いられる。

動作において、ＰＬＬ回路１０２のＰＦＤ１０４は、ＣＬＫ信号とＲＥＦ＿ＣＬＫ信号との間の位相オフセットを示す誤差信号を出力するように構成される検出器である。チャージポンプ１０６は、ＰＦＤ１０４に結合され、誤差信号に基づいてチャージポンプ信号を出力するように構成される。幾つかの例において、ループフィルタ１０８は、フィードバック経路と、入力ノード（例えば、第１の入力ノード１０９）と、基準ノード（例えば、第２の入力ノード１１１）と、出力ノードとを有する積分器を含み、入力ノードは、チャージポンプ１０６に結合され、チャージポンプ信号を受信する。幾つかの例において、ＶＣＯ１１２は、抵抗器を介して積分器の出力ノードに結合される。一方、フィードフォワード回路１１０は、ＰＦＤ１０４に直接結合され、誤差信号の平均されたバージョンを適用して、ＶＣＯ１１２によって受信された電圧レベルを補正するように構成される。

幾つかの例において（オプション１のように）、フィードフォワード回路１１０は、積分器の基準ノードに結合され（例えば、フィードフォワードノード１１５が第２の入力ノード１１１に接続される）、誤差信号の平均されたバージョンを基準ノードに適用して、ＶＣＯ１１２によって受信された電圧レベルを補正する。このような例では、基準信号抵抗器（例えば、Ｒ＿Ｏ１）が、基準信号ノード（例えば、第２の入力ノード１１１）とフィードフォワードノード１１５との間にあり、ここで、フィードフォワード回路１１０は、フィードフォワード信号を積分器の基準ノードに印加する。

他の例において（オプション２のように）、フィードフォワード回路１１０は、ループフィルタ１０８の出力における抵抗器（例えば、図２及び３参照）とＶＣＯ１１２との間のフィードフォワードノード１１７に結合し、フィードフォワード回路１１０は、誤差信号の平均されたバージョンをフィードフォワードノード１１７に適用して、ＶＣＯ１１２によって受信された電圧レベルを補正する。オプション１及び２のいずれについても、幾つかの例において、ループフィルタ１０８のための積分器のフィードバック経路は、コンデンサのみを含む。他の例において、ループフィルタ１０８のための積分器のフィードバック経路は、コンデンサ及びフィードバック抵抗器を含む。

幾つかの例において、ＰＦＤ１０４は第１の出力ノード及び第２の出力ノードを含む（例えば、図２～４参照）。このような例において、フィードフォワード回路１１０は、第１の出力ノードに結合された第１の経路と、第２の出力ノードに結合された第２の経路とを含む。第１及び第２の経路は、ＰＦＤ１０４の第１及び第２の出力ノードから出力される（誤差信号に対応する）パルスを平均するように動作する。一例では、ＰＦＤ１０４の第１の出力ノードは、第１の経路にＵＰ信号を出力するように構成され、検出器の第２の出力ノードは、第２の経路にＤＯＷＮ信号を出力するように構成される。幾つかの例において、フィードフォワード回路１１０の第１の経路は、インバータ及び第１の抵抗器を含み、フィードフォワード回路１１０の第２の経路は、バッファ及び第２の抵抗器を含む。また、幾つかの例において、フィードフォワード回路１１０はＶｄｄ／（２×π）の利得を有し、ここで、Ｖｄｄは、積分器に供給されるパワーサプライ電圧である。

図２は、種々の例に従ったＰＬＬ回路１０２Ａを図示する概略図である。図２の例において、ＰＬＬ回路１０２Ａは、フィードフォワードオプション１の図１のＰＬＬ回路１０２に対応する。より具体的には、ＰＬＬ回路１０２Ａは、チャージポンプ１０６Ａに結合されたＰＦＤ１０４Ａを含み、ここで、ＰＦＤ１０４Ａ及び図２のチャージポンプ１０６Ａは図１のＰＦＤ１０４及びチャージポンプ１０６の例である。図示するように、ＰＦＤ１０４Ａは、基準クロック信号（ＲＥＦ＿ＣＬＫ）及びフィードバック信号（ＣＬＫ）を入力として受け取る。幾つかの例において、ＰＦＤ１０４Ａの出力は、ＲＥＦ＿ＣＬＫ信号の位相と整合するためにＣＬＫ信号の位相が増大される必要がある場合にＵＰ信号となる。一方、幾つかの例において、ＰＦＤ１０４Ａの出力は、ＲＥＦ＿ＣＬＫ信号の位相と整合するためにＣＬＫ信号の位相が低減される必要がある場合にＤＯＷＮ信号となる。

図２の例において、チャージポンプ１０６Ａは、ＰＦＤ１０４ＡからＵＰ信号及びＤＯＷＮ信号を受信し、それに応じてループフィルタ１０８Ａへのチャージポンプ信号を調節する。より具体的には、チャージポンプ１０６Ａの出力は、ループフィルタ１０８Ａの負入力ノード１０９Ａ（図１における第１入力ノード１０９の一例）に入力される。図２において、ループフィルタ１０８Ａは、フィードバックループ２０２におけるコンデンサ２０４を備える演算増幅器２０１を用いて形成される積分器に対応する。一方、フィードフォワード回路１１０Ａ（図１におけるフィードフォワード回路１１０の例）は、ループフィルタ１０８Ａの正の入力ノード１１１Ａ（図１における第２の入力ノード１１１の例）にフィードフォワード信号（図２において「ＦＦＳ」と標示されている）を提供する。図２に表されるように、フィードフォワード信号は、ループフィルタ１０８Ａの正入力への入力としてＶ＿ＲＥＦ^＊信号と組み合わされ、ここで、Ｖ＿ＲＥＦ^＊信号は、Ｖ＿ＲＥＦ信号及びＲ＿Ｏ１の関数である（Ｖ＿ＲＥＦ^＊信号は、Ｒ＿Ｏ１によるＶ＿ＲＥＦ信号の派生バージョンである）。

ループフィルタ１０８Ａの出力は、負の入力ノード１０９Ａ及び正の入力ノード１１１Ａにおける信号間の差の関数である。図２の例において、ループフィルタ１０８Ａの出力は、抵抗器（Ｒ＿ＯＵＴ）及びコンデンサ（Ｃ＿ＯＵＴ）を有するＲＣ回路に提供される。Ｒ＿ＯＵＴとＣ＿ＯＵＴとの間には、ＶＣＯ１１２Ａの入力ノード１１４Ａに結合するノード２０８がある。従って、ＰＬＬ回路１０２Ａについては、ＶＣＯ１１２Ａの入力ノード１１４Ａにおける電圧は、ＰＦＤ１０４Ａ、チャージポンプ１０６Ａ、フィードフォワード回路１１０Ａ（ループフィルタ１０８Ａの入力ノード１１１Ａにフィードフォワード信号を印加する）、ループフィルタ１０８Ａ、及びＲＣ回路の動作の関数であり、ここで、フィードフォワード回路１１０Ａを用いると、ＰＰＬ回路１０２Ａに対する出力信号の位相ノイズが低減される。

図３は、種々の例に従った別のＰＬＬ回路１０２Ｂを図示する概略図である。図３の例において、ＰＬＬ回路１０２Ｂは、フィードフォワードオプション２を備えた図１のＰＬＬ回路１０２に対応する。より具体的には、ＰＬＬ回路１０２Ｂは、チャージポンプ１０６Ｂに結合されたＰＦＤ１０４Ｂを含み、ここで、図３のＰＦＤ１０４Ｂ及びチャージポンプ１０６Ｂは、図１のＰＦＤ１０４及びチャージポンプ１０６の例である。図示するように、ＰＦＤ１０４Ｂは、基準クロック信号（ＲＥＦ＿ＣＬＫ）及びフィードバック信号（ＣＬＫ）を入力として受信する。幾つかの例において、ＰＦＤ１０４Ｂの出力は、ＲＥＦ＿ＣＬＫ信号の位相と整合させるためにＣＬＫ信号の位相を増大させる必要がある場合はＵＰ信号となる。一方、幾つかの例において、ＰＦＤ１０４Ｂの出力は、ＲＥＦ＿ＣＬＫ信号の位相に整合させるためにＣＬＫ信号の位相を減少させる必要がある場合はＤＯＷＮ信号となる。

図３の例において、チャージポンプ１０６Ｂは、ＰＦＤ１０４ＢからＵＰ信号及びＤＯＷＮ信号を受信し、ループフィルタ１０８Ｂへの電流を上下に調節する。より具体的には、チャージポンプ１０６Ｂの出力は、ループフィルタ１０８Ｂの負入力ノード１０９Ｂ（図１における第１の入力ノード１０９の例）に入力される。一方、ループフィルタ１０８Ｂの正入力ノード１１１Ｂ（図１における第２の入力ノード１１１の例）には基準電圧が入力される。図３において、ループフィルタ１０８Ｂは、フィードバックループ３０２内にコンデンサ３０４を備える演算増幅器３０１を用いて形成される積分器に対応する。

図３において、ループフィルタ１０８Ｂの出力は、負の入力ノード１０９Ｂ及び正の入力ノード１１ＩＢにおける信号間の差の関数である。図示のように、ループフィルタ１０８Ｂの出力は、抵抗器（Ｒ＿ＯＵＴ）及びコンデンサ（Ｃ＿ＯＵＴ）を有するＲＣ回路に提供される。Ｒ＿ＯＵＴとＣ＿ＯＵＴとの間には、ＶＣＯ１１２Ｂの入力ノード１１４Ｂに結合するノード３０８がある。図３の例において、ノード３０８は、フィードフォワード回路１１０Ｂからフィードフォワード信号（図３では「ＦＦＳ」と標示されている）を受信する。従って、ＰＬＬ回路１０２Ｂについて、ＶＣＯ１１２Ｂの入力ノード１１４Ｂにおける電圧は、ＰＦＤ１０４Ｂ、チャージポンプ１０６Ｂ、ループフィルタ１０８Ｂ、ＲＣ回路、及びフィードフォワード回路１１０Ｂ（ノード３０８にフィードフォワード信号を印加する）の動作の関数であり、ここで、フィードフォワード回路１１０Ｂを用いると、ＰＰＬ回路１０２Ｂに対する位相ノイズが低減される。

図４は、様々な例に従ったモデル化された構成要素を備えるＰＬＬ回路１０２Ｃを図示するブロック図である。図４の例において、ＰＬＬ回路１０２Ｃは、図２のＰＬＬ回路１０２Ａ、図３のＰＬＬ回路１０２Ｂ、又はフィードフォワードオプション１又は２を有する図１のＰＬＬ回路１０２に対応する。図示のように、ＰＬＬ回路１０２ＣはＰＦＤ１０４Ｃを含み、これは、図３のＰＦＤ１０４Ｂ又は図１のＰＦＤ１０４の一例である。ＰＦＤ１０４Ｃへの入力には、フィードバック信号（ＣＬＫ）と基準信号（ＲＥＦ＿ＣＬＫ）が含まれる。より具体的には、図４の例では、ＲＥＦ＿ＣＬＫ信号は、スライサー４０２を介してＰＦＤ１０４Ｃに提供されるものとして表される。一方、ＣＬＫ信号は、ＶＣＯ１１２Ｃの出力（図３のＶＣＯ１１２Ｂ又は図１のＶＣＯ１１２の例）を、分周器バッファ４０６及びフィードバック分周器４０８に渡すことによって、ＰＦＤ１０４Ｃに供給されるものとして表され、フィードバック分周器４０８の出力は、ＣＬＫ信号である。図４の例において、ＰＬＬ回路１０２Ｃは、図３のＰＬＬ回路１０２Ｂに、又はフィードフォワードオプション２の図１のＰＬＬ１０２に対応する。

図４において、チャージポンプ１０６ＣはＰＦＤ１０４Ｃの出力を受信し、ここで、チャージポンプ１０６Ｃは、図３のチャージポンプ１０６Ｂ又は図１のチャージポンプ１０６の一例である。図４に表されるように、チャージポンプ１０６Ｃは、利得（Ｋｄ）をＰＦＤ１０４Ｃからの信号に適用する。その後、図３におけるループフィルタ１０８Ｂ又は図１におけるループフィルタ１０８の一例であるループフィルタ１０８Ｃは、チャージポンプ１０６Ｃの出力に積分（１／ｓＣ）による周波数依存利得を印加する。ループフィルタ１０８Ｃの出力は、図３のフィードフォワード回路１１０Ｂ又は図１のフィードフォワード回路１１０の例であるフィードフォワード回路１１０Ｃの出力と組み合わされる。図４に表されるように、フィードフォワード回路１１０Ｃは、利得（Ｋｆ）をＰＦＤ１０４Ｃの出力に適用する。フィードフォワード回路１１０Ｃの出力とループフィルタ１０８Ｃの出力はノード４０４で結合され、これは、図３のノード３０８又は図１のフィードフォワードノード１１７の例である。ノード４０４からの出力はＶＣＯ１１２Ｃに供給され、その結果、ＶＣＯ１１２Ｃが、ノード４０４における信号の関数として変化する位相を有する信号を出力する。図４において、ＶＣＯ１１２Ｃからの出力は、前述のように分周器バッファ４０６に供給され、局部発振器信号４１０である。

ＰＬＬ回路１０２Ｃの制御ループ挙動は、様々なパラメータを用いて表すことができる。より具体的には、幾つかの例において、フィードバック信号（例えば、ＣＬＫ）と基準信号（例えば、ＲＥＦ＿ＣＬＫ）との間の位相誤差の関数としてのＶＣＯ１１２Ｃの出力の位相は、次のように与えられる。

ここで、Ｒ=Ｋ_ｆ／Ｋ_ｄであり、ここで、φ_ｏｕｔはＶＣＯ１１２Ｃの出力の位相であり、φ_ｅはＣＬＫ信号とＣＬＫ＿ＲＥＦ信号との間の位相誤差であり、Ｋｄはチャージポンプ１０６Ｃによって印加される利得であり、ｓは制御ループの周波数であり、Ｃは制御ループの静電容量であり、Ｒは制御ループの抵抗であり、Ｋνは、入力における制御電圧の変化によるＶＣＯ出力周波数の変化として表される利得である。さらに、幾つかの例において、φ_ｅの関数としてのＶＣＯ１１２Ｃの出力電圧（Ｖ_ｃ）は、次のように与えられる。

ここで、Ｋｄは、チャージポンプ１０６Ｃによって印加される利得であり、ｓは制御ループの周波数であり、Ｃは制御ループの静電容量であり、Ｒは制御ループの抵抗であり、Ｋ_ｆはフィードフォワード回路１１０Ｃによって印加される利得である。また、幾つかの例において、制御ループに対するゼロが他の値から決定される。例えば、幾つかの例において、下記のように、制御ループゼロが判定される。
ゼロ＝１／ＲＣ＝（Ｋ_ｄ／Ｋ_ｆ）／Ｃ
また、幾つかの例において、制御ループのための帯域幅が他の値から推定される。例えば、幾つかの例において、制御ループのための帯域幅（ＢＷ）が次のように推定される。

図５は、種々の例に従った様々なＰＬＬ回路のための周波数の関数として位相ノイズ（ｄＢ単位）を図示するグラフ５００である。グラフ５００では、様々な位相ノイズ曲線５０２、５０４、５０６、５０８、及び５１０が示されている。より具体的には、ノイズ曲線５０２は、従来技術のＰＬＬ回路に対応し、位相ノイズ曲線５０４は、図２のＰＬＬ回路１０２Ａに対応し、位相ノイズ曲線５０６は、図３のＰＬＬ回路１０２Ｂに対応し、位相ノイズ曲線５０８は、ノイズなしＶＣＯを備える従来技術のＰＬＬ回路に対応し、位相ノイズ曲線５１０は、ノイズなしＶＣＯを備える図２のＰＬＬ回路１０２Ａに対応し、位相ノイズ曲線５１２は、ノイズなしＶＣＯを備える図３のＰＬＬ回路１０２Ｂに対応する。グラフ５００に示されるように、本明細書に記載されるようなフィードフォワード回路の使用は、従来技術のＰＬＬ回路（コンデンサＣと直列にそのフィードバック経路において実際の抵抗Ｒを用いる）と比較して、位相ノイズを低減させる。

図６は、種々の例に従ったＰＬＬ方法６００を図示するフローチャートである。示されるように、方法６００は、ブロック６０２において、フィードバッククロック信号（ＣＬＫ）と基準クロック信号（ＲＥＦ＿ＣＬＫ）との間の位相オフセットを示すための誤差信号を、検出器によって検出することを含む。ブロック６０４において、チャージポンプ出力が誤差信号に基づいて調節される。ブロック６０６において、チャージポンプ出力が、時間の関数として積分器によって積分される。ブロック６０８において、積分されたチャージポンプ出力が電圧信号に変換される。ブロック６１０において、検出器に直接結合されたフィードフォワード回路を用いて、補正が電圧信号に適用される。幾つかの例において、ブロック６１０の動作は、積分器の基準ノードに補正を適用するためにフィードフォワード回路を用いることを含む。他の例において、ブロック６１０の動作は、フィードフォワード回路を用いて、ＶＣＯの入力ノードに補正を適用することを含む。ブロック６１２において、補正された電圧信号は、ＶＣＯ（例えば、図４のＶＣＯ１１２Ｃ、図３のＶＣＯ１１２Ｂ、図２のＶＣＯ１１２Ａ、図１のＶＣＯ１１２）によって使用され、補正された電圧信号に基づく位相を出力信号に提供する。

特定のシステム構成要素を参照するために、本明細書及び特許請求の範囲全体にわたって一定の用語が用いられている。当業者であれば理解するように、異なる当事者が異なる名称で構成要素を参照し得る。本明細書は、機能ではなく名称の異なる構成要素同士を区別することを意図していない。本開示及び特許請求の範囲において、用語「含む（including）」及び「包含する（comprising）」はオープンエンドの様式で用いられ、したがって、「～を含むが、それに限定されない」ことを意味すると解釈されるべきである。また、用語「結合する（couple又はcouples）」は、間接的又は直接的な有線又は無線接続のいずれかを意味することが意図される。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は直接的接続を通して、又は他のデバイス及び接続を介する間接的接続を通して成され得る。「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味することが意図される。したがって、ＸがＹに基づく場合、ＸはＹ及び任意の数の他の要因の関数であり得る。

上述の説明は、本発明の原理及び種々の実施例の例示であることを意味している。上記開示を完全に理解したならば、当業者には多数の変更や変形が明らかになるのであろう。後述の特許請求の範囲は、このような変更及び変形を含有するよう解釈されることを意図している。

Claims (20)

1. 位相ロックループ（ＰＬＬ）デバイスであって、
   フィードバッククロック信号と基準クロック信号との間の位相オフセットを示すために誤差信号を出力するように構成される検出器、
   前記検出器に結合され、前記誤差信号に基づいてチャージポンプ信号を出力するように構成されるチャージポンプ、
   フィードバック経路と入力ノードと基準ノードと出力ノードとを備える積分器であって、前記入力ノードが、前記チャージポンプに結合され、前記チャージポンプ信号を受信する、前記積分器、
   抵抗器を介して前記積分器の前記出力ノードに結合される電圧制御発振器（ＶＣＯ）、及び
   前記検出器に直接結合され、前記ＶＣＯが受信した電圧レベルを補正するために前記誤差信号の平均されたバージョンを適用するように構成されるフィードフォワード回路、
   を含む、ＰＬＬデバイス。
2. 請求項１に記載のＰＬＬデバイスであって、前記フィードフォワード回路が、前記積分器の前記基準ノードに結合し、前記ＶＣＯが受信した前記電圧レベルを補正するために前記誤差信号の前記平均されたバージョンを前記基準ノードに適用する、ＰＬＬデバイス。
3. 請求項２に記載のＰＬＬデバイスであって、基準信号ノードと、前記フィードフォワード回路が前記基準ノードに結合する接続点との間の基準信号抵抗器をさらに含む、ＰＬＬデバイス。
4. 請求項１に記載のＰＬＬデバイスであって、前記フィードフォワード回路が、前記抵抗器と前記ＶＣＯとの間のフィードフォワードノードに結合し、前記フィードフォワード回路が、前記誤差信号の前記平均されたバージョンを前記フィードフォワードノードに適用して、前記ＶＣＯが受信した前記電圧レベルを補正する、ＰＬＬデバイス。
5. 請求項１に記載のＰＬＬデバイスであって、前記積分器の前記フィードバック経路がコンデンサのみを含む、ＰＬＬデバイス。
6. 請求項１に記載のＰＬＬデバイスであって、前記積分器の前記フィードバック経路が、コンデンサとフィードバック抵抗器とを含む、ＰＬＬデバイス。
7. 請求項１に記載のＰＬＬデバイスであって、前記検出器が、第１の出力ノード及び第２の出力ノードを含み、前記フィードフォワード回路が、
   前記第１の出力ノードに結合される第１の経路、及び
   前記第２の出力ノードに結合される第２の経路、
   を含み、
   前記第１及び第２の経路が、前記検出器の前記第１及び第２の出力ノードから出力されるパルスを平均するように動作する、第２の経路、
   前記第１及び第２の経路が、前記検出器の前記第１及び第２の出力ノードから出力されるパルスを平均するように動作する、
   ＰＬＬデバイス。
8. 請求項７に記載のＰＬＬデバイスであって、前記第１の経路がインバータ及び第１の抵抗器を含み、前記第２の経路がバッファ及び第２の抵抗器を含む、ＰＬＬデバイス。
9. 請求項８に記載のＰＬＬデバイスであって、前記検出器の前記第１の出力ノードが、前記第１の経路にアップ信号を出力するように構成され、前記検出器の前記第２の出力ノードが、前記第２の経路にダウン信号を出力するように構成される、ＰＬＬデバイス
10. 請求項１に記載のＰＬＬデバイスであって、前記フィードフォワード回路がＶｄｄ／（２×π）の利得を有し、ここで、Ｖｄｄが、前記積分器に提供される電力供給電圧である、ＰＬＬデバイス。
11. 装置であって、
    クロック信号に基づいて動作するように構成される回路要素、及び
    基準クロック信号に基づいて前記クロック信号を調節するように構成される位相ロックループ（ＰＬＬ）、
    を含み、
    前記ＰＬＬが、
    フィードバッククロック信号と基準クロック信号との間の位相オフセットを示すために誤差信号を出力するように構成される検出器と、
    前記検出器に結合され、前記誤差信号に基づいてチャージポンプ信号を出力するように構成されるチャージポンプと、
    フィードバック経路、入力ノード、基準ノード、及び出力ノードを備える積分器であって、前記入力ノードが、前記チャージポンプに結合され、チャージポンプ信号を受信する、前記積分器と、
    抵抗器を介して前記積分器の前記出力ノードに結合される電圧制御発振器（ＶＣＯ）であって、前記ＶＣＯが、前記積分器の出力に基づいて前記クロック信号の位相を調節するように構成される、前記ＶＣＯと、
    前記検出器に直接結合され、前記ＶＣＯが受信した電圧レベルを補正するために前記誤差信号の平均されたバージョンを適用するように構成されるフィードフォワード回路と、
    を含む、
    装置。
12. 請求項１１に記載の装置であって、前記フィードフォワード回路が、前記積分器の前記基準ノードに結合し、前記誤差信号の前記平均されたバージョンを前記基準ノードに適用して、前記ＶＣＯが受信した前記電圧レベルを補正する、装置。
13. 請求項１２に記載の装置であって、前記ＰＬＬが基準信号ノードとフィードフォワードノードとの間の基準信号抵抗器をさらに含み、前記フィードフォワード回路が前記基準ノードに結合する、装置。
14. 請求項１１に記載の装置であって、前記フィードフォワード回路が、前記抵抗器と前記ＶＣＯとの間のフィードフォワードノードに結合し、前記フィードフォワード回路が、前記誤差信号の前記平均されたバージョンを出力点に適用して、前記ＶＣＯが受信した前記電圧レベルを補正する、装置。
15. 請求項１１に記載の装置であって、前記積分器の前記フィードバック経路がコンデンサのみを含む、装置。
16. 請求項１１に記載の装置であって、前記積分器の前記フィードバック経路が、コンデンサ及びフィードバック抵抗器を含む、装置。
17. 請求項１１に記載の装置であって、前記検出器が、第１の出力ノード及び第２の出力ノードを含み、
    前記フィードフォワード回路が、
    前記第１の出力ノードに結合される第１の経路と、
    前記第２の出力ノードに結合される第２の経路、
    を含み、前記第１及び第２の経路が、前記検出器の前記第１及び第２の出力ノードから出力されるパルスを平均するように動作する、
    装置。
18. 位相ロックループ（ＰＬＬ）方法であって、
    フィードバッククロック信号と基準クロック信号との間の位相オフセットを示すための誤差信号を検出器によって検出すること、
    前記誤差信号に基づいてチャージポンプ出力を調節すること、
    積分器によって、前記チャージポンプ出力を時間の関数として積分すること、
    前記積分されたチャージポンプ出力を電圧信号に変換すること、
    前記検出器に直接結合されるフィードフォワード回路を用いて前記電圧信号に補正を適用すること、
    前記補正された電圧信号を用いて、電圧制御された発振器によって、前記補正された電圧信号に基づく位相を備える出力信号を提供すること、
    を含む、ＰＬＬ方法。
19. 請求項１８に記載のＰＬＬ方法であって、前記フィードフォワード回路を用いて前記電圧信号に補正を適用することが、前記補正を前記積分器の基準ノードに適用することを含む、ＰＬＬ方法。
20. 請求項１８に記載のＰＬＬ方法であって、前記フィードフォワード回路を用いて前記電圧信号に補正を適用することが、前記電圧制御された発振器の入力ノードに前記補正を適用することを含む、ＰＬＬ方法。

Images