CN116155271A - 低噪声相位锁定环路（pll）电路 - Google Patents

低噪声相位锁定环路（pll）电路 Download PDF

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Abstract

本公开涉及低噪声相位锁定环路(PLL)电路。锁相环(PLL)电路包括相位频率检测器(PFD)电路，其确定参考时钟信号和反馈时钟信号之间的差，以响应于该差生成上/下控制信号。电荷泵和环路滤波器电路装置响应于上/下控制信号生成积分信号分量控制信号和比例信号分量控制信号。积分信号分量控制信号和比例信号分量控制信号是独立的控制信号。压控振荡器生成具有由积分信号分量控制信号和比例信号分量控制信号控制的频率的振荡输出信号。分频器电路对振荡输出信号执行分频以生成反馈时钟信号。

Description

低噪声相位锁定环路(PLL)电路
相关申请的交叉引用
本申请要求于2021年11月22日提交的美国临时专利申请No.63/281,808的优先权，其公开内容作为参考在此引入。
技术领域
本发明一般涉及锁相环(PLL)电路，尤其涉及具有低噪声工作特性的PLL电路。
背景技术
锁相环(PLL)电路用于在许多电路应用中生成用于输入的振荡输出信号。振荡输出信号表现出低噪声特性是重要的。
发明内容
在一个实施例中，一种锁相环(PLL)电路包括：相位频率检测器(PFD)电路，其被配置为确定参考时钟信号和反馈时钟信号之间的差，并且响应于所述差生成上/下控制信号；第一电荷泵，其响应于所述上/下控制信号而操作以生成第一电荷泵电流；环路滤波器，其包括电容器但不包括电阻器，所述环路滤波器对所述第一电荷泵信号进行滤波以生成控制电压；第二电荷泵，其响应于所述上/下控制信号而操作以生成第二电荷泵电流；压控振荡器，包括：第一跨导电路，其由所述控制电压控制以生成第一跨导电流；电流求和节点，其被配置为将所述第一跨导电流与所述第二电荷泵电流求和以生成控制电流；以及流控振荡器，其被配置为生成具有由所述控制电流控制的频率的振荡输出信号；以及分频器电路，其被配置为对所述振荡输出信号进行分频以生成所述反馈时钟信号。
在一个实施例中，一种锁相环(PLL)电路包括：相位频率检测器(PFD)电路，其被配置为确定参考时钟信号和反馈时钟信号之间的差，并且响应于所述差生成上/下控制信号；电荷泵和环路滤波器电路装置，被配置为响应于所述上/下控制信号而生成积分信号分量控制信号以及比例信号分量控制信号；其中所述积分信号分量控制信号和所述比例信号分量控制信号是独立的控制信号；压控振荡器，其被配置为生成振荡输出信号，所述振荡输出信号具有由所述积分信号分量控制信号和所述比例信号分量控制信号控制的频率；以及分频器电路，其被配置为对所述振荡输出信号进行分频以生成所述反馈时钟信号。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：
图1是锁相环(PLL)电路的框图；
图2是在图1的PLL电路中使用的相位频率检测器(PFD)电路的框图；
图3是图1的PLL电路中使用的电荷泵(CP)电路的电路图；
图4是在图1的PLL电路中使用的环路滤波器(LF)电路的电路图；
图5是在图1的PLL电路中使用的压控振荡器(VCO)电路的电路图；
图6是PLL电路的另一实施例的框图；
图7是在图6的PLL电路中使用的第一电荷泵(CP1)电路的电路图；
图8是在图6的PLL电路中使用的环路滤波器(LF)电路的电路图；
图9是用于图6的PLL电路中的第二电荷泵(CP2)电路的电路图；
图10是在图6的PLL电路中使用的压控振荡器(VCO)电路的电路图；
图11是PLL电路的另一实施例的框图；
图12是用于图11的PLL电路中的第一电荷泵(CP1)电路的电路图；
图13是用于图11的PLL电路中的第二电荷泵(CP2)电路的电路图；
图14是用于图11的PLL电路中的压控振荡器(VCO)电路的替换实施例的电路图；以及
图15是用于图11的PLL电路中的第二电荷泵(CP2)电路的替代实施例的电路图。
具体实施方式
参考图1，图1示出了锁相环(PLL)电路10的框图。相位频率检测器(PFD)电路12具有接收参考时钟信号CLKref(t)的第一输入和接收反馈时钟信号CLKfb(t)的第二输入。PFD电路12测量参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相同边沿(即，上升沿或下降沿)之间的差。在PFD电路12检测到参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相同边沿对准的情况下，使上行信号U(t)脉动，使下行信号D(t)脉动(两个脉冲同步并具有相同的持续时间)。如果PFD电路12检测到参考时钟信号CLKref(t)的边沿领先于反馈时钟信号CLKfb(t)的相同边沿的情况，则上行信号U(t)被脉冲第一持续时间，而下行信号D(t)被脉冲第二持续时间(小于第一持续时间)，其中第一持续时间的长度取决于相同边沿之间的相位误差。相反，如果反馈时钟信号CLKfb(t)的边沿领先于参考时钟信号CLKref(t)的相同边沿，则PFD电路12在第三持续时间内对下行信号D(t)进行脉冲调制，并在第四持续时间(小于第三持续时间)内对上行信号U(t)进行脉冲调制，其中第三持续时间的长度取决于相同边沿之间的相位误差。
图2示出了PFD电路12的实施例的框图。PFD电路12包括第一D型触发器(FF)电路14，其具有接收逻辑高电压(Vdd)的数据(D)输入和接收参考时钟信号CLKref(t)的时钟(CLK)输入。FF电路14的输出(Q)生成上行信号U(t)。PFD电路12还包括第二D型触发器(FF)电路16，其具有接收逻辑高电压(Vdd)的数据(D)输入和接收反馈时钟信号CLKfb(t)的时钟(CLK)输入。FF电路16的输出(Q)生成下行信号D(t)。逻辑与门18具有接收上行信号U(t)的第一输入和接收下行信号D(t)的第二输入。门18对这些信号进行逻辑“与”，以生成施加到第一和第二FF电路14和16的复位输入端的复位信号。
上行信号U(t)和下行信号D(t)的波形在图2中针对操作情况示出，其中：a)将参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相同边沿对准；b)参考时钟信号CLKref(t)的边沿领先于反馈时钟信号CLKfb(t)的相同边沿；反馈时钟信号CLKfb(t)的边沿领先于参考时钟信号CLKref(t)的相同边沿。在a)，b)和c)的情况下，上行信号U(t)和下行信号D(t)的较小脉冲宽度由用于与门18的操作的时间延迟(td)控制，以使第一和第二FF电路14和16复位。这是上行信号U(t)和下行信号D(t)的最小脉冲宽度。在情况b)和c)中，分别将上行信号U(t)和下行信号D(t)的较长脉冲宽度控制为最小脉冲宽度(td)加上参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相同边沿之间的时间差(即，相位差－pd)之和的函数。
再次参考图1，电荷泵(CP)电路20响应于上行信号U(t)和下行信号D(t)的脉冲的持续时间(即，宽度)而生成输出电流Icp(t)。CP电路20响应于下行信号D(t)生成对电荷泵输出电流Icp(t)的拉电流贡献，并且响应于上升信号U(t)生成对电荷泵输出电流Icp(t)的灌电流贡献。输出电流Icp(t)取决于拉电流贡献和灌电流贡献。当上行和下行信号具有相同的脉冲时，如在上述情形a)中，输出电流Icp(t)是零，因为由于上行信号U(t)和下行信号D(t)的脉冲引起的拉电流贡献和灌电流贡献是偏移的。在上行信号U(t)的脉冲持续时间长于下行信号D(t)的脉冲持续时间的情况下，如在上述的情况b)中，输出电流Icp(t)包括在上行信号U(t)和下行信号D(t)的脉冲宽度差的持续时间内的电流的瞬时下降。相反，在下行信号D(t)的脉冲持续时间比上升信号U(t)的脉冲持续时间长的情况下，如在上述c)的情况下，输出电流Icp(t)包括上升信号U(t)和下行信号D(t)的脉冲宽度差的持续时间的瞬时电流源(sourcing)。
现在参考图3，图3示出了CP电路20的电路图。电流源22生成参考电流Iref。该参考电流Iref由电流镜像电路24和26镜像，以通过p沟道MOSFET晶体管28生成拉电流贡献Isource，并通过n沟道MOSFET晶体管30生成灌电流贡献Isink(Isource＝Isink)。响应于下行信号D(t)，通过开关32的致动，通过MOSFET晶体管28的拉电流贡献Isource被选择性地施加到CP电路20的输出。响应于上行信号U(t)，通过开关34的致动，通过MOSFET晶体管30的灌电流贡献Isink被选择性地施加到CP电路20的输出。输出电流Icp(t)取决于拉电流Isource贡献和灌电流Isink贡献。
环路滤波器(LF)电路40对来自电荷泵电路20的输出电流Icp(t)进行滤波以生成控制电压Vctrl(t)。在一个实施例中，LF电路40被实现为如图4所示的无源电阻器－电容器(RC)电路。滤波器40操作以使控制电压Vctrl(t)响应于输出电流Icp(t)的每个拉电流贡献Isource而递进地增加，并且响应于输出电流Icp(t)的每个灌电流贡献Isink而递进(incrementally)地减小。这里应当注意，控制电压Vctrl(t)是指电源电压Vdd，而不是地电压Gnd。
压控振荡器(VCO)电路50生成具有由控制电压Vctrl(t)的电平控制的频率的振荡输出信号Vout(t)。由于输出电流Icp(t)的瞬时拉电流贡献Isource引起的控制电压Vctrl(t)电平的增加导致振荡输出信号Vout(t)的频率的相应降低。相反，由于输出电流Icp(t)的瞬时灌电流贡献Isink而引起的控制电压Vctrl(t)电平的降低导致振荡输出信号Vout(t)的频率的相应增加。
现在参考图5，图5示出了VCO电路50的电路图。p沟道MOSFET晶体管52的源极连接到电源电压Vdd，并且其栅极被配置为接收控制电压Vctrl(t)。晶体管52用作将控制电压Vctrl(t)转换成从漏极输出的控制电流Icco的跨导器件。控制电流Icco被施加到流控振荡器(CCO)电路54，该流控振荡器电路54可以被实现为例如环形振荡器，其中提供给环形振荡器54的电源节点的电流控制二进制输出信号Vout(t)振荡的频率。控制电流Icco的减小(当Vctrl由于施加拉电流成分Isource而增大时)生成振荡信号Vout(t)的较慢频率，而控制电流Icco的增大(当Vctrl由于施加灌电流成分Isink而减小时)生成振荡信号Vout(t)的较快频率。电容器56与环形振荡器54并联耦合在其电源节点和地之间。因此，电容器56两端的电压被称为地。
再次参考图1，分频器电路60将振荡输出信号Vout(t)分频以生成反馈时钟信号CLKfb(t)。分频器电路60可以被配置为实现振荡输出信号Vout(t)的频率的整数分频或分数分频，以生成反馈时钟信号CLKfb(t)的频率。
应当注意，VCO电路50的控制电压Vctrl(t)包括积分信号分量和比例信号分量。当响应于来自CP电路20的输出电流Icp(t)在LF电路40的电容(由电容器Cbconv提供)上形成控制电压Vctrl(t)时，积分信号分量提供VCO频率的积分控制。当在LF电路40的电阻(由电阻器Rconv提供)两端形成控制电压Vctrl(t)时，比例信号分量提供VCO频率的比例控制。电容器Cbconv和电阻器Rconv在LF电路40中在电源电压节点Vdd和晶体管52的栅极之间彼此串联连接。
对于PLL电路10的传递函数，零的频率由下式给出：
Figure BDA0003953236490000061
其中：rconv是LF电路40中的电阻器的电阻，Cbconv是与LF电路中的电阻器串联连接的电容器的电容。
单位增益带宽的频率由下式给出：
Figure BDA0003953236490000071
其中：Kvco是VCO电路50的增益，Icp是由CP电路20生成的电荷泵电流，Rconv是LF电路40中的电阻器的电阻，N是由分频器电路60执行的分频的除数。增益KVCO是由p沟道MOSFET晶体管52执行的电压到电流转换的增益KV2I(即，跨导gm1)和流控振荡器54的增益KI2F(即，频率变化除以输入电流ICCO的变化)的乘积。那么，KVCO＝KV2I*KI2F。
PLL电路10的传递函数的附加极点可以通过电容器C1conv的电容来添加，该极点的频率由下式给出：
Figure BDA0003953236490000072
其中假设电容器C1conv的电容基本上小于电容器Cbconv的电容。
与如图1－5所示的PLL电路10有关的是，来自LF电路40中的电阻器Rconv的电阻器噪声可以有助于降低PLL的整体相位噪声。该噪声也乘以KVCO增益。此外，在LF电路30中使用的电容器Cbconv占据了大量的电路面积。减小电阻器噪声通常需要减小电阻器Rconv的电阻和/或减小KVCO。这些选项均不可接受。减小电阻需要电容器Cbconv的电容的相应增加(以便对于传递函数中的零保持相同的频率位置)，导致电容器面积的增加。KVCO增益的减小受到温度漂移的限制。可使用VCO电路50内的V2I转换中的无源分离，但这将仅将电阻器噪声降低到某一程度，但不能将其消除。
现在参考图6，图6示出了锁相环(PLL)电路110的另一实施例的框图。图1和6中相同的附图标记表示相同或相似的部件。电路110解决与电阻器噪声有关的问题，而不需要降低KVCO增益或增加电容器面积，同时还允许增加电荷泵电流。
相位频率检测器(PFD)电路12具有接收参考时钟信号CLKref(t)的第一输入和接收反馈时钟信号CLKfb(t)的第二输入。PFD电路12测量参考时钟信号CLKref(t)和反馈时钟信号CLKfb(t)的相同边沿(即，上升沿或下降沿)之间的差。从PFD电路12输出的上行信号U(t)和下行信号D(t)的脉冲取决于在信号CLKref(t)和CLKfb(t)中的相同边沿之间检测到的差。这在上面详细讨论。
在图2中示出了PFD电路12的实施例的框图，该PFD电路12具有用于各种操作情况的上行信号U(t)和下行信号D(t)的示例性波形，该示例性波形是基于在信号CLKref(t)和CLKfb(t)中的相同边沿之间的检测到的差的。
第一电荷泵(CP1)电路120a响应于上行信号U(t)和下行信号D(t)的脉冲的持续时间(即，宽度)生成第一输出电流Icp1(t)。CP电路120a响应于下行信号D(t)生成对电荷泵输出电流Icp1(t)的拉电流贡献，并且响应于上升信号U(t)生成对电荷泵输出电流Icp1(t)的灌电流贡献。输出电流Icp1(t)取决于拉电流贡献和灌电流贡献。当上行和下行信号具有相同的脉冲时，如在上述情形a)中，输出电流Icpl(t)是零，因为由于上行信号U(t)和下行信号D(t)的脉冲引起的拉电流贡献和灌电流贡献是偏移的。在上行信号U(t)的脉冲持续时间比下行信号D(t)的脉冲持续时间长的情况下，如在上述的情况b)中，输出电流Icpl(t)包括在上行信号U(t)和下行信号D(t)的脉冲宽度差的持续时间内的瞬时电流吸收。相反，在下行信号D(t)的脉冲持续时间比上行信号U(t)的脉冲持续时间长的情况下，如在上述c)的情况下，输出电流Icpl(t)包括在上行信号U(t)和下行信号D(t)的脉冲宽度差的持续时间内的瞬时电流源。
现在参考图7，其示出了第一CP1电路120a的电路图。电流源122生成参考电流Iref1。该参考电流Iref1由电流镜像电路124和126镜像，以通过p沟道MOSFET晶体管128生成拉电流贡献Isource1，并通过n沟道MOSFET晶体管130生成灌电流贡献Isink1(Isource1＝Isink1)。响应于下行信号D(t)，通过开关132的致动，通过MOSFET晶体管128的拉电流贡献Isource1被选择性地施加到CP电路120a的输出。通过响应于上行信号U(t)而致动开关134，将通过MOSFET晶体管130的灌电流贡献Isink1选择性地施加到CP电路120a的输出。输出电流Icp1(t)取决于拉电流Isource1的贡献和灌电流Isink1的贡献。
环路滤波器(LF)电路140对来自第一电荷泵电路120a的第一输出电流Icpl(t)进行滤波以生成控制电压Vctrl(t)。在一个实施例中，LF电路140被实现为如图8所示的无源电容器(Cb)电路。滤波器140操作以使控制电压Vctrl(t)响应于输出电流Icpl(t)的每个瞬时拉电流贡献Isource1而递进地增加，并且响应于输出电流Icpl(t)的每个瞬时灌电流贡献Isink1而递进地减小。这里应当注意，控制电压Vctrl(t)是指电源电压Vdd，而不是地电压Gnd。还应当注意，滤波器140不包括电阻器(与图4相比)。
再次参考图6，第二电荷泵(CP2)电路120b响应于上行信号U(t)和下行信号D(t)的脉冲的持续时间(即，宽度)而生成第二输出电流Icp2(t)，其中电流Icp2的幅度取决于由LF电路140响应于从电荷泵120a输出的电流Icp1而生成的控制电压Vctrl(t)的电平。CP2电路120b响应于上行信号U(t)生成对电荷泵输出电流Icp2(t)的拉电流贡献，并且响应于下行信号D(t)生成对电荷泵输出电流Icp2(t)的灌电流贡献。输出电流Icp2(t)取决于拉电流贡献和灌电流贡献。当上行和下行信号具有相同的脉冲时，如在上述情形a)中，输出电流Icp2(t)是零，因为由于上行信号U(t)和下行信号D(t)的脉冲引起的拉电流贡献和灌电流贡献是偏移的。在上行信号U(t)的脉冲持续时间长于下行信号D(t)的脉冲持续时间的情况下，如在上述的情况b)中，输出电流Icp2(t)包括在上行信号U(t)和下行信号D(t)的脉冲宽度差的持续时间内的瞬时电流源。相反，在下行信号D(t)的脉冲持续时间比上行信号U(t)的脉冲持续时间长的情况下，如在上述c)的情况下，输出电流Icp2(t)包括在上行信号U(t)和下行信号D(t)的脉冲宽度差的持续时间内的瞬时电流吸收。
现在参考图9，其示出了第二CP2电路120b的电路图。运算放大器电路132具有经耦合以接收控制电压Vctrl(t)的反相(－)输入及被配置为接收反馈电压Vfb的非反相(+)输入。反馈电压Vfb在节点134处生成。由电源电压Vdd供电的电流源136生成提供给节点134的参考电流Iref2。电阻器R具有连接到节点134的第一端子和连接到节点138的第二端子。n沟道MOSFET晶体管140具有连接到节点138的漏极和连接到地的源极。晶体管140的栅极由在放大器电路132的输出端生成的信号驱动。该电路配置实质上是具有两个经调节的输出电压的电压调节器电路。第一经调节输出电压是节点138处的电压，在本文中称为V138，其等于Vfb－Iref2*R。第二稳定输出电压是反馈电压Vfb，其由于负反馈而将基本上等于Vctrl。两个输出电压之间的差是电阻器R两端的电压降，其等于Iref2*R。
p沟道MOSFET晶体管142的源极连接到电源电压Vdd，并且其栅极被配置为接收反馈电压Vfb。晶体管142用作将反馈电压Vfb转换为从漏极输出的调节电流Ia的跨导器件。
p沟道MOSFET晶体管144的源极连接到电源电压Vdd，并且其栅极被配置为在节点138处接收电压V138。晶体管144用作将电压V138转换成从漏极输出的调节电流Ib的跨导器件。
电流Ia由电流镜148镜像，并在节点150处从电流Ib中减去，以生成差分电流Ic(其中Ic＝Ib－Ia)。
该差分电流Ic由电流镜像电路154和156镜像，以通过p沟道MOSFET晶体管158生成拉电流贡献Isink2，并通过n沟道MOSFET晶体管160生成灌电流贡献Isink2。通过响应于上行信号U(t)而致动开关162，将通过MOSFET晶体管158的拉电流贡献Isource2选择性地施加到CP2电路120b的输出。通过响应于下行信号D(t)而致动开关164，将通过MOSFET晶体管160的灌电流贡献Isink2选择性地施加到CP2电路120b的输出。输出电流Icp2(t)取决于拉电流Isource2的贡献和灌电流Isink2的贡献。
压控振荡器(VCO)电路170生成具有由控制电压Vctrl(t)的电平和输出电流Icp2(t)的源和吸收分量控制的频率的振荡输出信号Vout(t)。由于输出电流Icpl(t)的瞬时增加而引起的控制电压Vctrl(t)电平的增加导致振荡输出信号Vout(t)的频率的相应降低。相反，由于输出电流Icp(t)的瞬时降低而引起的控制电压Vctrl(t)电平的降低导致振荡输出信号Vout(t)的频率的相应增加。此外，输出电流Icp2(t)的拉电流贡献Isink2的施加引起振荡输出信号Vout(t)的频率的相应增加，并且输出电流Icp2(t)的灌电流贡献Isink2的施加引起振荡输出信号Vout(t)的频率的相应减小。
现在参考图10，图10示出了VCO电路170的电路图。p沟道MOSFET晶体管172的源极连接到电源电压Vdd，并且其栅极被配置为接收由环路滤波器从电荷泵CP1120a输出的输出电流Icpl(t)生成的控制电压Vctrl(t)。晶体管172用作将控制电压Vctrl(t)转换成从漏极输出并施加到节点178的电流Ip的跨导器件。由电荷泵CP2120b生成的输出电流Icp2(t)也被施加到节点178。节点178用作电流求和节点以输出控制电流Icco(其中Icco＝Ip+Icp2(t))。控制电流Icco被施加到流控振荡器(CCO)电路174，该流控振荡器电路174可以被实现为例如环形振荡器，其中提供给环形振荡器174的电源节点(即，节点178)的电流控制二进制输出信号Vout(t)振荡的频率。电容器176与环形振荡器174并联耦合在其电源节点和地之间。因此，电容器176两端的电压被称为地。
再次参考图6，分频器电路60将振荡输出信号Vout(t)分频以生成反馈时钟信号CLKfb(t)。分频器电路60可以被配置为实现振荡输出信号Vout(t)的频率的整数分频或分数分频，以生成反馈时钟信号CLKfb(t)的频率。
应当注意，包括两个电荷泵电路120a和120b的效果是分割在VCO频率上执行的积分和比例控制。使用电荷泵CP1120a和包括电容器Cb(但没有电阻器，与图4相比)的LF电路140来提供积分控制。当响应于来自电荷泵CP1120a的输出电流Icpl(t)在LF电路140的电容(由电容器Cb提供)上形成控制电压Vctrl(t)时，积分信号分量提供VCO频率的积分控制。使用电荷泵CP2120b提供比例控制。当由电荷泵CP2120b生成的输出电流Icp2(t)被直接施加到流控振荡器174的电源节点时，比例信号分量提供VCO频率的比例控制。
对于PLL电路110的传递函数，零的频率由下式给出：
Figure BDA0003953236490000121
其中：
Figure BDA0003953236490000122
其中：Cb是环路滤波器140中电容器的电容，Icp2是电荷泵电路120b的电流，Icp1是电荷泵电路120a的电流，gm1是MOSFET晶体管172的跨导。
单位增益带宽的频率由下式给出：
Figure BDA0003953236490000123
其中：KI2F是流控振荡器174的增益(即，频率变化除以输入电流Icco的变化)，并且Icp2是电荷泵CP2 120b的电流。
为了使PLL电路110的环路参数(即，零的频率和单位增益带宽的频率)匹配图1的PLL电路10的环路参数，则：
Icp2＝KV2I·Icp*RConv＝gm1·Icp·Rconv
以及：
Figure BDA0003953236490000124
其中：KV21是由p沟道MOSFET晶体管52执行的电压到电流转换的增益，Icp是电荷泵电路20的电流，Rconv是由环路滤波器40提供的用于比例控制的电阻，gm1是MOSFET晶体管172的跨导，Req如上所定义，Cbconv是环路滤波器电路装置40中的电容器的电容。
应当注意，电荷泵CP2120b的电流Icp2可以被设置在高于图1的PLL电路10中的电荷泵CP20的电流Icp的幅度。此增加的电荷泵电流量值使其更易于实施分数消除数模转换器(DAC)且实现令人满意的线性。现在可以消除电阻器噪声，因为它可以在比例电荷泵CP2120b中被滤除。而且，由于噪声将在比例电荷泵CP2120b中进行占空比控制，所以噪声将进一步减小。
电路110相对于电路10的另一个优点是可以通过减小用于电荷泵CP1120a的电流Icp1来独立地增加电阻Req。结果，环路滤波器140中的电容器Cb的电容可相应地减小，而占用的电路面积相应地减小。
在电荷泵电路10中难以仅使用无源组件(即，电阻器，电容器)来使零频率可编程。这可有助于电荷泵电路20的输出处的高阻抗节点上的泄漏，并且借此增加参考杂散。然而，在PLL电路110中，零频率可通过设置以下参数中的任何一个或多个来容易地编程：Icp1，Icp2，gm1用于编程电阻Req。
还应注意，在PLL电路110中，第二电荷泵CP2120b内的电流生成电路操作以生成与MOSFET晶体管142和144的跨导(gm2)成比例的电荷泵电流Icp2(参见电流Ia和电流Ib)。因此，电荷泵电流Icp2将相对于VCO电路170中的MOSFET晶体管172的跨导(gm1)具有类似的扩展。通过这样做，单增益带宽频率和零频率在过程电压温度(PVT)上的环路动态特性和扩展将与图1的PLL电路10类似。
图6－10所示的实现提供了一种电路，其中通过在分别为跨导MOSFET142和144生成偏置电压Vfb和V138时使用控制电压Vctrl(t)，第二电荷泵CP2120b的电流Icp2取决于第一电荷泵CP1120a的电流Icp1。然而，在替代实现中，可以使第二电荷泵CP2120b的电流Icp2独立于第一电荷泵CP1120a的电流Icp1。
现在参考图11，图11示出了锁相环(PLL)电路210的另一实施例的框图。图6和11中相同的附图标记表示相同或相似的部件。电路210与电路110的主要区别在于，第二电荷泵电路220b以独立于由第一电荷泵电路220a生成的积分控制分量的电流Icp1的方式生成比例控制分量的电流Icp2。图11中所示的电路12，140，170和60与图2，6，8和10中所示的相应电路12，140，170和60相同，不再重复其描述。
第一电荷泵电路220a或多或少与本文先前描述的图7中所示的第一电荷泵电路120a相同。图12示出了第一CP电路220a的电路图。电流源222a生成参考电流Iref1。该参考电流Iref1由电流镜像电路224a和226a镜像，以通过p沟道MOSFET晶体管228a生成拉电流贡献Isink1，并通过n沟道MOSFET晶体管230a生成灌电流贡献Isink1。响应于下行信号D(t)，通过开关232a的致动，通过MOSFET晶体管228a的拉电流贡献Isource1被选择性地施加到CP电路220a的输出。通过响应于上行信号U(t)而致动开关234a，将通过MOSFET晶体管230a的灌电流贡献Isink选择性地施加到CP电路220a的输出。输出电流Icp1(t)是拉电流Isource1贡献和灌电流Isink1贡献之间的差(其中Icp1＝Isource1－Isink1)。
现在参考图13，其示出了第二电荷泵电路220b的电路图。电流源222b生成参考电流Iref2。该参考电流Iref2由电流镜像电路224b和226b镜像，以通过p沟道MOSFET晶体管228b生成拉电流贡献Isink2，并通过n沟道MOSFET晶体管230b生成灌电流贡献Isink2。通过响应于上行信号U(t)而致动开关232b，将通过MOSFET晶体管228b的拉电流贡献Isource2选择性地施加到CP电路220b的输出。通过响应于下行信号D(t)而致动开关234b，将通过MOSFET晶体管230b的灌电流贡献Isink2选择性地施加到CP电路220b的输出。输出电流Icp2(t)是拉电流Isource2贡献和灌电流Isink2贡献之间的差(其中Icp2＝Isource2－Isink2)。
对于PLL电路110的传递函数，零的频率由下式给出：
Figure BDA0003953236490000141
其中：
Figure BDA0003953236490000142
其中：Cb是环路滤波器140中的电容器的电容，Icp2是电荷泵电路220b的电流，Icp1是电荷泵电路220a的电流，gm1是MOSFET晶体管172的跨导。
单位增益带宽的频率由下式给出：
Figure BDA0003953236490000151
其中：KI2F是电流到频率转换的增益，Icp2是电荷泵电路的电流，N是分频因子。
因此，应注意，PLL电路210的环路参数(即，零的频率和单位增益带宽的频率)与图6的PLL电路110的环路参数匹配。
PLL电路210可以替代地利用如图14所示的VCO电路270。p沟道MOSFET晶体管272的源极连接到电源电压Vdd，并且其栅极被配置为接收由环路滤波器140从第一电荷泵220a输出的输出电流Icpl(t)生成的控制电压Vctrl(t)。晶体管272用作将控制电压Vctrl(t)转换成从漏极输出并施加到节点278的电流Ip的跨导器件。由第二电荷泵120b生成的输出电流Icp2(t)通过滤波电路280施加到节点278。滤波器电路装置280包括：电阻器R1，其具有被配置为接收输出电流Icp2(t)的第一端子和连接到节点278的第二端子；以及电容器C1，其具有连接到电阻器R1的第一端子的第一端子和连接到地的第二端子。节点278用作电流求和节点以输出控制电流Icco(其中Icco＝Ip+Icp2(t)(滤波的))。控制电流Icco被施加到流控振荡器(CCO)电路274，该流控振荡器电路274可以被实现为例如环形振荡器，其中提供给环形振荡器274的电源节点(即，节点278)的电流控制二进制输出信号Vout(t)振荡的频率。电容器276与环形振荡器274并联耦合在其电源节点和地之间。因此，电容器276两端的电压被称为地。
滤波器电路装置280的作用是在PLL环路电路210的传递函数中增加第三极点。对于PLL电路210的传递函数，附加极点的频率由下式给出：
Figure BDA0003953236490000152
假设如下：
Rthev·Cc＜＜(R1+Rthev)·C1
以及
Rthev＜＜R1
这里，Rthev表示流控振荡器274的等效Thevenin电阻，Cc是电容器276的电容。
为了解决与电荷泵噪声有关的问题，第二CP电路220b可以包括如图15所示的低通滤波。图13和15中相同的附图标记表示相同或相似的部件，不再重复其描述。图15的第二CP电路220b与图13的第二CP电路220b的不同之处在于包括在电流镜224b的公共栅极线上的第一低通电阻器－电容器(RC)滤波器300和在电流镜226b的公共栅极线上的第二低通电阻器－电容器(RC)滤波器302。
虽然已经在附图和前面的描述中详细说明和描述了本发明，但是这样的说明和描述被认为是说明性的或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图，公开内容和所附权利要求，本领域技术人员在实践所要求保护的本发明时可以理解和实现所公开的实施例的其它变型。

Claims (20)

1.一种锁相环PLL电路，包括：
相位频率检测器PFD电路，被配置为：确定参考时钟信号和反馈时钟信号之间的差、并且响应于所述差生成上/下控制信号；
第一电荷泵，响应于所述上/下控制信号而操作以生成第一电荷泵电流；
环路滤波器，包括电容器但不包括电阻器，所述环路滤波器对所述第一电荷泵信号进行滤波以生成控制电压；
第二电荷泵，响应于所述上/下控制信号而操作以生成第二电荷泵电流；
压控振荡器，包括：
第一跨导电路，由所述控制电压控制以生成第一跨导电流；
电流求和节点，被配置为将所述第一跨导电流与所述第二电荷泵电流求和以生成控制电流；以及
流控振荡器，被配置为生成具有由所述控制电流控制的频率的振荡输出信号；以及
分频器电路，被配置为对所述振荡输出信号进行分频以生成所述反馈时钟信号。
2.根据权利要求1所述的PLL电路，其中所述第二电荷泵进一步接收所述控制电压，并且依据所述控制电压和所述上/下控制信号两者来生成所述第二电荷泵电流。
3.根据权利要求1所述的PLL电路，其中所述第二电荷泵进一步包括低通滤波器电路装置，所述低通滤波器电路装置被配置为从所述第二电荷泵电流中过滤噪声。
4.根据权利要求1所述的PLL电路，进一步包括滤波器电路，所述滤波器电路被配置为在将所述第二电荷泵电流施加到所述电流求和节点之前对所述第二电荷泵电流进行滤波。
5.根据权利要求1所述的PLL电路，其中所述第一电荷泵电路包括：
参考电流发生器；
电流镜电路装置，被配置为从所述参考电流生成拉电流和灌电流；
第一开关电路，响应于所述上/下控制信号中的一个控制信号而致动，以将所述拉电流施加到所述第一电荷泵电流；以及
第二开关电路，响应于所述上/下控制信号中的另一个控制信号而致动，以将所述灌电流施加到所述第一电荷泵电流。
6.根据权利要求5所述的PLL电路，其中所述上/下控制信号中的所述一个控制信号是下行控制信号，并且所述上/下控制信号中的所述另一个控制信号是上行控制信号。
7.根据权利要求1所述的PLL电路，其中所述第二电荷泵电路包括：
参考电流发生器；
电流镜电路装置，被配置为从所述参考电流生成拉电流和灌电流；
第一开关电路，响应于所述上/下控制信号中的一个控制信号而致动，以将所述拉电流施加到所述第二电荷泵电流；以及
第二开关电路，响应于所述上/下控制信号中的另一个控制信号而致动，以将所述灌电流施加到所述第二电荷泵电流。
8.根据权利要求7所述的PLL电路，其中所述上/下控制信号中的一个控制信号是上行控制信号，并且所述上/下控制信号中的另一个控制信号是下行控制信号。
9.根据权利要求7所述的PLL电路，进一步包括位于所述电流镜电路装置的控制节点上的低通滤波器电路装置，以过滤来自所述拉电流以及所述灌电流的噪声。
10.根据权利要求1所述的PLL电路，其中第二电荷泵电路包括：
电压调节器电路，被配置为响应于所述控制电压而生成第一调节电压以及第二调节电压；
第二跨导电路，由所述第一调节电压控制以生成第二跨导电流；
第三跨导电路，由所述第二调节电压控制以生成第三跨导电流；
电流差分电路，被配置为从所述第三跨导电流中减去所述第二跨导电流，以生成差分电流；
电流镜电路装置，被配置为从所述差分电流生成拉电流和灌电流；
第一开关电路，响应于所述上/下控制信号中的一个控制信号而致动，以将所述拉电流施加到所述第二电荷泵电流；以及
第二开关电路，响应于所述上/下控制信号中的另一个控制信号而致动，以将所述灌电流施加到所述第二电荷泵电流。
11.根据权利要求10所述的PLL电路，其中所述上/下控制信号中的所述一个控制信号是上行控制信号，并且所述上/下控制信号中的所述另一个控制信号是下行控制信号。
12.根据权利要求10所述的PLL电路，还包括在电流镜电路装置的控制节点上的低通滤波器电路装置，以过滤来自所述拉电流和所述灌电流的噪声。
13.一种锁相环PLL电路，包括：
相位频率检测器PFD电路，被配置为：确定参考时钟信号和反馈时钟信号之间的差、并且响应于所述差生成上/下控制信号；
电荷泵和环路滤波器电路装置，被配置为响应于所述上/下控制信号而生成积分信号分量控制信号及比例信号分量控制信号；
其中所述积分信号分量控制信号和所述比例信号分量控制信号是独立的控制信号；
压控振荡器，被配置为生成振荡输出信号，所述振荡输出信号具有由所述积分信号分量控制信号和所述比例信号分量控制信号控制的频率；以及
分频器电路，被配置为对所述振荡输出信号进行分频以生成所述反馈时钟信号。
14.根据权利要求13所述的PLL电路，其中压控振荡器包括：
第一跨导电路，由所述积分信号分量控制信号控制以生成第一跨导电流；
电流求和节点，被配置为将所述第一跨导电流与从所述比例信号分量控制信号导出的比例电流求和，以生成控制电流；以及
流控振荡器，被配置为生成具有由所述控制电流控制的频率的振荡输出信号。
15.根据权利要求13所述的PLL电路，其中压控振荡器包括流控振荡器，所述流控振荡器被配置为生成具有由控制电流控制的频率的振荡输出信号，并且其中响应于所述积分信号分量控制信号和所述比例信号分量控制信号中的每一个信号分量控制信号来设置所述控制电流的幅度。
16.根据权利要求15所述的PLL电路，其中所述压控振荡器还包括电流求和节点，所述电流求和节点被配置为生成所述控制电流，以作为从所述积分信号分量控制信号导出的第一电流与从所述比例信号分量控制信号导出的第二电流之和。
17.根据权利要求13所述的PLL电路，其中所述电荷泵和环路滤波器电路装置包括：
第一电荷泵，响应于所述上/下控制信号而操作以生成第一电荷泵电流；
环路滤波器，包括电容器但不包括电阻器，所述环路滤波器对所述第一电荷泵信号进行滤波以生成形成所述积分信号分量控制信号的控制电压；以及
第二电荷泵，响应于所述上/下控制信号而操作以生成形成所述比例信号分量控制信号的第二电荷泵电流。
18.根据权利要求17所述的PLL电路，其中所述第二电荷泵进一步接收所述控制电压，并且依据所述控制电压和所述上/下控制信号两者而生成所述第二电荷泵电流。
19.根据权利要求17所述的PLL电路，其中所述第二电荷泵进一步包括低通滤波器电路装置，所述低通滤波器电路装置被配置为从所述第二电荷泵电流中过滤噪声。
20.根据权利要求13所述的PLL电路，还包括滤波器电路，所述滤波器电路被配置为在施加到所述压控振荡器之前对比例信号分量控制信号进行滤波。
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