JP4837481B2 - スケーリングされた制動コンデンサを有する位相ロック・ループ - Google Patents

Description

本発明は一般に、位相／遅延ロック・ループ回路、および詳細には、スケーリング係数を有するチャージ・ポンプ位相ロック・ループ回路に関する。

通信システム、クロック回復回路、周波数乗算器、およびデータ同期回路など、電子回路内のきわめて重要なタイミング要件のために、ローカルに発生されたクロック信号は、基準波形に正確に同期されなければならない。位相ロック・ループ（ＰＬＬ）は、ローカルに発生された信号の位相または周波数を「ロック時間」と呼ばれる期間内に入力「基準」信号の位相および周波数に一致するように調節するフィードバック制御システムである。一般に、ＰＬＬは、低周波オフチップ・クロックを取り除き、高周波オンチップ・クロックを発生するために使用される。遅延ロック・ループ（ＤＬＬ）は、ＤＬＬが入力基準信号に関して規定の遅延で出力信号を発生するように設計されるという点で、ＰＬＬに似ている。

典型的には、ＰＬＬは、３つの構成要素、すなわち、位相／周波数検出器（ＰＦＤ）、ループ・フィルタ（ＬＦ）、および制御発振器（ＣＯ）を有する。ＣＯは電圧制御（ＶＣＯ）でも、電流制御（ＩＣＯ）でもよい。ＣＯの出力はＰＦＤにフィードバックされる。出力信号の周波数は、通常、入力基準周波数の倍数である。上記３つの構成要素のほかに、ＰＬＬはまた、ＰＦＤの信号に応じてフィルタのコンデンサの充電量を操作する、チャージ・ポンプ（ＣＰ）を含むこともできる。言い換えれば、ＰＦＤはＣＰによって電荷出力を増加するあるいは減少する信号を発生し、ＣＰは電荷をＬＦコンデンサに付加するあるいはそれから除去する。ＣＯは、ＣＯに入力される電圧または電流に比例する周波数を有する出力クロックを発生する。

ＰＦＤ／ＣＰは、位相（または周波数）エラーを電流に変換し、出力周波数を入力周波数にロックすることを可能にする。ＬＦは、ＰＦＤ／ＣＰ出力電流に作用して、ＣＯで周波数出力を制御する、電圧を発生する。ＣＯ出力は、プログラム可能分周器（デバイス）を通じて供給され、次いで、ＰＦＤに戻される。ＰＬＬは、そのフィードバック特性のため、ＰＦＤにあるエラーがゼロになるまでＣＯを駆動する。

ループ・フィルタは、１つの抵抗器および２つのコンデンサ、すなわち制動コンデンサと寄生バイパス・コンデンサ、を含むことができる。制動コンデンサの容量が増大すると、集積回路の面積が増大する。面積を増大させることなく、有効制動コンデンサ容量を増大させることが望ましい。コンデンサはＰＬＬ内で大きな面積を占めるので、制動コンデンサＣ_１の面積、および自動較正ループに関連するコンデンサの面積を縮小することによって、チャージ・ポンプＰＬＬの面積を縮小することができる。コンデンサのサイズを縮小する１つの方法は、集積コンデンサを作るために使用されるデバイスのゲート酸化膜を縮小することであり、この方法によって、はるかに小さな面積で所望の容量を得ることができる。しかし、より薄いゲート酸化膜は、ゲート漏洩電流を引き起こし、その結果、静位相オフセットが発生する。静位相オフセットを軽減する技法は、米国特許第６０４３７１５号に記載されているが、この方法は面積を増大させ、それによって面積を縮小するという目的を無にする。第２の方法は、より小さな容量値を使用するもので、それによってより小さな面積を達成するが、これは、ＰＬＬのループ・ダイナミクスに変化を引き起こす可能性があり、その閉ループ性能に悪い影響を及ぼす。第３の方法では、２つのチャージ・ポンプ、すなわち、ループ・フィルタ電圧の比例成分用ポンプおよび積分成分用ポンプを使用する。しかし、第２のチャージ・ポンプと、２つの別々のコンデンサ電圧を合計するのに必要な回路との面積は、コンデンサのサイズを縮小することによって得られるどんな節約も無効にする。これまで見てきたように、知られる方法には、望ましくない結果なしにチャージ・ポンプＰＬＬの面積を縮小するという目的を達成するものは１つもない。したがって、従来技術の改善が必要である。
米国特許第６０４３７１５号

チャージ・ポンプＰＬＬの面積を縮小するために、フィードバック・ループのループ・ダイナミクスおよび安定性に普通なら及ぼすような影響を及ぼすことなく、ループ・フィルタを実施するために使用されるコンデンサの面積を縮小することができる。

これは、チャージ・ポンプＰＬＬ内で、ループ・フィルタ電圧の比例成分と積分成分を分離し、積分成分が実際に使用されたものよりはるかに大きな値の容量によって影響されたかのように見えるようにするために別の回路を追加することによって、達成することができる。一態様では、電流ミラーを使用して、総ループ・フィルタ電圧からループ・フィルタ電圧の積分成分の一部を減じることができる。次いで、差動信号を使用して、チャージ・ポンプＰＬＬ内の発振器を駆動する。他の態様では、第３の積分器または自動較正ループを使用して、発振器の中央周波数を設定する。
本開示のこれらおよび他の特徴、目的および利点は、同様の番号は同様の部品を意味する添付の図面に関連する以下の詳細な説明からより容易に理解されることができる。

下記の議論は以下の記号を使用する。
Ｒは、「ゼロ・レジスタ」としても知られる外部ループ・フィルタ抵抗器を意味する。
Ｃ_１は、「制動コンデンサ」と呼ばれることもある、外部ループ・フィルタ内の２つのコンデンサの１つを意味する。このコンデンサは、２つのデバイス・ピンの間のＲ、または１つのデバイス・ピンとグラウンドの間のＲに、直列に接続される。

Ｃ_２は、「リップル・バイパス・コンデンサ」と呼ばれることもある、外部ループ・フィルタ内の第２のコンデンサを意味する。このコンデンサは、ＲとＣ_１の直列回路に並列に接続される。Ｃ_１は常にＣ_２より、一般に係数１００だけ、大きい。

Ｉ_ｐは、デバイスによって供給されるチャージ・ポンプ電流を意味し、ときどきユーザによって調節可能である。
θは、電圧信号の位相を意味する。
θ_ｅは、位相検出器によって出力される位相エラーである。
αは、この用途で使用される電流ミラーのミラーリング・パラメータを意味する。
ｓは、ラプラス変換変数を意味する。
Ｋ_ｖｃｏは、電圧制御水晶発振器（ＶＣＸＯ）または電圧制御発振器（ＶＣＯ）の小記号利得を意味する。
Ｆは、信号の周波数を意味する。
Ｖは、信号の電圧を意味する。
ＭおよびＮは、出力信号の周波数が入力信号の周波数の分数か倍数のいずれかとすれば、入力およびフィードバック・パスに入れられてよい任意選択の入力、出力またはフィードバック分周器（デバイス）の分周比を意味する。分周が必要ない場合は、分周比は１でよい。

図１は、直列に接続されたＰＦＤ１０４、ＣＰ１０６、ループ・フィルタ１０８、およびＣＯ１１６を含むＰＬＬを示す。Ｎ分周器（デバイス）１０２は、ＰＦＤ１０４の１つの入力に結合される。Ｍ分周器（デバイス）１１８は、ＣＯ１１６の出力に結合され、Ｍ分周器（デバイス）１１８の出力は、ＰＦＤ１０４の別の入力に結合され、フィードバックされる。入力信号１０１はＮ分周器（デバイス）１０２に入れられ、Ｎ分周器（デバイス）１０２は入力信号１０１を係数Ｎで割って入力基準信号１０３を供給する。Ｎで割られた入力基準信号１０３は、ＰＦＤ１０４に入力される。ＰＬＬ１００の出力信号１２０は、Ｍ分周器（デバイス）１１８に供給され、Ｍ分周器（デバイス）１１８は、出力信号１２０を係数Ｍで割って入力フィードバック信号１０５を発生する。

ＰＦＤ１０４は、入力基準信号１０３とフィードバック信号１０５の周波数および位相を比較し、ＣＰ１０６に対して位相エラー信号を発生する。位相エラー信号は、現在の出力信号の位相（たとえば、フィードバック信号１０５の位相）と、あるべき信号の位相（たとえば入力基準信号１０１の位相）との位相差である。位相エラー信号は、ＣＰ１０６から、電流値（たとえば電荷の流れ）に関するループ・フィルタ１０８に供給される。ループ・フィルタ１０８は、ある決まった周波数の電流信号は通し、その他の周波数の電流信号は減衰させることによって、ＣＰ１０６からの電流をフィルタし、制御信号を発生して、実際の制御信号と標準動作信号または最適信号との差に基づいて出力信号１２０の位相を調整する。制御信号は、ＣＯ１１６に供給されて出力信号１２０に出力位相を提供し、この出力信号１２０をループが入力基準周波数１０１の基準位相でロックする。

制御電圧１０７は、２つの部分、すなわち、比例成分である抵抗器１１０にかかる電圧と、ループ・フィルタ電圧の積分成分であるコンデンサ１１２にかかる電圧とからなる。コンデンサ１１４は、チャージ・ポンプからの高周波数信号を減衰させるために使用される小さなコンデンサであり、したがって、これらの信号は、ＣＯ１１６によって位相ジッタに調整されない。ＣＯ１１６は、出力位相を有する出力信号１２０を発生し、ループは、この出力位相を入力基準周波数１０１の基準位相でロックする。

図２は、本明細書中で開示された原理に従って設計されたＰＬＬ２００のブロック図である。ＰＬＬ２００は、位相／周波数検出器（ＰＦＤ）２０４、チャージ・ポンプ（ＣＰ）２０６、リップル・バイパス・コンデンサ２１４、ループ・フィルタ抵抗器２１０およびループ・フィルタ・コンデンサ２１２を有する。フィルタ制御電圧２０７は、抵抗器２１０およびコンデンサ２１２にかかる電圧の合計である。ループ・フィルタ・コンデンサ２１２の容量は、（図１の）コンデンサ１１２の容量に比較して小さい。ループ・フィルタ・コンデンサ２１２から取られた電圧２０８は、制御発振器（ＣＯ）２０９に入力として供給される。

ＣＯ２０９は、３つの入力を受け取ることに留意されたい。第１の入力は、ＣＯ２０９の中央周波数を設定するために使用される自動較正回路２１５からである。第２の入力は、以下では公称低利得入力と称される制御電圧２０７に接続される。第３の入力（電圧２０８）は、逆低利得入力と称され、それに小信号利得（Ｋ_ｖｃｏ）が関連しており、この小信号利得の値は、符号が反対で、大きさが公称低利得入力より低い。

図３は、積分（制動）コンデンサ２１２のサイズを縮小するスケーリング係数を有する電流ミラーを組み込むように構成された例示的チャージ・ポンプＰＬＬのブロック図である。この回路を使用してＣＯ２０９に逆低利得入力を実装することによって、コンデンサ２１２は、図１のＰＬＬ１００からのループ・ダイナミクスを変えることなく、その値を低減されることができ、さらに通常型の２入力発振器が使用されることができるようになる。整合トランジスタ３０１ａおよび３０１ｂは、フィルタ電圧２０７および２０８を電流に変換する。トランジスタ３０１ａからの電流は、１より小さい利得を有する電流ミラーを使用することによってトランジスタ３０１ｂの電流から減じられ、それによって、トランジスタ３０１ｂによって発生される電流がトランジスタ３０２ｂの電流より大きいことを保証する。電流３０５は、電流制御発振器（ＩＣＯ）３０３への低利得入力として使用され、電流制御発振器（ＩＣＯ）３０３の高利得入力は、自動較正制御ループ３０７によって制御される。電流ミラー利得（α）は、１より小さくなければならないことに留意されたい。トランジスタ３０２ｂによって発生された新しい電流は、ＩＣＯに入力される低利得に入力される電流を低減し、それによってその「積分成分」を低減し、「比例成分」は低減しない。この低減された積分成分は、制動コンデンサ２１２を、そのサイズを増大させることなく、スケーリングすることに等しい効果を生み出す。したがって、制動コンデンサ２１２のサイズは、ＰＬＬのループ・ダイナミクスを変更することなく、電流ミラー２０４で発生された電流の大きさに応じてスケール・ダウンされることができる。

図４は、図３に示されたＰＬＬの数学的小信号モデルを示す。ループ・フィルタは、直列に接続された抵抗器ＲおよびコンデンサＣ_１を有する。第２コンデンサＣ_２は、ＲＣ低域通過フィルタに並列に接続される。フィルタＺ_ｓのインピーダンスは、したがって、

または同等に、

これは電圧Ｖ１（ｓ）を

として与える。
さらに図４を参照して、

図４から、
Ｆ３（ｓ）＝Ｆ１（ｓ）−Ｆ２（ｓ） （６ａ）
または同等に、

であることが分かる。
Ｆ３（ｓ）は、積分成分と比例成分の組合せとして理解されてよいことに留意されたい。

αがゼロと１の間の値を有するように選択された場合、積分成分（１−α）は、比例成分（ｓＲＣ_１）に影響を及ぼすことなく低減されることができる。その結果として、コンデンサＣ_１の容量を効果的に増大させることができる。これによって、変更前と同じループ・ダイナミクスを維持しながら、Ｃ_１の面積を縮小することができる。

当業者は、本発明の範囲から逸脱することなく、本明細書中に示された部品の詳細、材料、および構成に様々な変更を加えることができる。そのような変更は全て、添付の特許請求の範囲の範囲内に当然あるものと解釈されるべきである。

位相ロック・ループ（ＰＬＬ）の概略図である。 電流ミラー・フィード・バック・ループを示す、本明細書中に開示の実施形態によるＰＬＬの概略図である。 図２の電流ミラーの詳細図を示す、ＰＬＬの別の概略図である。 開示された原理の小信号の数学的モデルの図である。

Claims (10)

1. 集積回路（ＩＣ）であって、
   位相ロック・ループ（ＰＬＬ）を含み、前記位相ロック・ループが、
   電流制御発振器（ＩＣＯ）（３０３）と、
   ループ・フィルタ出力ノード（２０７）を有するループ・フィルタとを含み、前記ループ・フィルタは、ループ・フィルタ抵抗器（２１０）と、前記ループ・フィルタ抵抗器へループ・フィルタ中間ノード（２０８）で接続するループ・フィルタ制動コンデンサ（２１２）とを含み、さらに、
   電流ミラー出力ノード（３０５）を有する電流ミラーを含む電流スケーリング回路（３０１ａ、３０１ｂ、３０２ａ、３０２ｂ）を含み、前記電流スケーリング回路は、前記ループ・フィルタ出力ノードと前記ループ・フィルタ中間ノードとに接続して、前記電流ミラー出力ノードで前記ＩＣＯへ印加される電流ミラー出力電流を発生する、集積回路（ＩＣ）。
2. 前記電流スケーリング回路が、
   入力電流を発生するよう接続された入力トランジスタ（３０２ａ）と、
   前記入力電流のミラーとしてミラー電流を発生するよう接続されたミラー・トランジスタ（３０２ｂ）と、
   前記入力トランジスタ（３０２ａ）から前記入力電流を受信するよう接続された第１のトランジスタ（３０１ａ）と、
   前記ミラー・トランジスタから前記ミラー電流の一部を受信するよう接続された第２のトランジスタ（３０１ｂ）とを含み、前記第１及び第２のトランジスタのゲートが、前記ループ・フィルタ中間ノード及び前記ループ・フィルタ出力ノードにそれぞれ接続され、前記ゲートに印加された電圧を前記ＩＣＯへ印加される前記電流ミラー出力電流に変換する、請求項１に記載の集積回路。
3. 前記電流ミラーが、前記ループ・フィルタ制動コンデンサの両端の電圧降下に比例する前記ミラー電流を発生するように構成される、請求項１に記載の集積回路。
4. 前記電流スケーリング回路が、前記ループ・フィルタ制動コンデンサの有効容量を増大させるように構成される、請求項１に記載の集積回路。
5. 前記電流スケーリング回路が、前記ＰＬＬループ・ダイナミクスに影響を与えることなく前記ループ・フィルタ制動コンデンサの有効容量を増大させるように構成される、請求項１に記載の集積回路。
6. 前記ループ・フィルタ出力ノードは、前記ＩＣＯの入力に直接接続されていない、請求項１に記載の集積回路。
7. 前記第１及び第２のトランジスタは整合トランジスタである、請求項２に記載の集積回路。
   
8. 前記電流ミラーは、前記第２のトランジスタの電流から前記第１のトランジスタの電流を減じる、請求項２に記載の集積回路。
9. 前記ミラー電流の別の部分が前記ＩＣＯへ印加されるように、前記電流ミラーの利得は１よりも小さい、請求項２に記載の集積回路。
10. 前記ミラー・トランジスタは、前記電流ミラー出力ノードで前記第２のトランジスタへ接続される、請求項２に記載の集積回路。

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