JP4220839B2 - 位相同期回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路におけるループフィルタとして好適な低域ろ波回路の技術に属する。
【0002】
【従来の技術】
位相同期回路(以下、「PLL(Phase Locked Loop)」と称する)は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのLSIに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ICカードなど、さまざまな分野にわたっている。
【0003】
図9は、一般的なチャージポンプ型PLLの構成を示す。同図を参照しながら、PLLの概要を説明する。周波数位相比較器10は、PLL100に与えられる入力クロックCKinと帰還クロックCKdivとの位相差を比較し、この位相差に応じたアップ信号UPおよびダウン信号DNを出力する。チャージポンプ回路20は、アップ信号UPおよびダウン信号DNに基づいて、電流Ipを出入(吐き出しまたは吸い込み)する。ループフィルタ30は、電流Ipを平滑化し、電圧Voutとして出力する。電圧制御発振器40は、電圧Voutに基づいて、PLL100の出力クロックCKoutの周波数を変化させる。分周器50は、出力クロックCKoutをN分周し、帰還クロックCKdivとして位相比較器10にフィードバックする。以上の動作の繰り返すうちに、出力クロックCKoutは次第に所定の周波数に収束し、ロックされる。
【0004】
上記のPLL100の構成要素のうち、ループフィルタ30は特に重要な要素である。ループフィルタ30のフィルタリング特性すなわち伝達特性によって、PLL100の応答特性が決定されると言ってよい。
【0005】
ところで、PLLの制御理論によると、PLLの応答帯域幅は、最大でも入力クロックの10分の1程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするPLLでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のPLLにおけるループフィルタは、比較的大きな時定数、すなわちCR積を有している。大きなCR積を実現するには、容量素子を大きくするのが一般的である。
【0006】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のPLLを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ICカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【0007】
第1の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである(たとえば、特許文献1参照)。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【0008】
第2の例は、本願発明者が関与する特許出願(特願2002―286987号)に係る低域ろ波回路である。当該低域ろ波回路では、第1のフィルタ手段によって入力信号のフィルタリング処理を行うとともに、第2のフィルタ手段によって、第1のフィルタ手段に流れる第1の電流に基づいて生成された第2の電流のフィルタリング処理を行い、加算手段によって、第1および第2のフィルタ手段においてそれぞれ生じる第1および第2の電圧を加算して出力するというものである。これによると、第1の電流よりも小さくなるように第2の電流を生成することで、従来と同等のフィルタ特性を維持しつつ、相対的に第2のフィルタ手段における容量素子の小型化が可能となる。
【0009】
【特許文献1】
特許第2778421号公報(第3頁、第1図)
【0010】
【発明が解決しようとする課題】
上述したように、一般に、ループフィルタにおける容量素子として、容量値の大きな大型のものが必要とされる。これはPLL全体の回路面積を増大させる要因となっている。PLLはさまざまな応用製品に用いられるものであり、その回路規模を縮小することは必須の課題である。さらに、ループフィルタを小型化するために、後述するように電圧バッファ回路を用いて回路構成をした場合、そのオフセットに起因するリーク電流によってPLLの出力クロックのジッタが増大してしまう。
【0011】
上記問題に鑑み、本発明は、電圧バッファ回路を用いて小型化されたループフィルタについて、電圧バッファ回路のオフセットに起因するリーク電流の影響を回避すること課題 とする。
【0012】
【課題を解決するための手段】
上記課題を解決するために本発明は次のような手段を講じた。すなわち、チャージポンプ回路と、電圧制御発振器と、前記チャージポンプ回路から出入される電流を平滑化して前記電圧制御発振器を制御するための電圧を出力するループフィルタとを備えた位相同期回路であって、前記ループフィルタは、一端が前記チャージポンプ回路の出力端に接続された第1の抵抗素子と、前記第1の抵抗素子の他端に接続され、前記第1の抵抗素子を流れる電流を積分する積分手段と、一端が前記チャージポンプ回路の出力端に接続され、前記第1の抵抗素子よりも抵抗値が小さい第2の抵抗素子と、入力端が前記第1の抵抗素子と前記積分手段との接続点に接続され、出力端が前記第2の抵抗素子の他端に接続された電圧バッファ回路と、前記チャージポンプ回路の出力端と前記第1および第2の抵抗素子との電気的な接続の有無を切り換えるスイッチとを有し、前記第1の抵抗素子の一端に生じた電圧を出力するものとする。そして、前記スイッチは、少なくとも、前記チャージポンプ回路から電流が出入される期間は導通状態になる一方、その他の期間は非導通状態になるものとする。
【0013】
これによると、チャージポンプ回路の出力端に第1および第2の抵抗素子のそれぞれの一端が接続されているため、当該チャージポンプ回路から出力された電流は、分流して第1および第2の抵抗素子のそれぞれに流れ込む。すなわち、第1の抵抗素子に流れ込む電流は、ループフィルタに与えられた電流よりも小さくなる。したがって、第1の抵抗素子の他端に接続された積分手段を相対的に小型化することができる。さらに、第2の抵抗素子の他端は電圧バッファ回路の出力端に接続されているため、当該他端の電圧は、第1の抵抗素子と積分手段との接続点の電圧と等しくされている。したがって、第2の抵抗素子は、あたかも積分手段が当該出力端に接続されているかのように動作する。すなわち、第2の抵抗素子に積分手段を接続する必要なくなり、その分、ループフィルタ全体としての、さらには位相同期回路全体としての回路面積を低減することができる。さらに、チャージポンプ回路の出力端と第1および第2の抵抗素子との電気的な接続の有無を切り換えるスイッチを設けたことにより、チャージポンプ回路から電流が出入されない期間、ループフィルタにおける電圧バッファ回路から発生したリーク電流が積分手段に回り込むのを防ぐことができる。これにより、当該リーク電流による位相同期回路出力への影響を回避することができる。
【0014】
具体的に、前記スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号および前記チャージポンプ回路への電流の流入を制御する信号のいずれかが活性化したとき、導通状態になるものとする。
【0015】
また、具体的に、前記スイッチは、並列接続された第1および第2の部分スイッチからなるものとする。そして、前記第1の部分スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号が活性化したとき、導通状態になり、前記第2の部分スイッチは、前記チャージポンプ回路への電流の流入を制御する信号が活性化したとき、導通状態になるものとする。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0017】
(第1の実施形態)
図1は、本発明の参考のための第1の実施形態に係るPLLの構成を示す。本実施形態のPLL100Aは、図9に示したPLL100におけるループフィルタ30とは回路構成が異なるループフィルタ30Aを備えている。これ以外の構成要素については上述したとおりであるため説明を省略する。以下、ループフィルタ30Aについて詳細に説明する。
【0018】
ループフィルタ30Aは、第1の部分回路としてのフィルタ回路31Aと、演算増幅器で構成された電圧バッファ回路32と、第2の部分回路としてのフィルタ回路33Aとを備えている。フィルタ回路31Aの一端およびフィルタ回路33Aの一端は、それぞれチャージポンプ回路20の出力端に接続されている。フィルタ回路31Aの他端は電圧制御発振器40に接続されている。一方、電圧バッファ回路32の入力端は、フィルタ回路31A中の所定の節点に接続されている。そして、電圧バッファ回路32の出力端は、フィルタ回路33Aの他端に接続されている。
【0019】
次に、ループフィルタ30Aが、図9のループフィルタ30と同等の伝達特性を示すことを説明する。
【0020】
図2は、従来の受動型低域ろ波回路から本実施形態に係る受動型低域ろ波回路への回路変換を説明するための図である。図2(a)に示した低域ろ波回路は、図9に示したループフィルタ30に他ならない。図2(a)の低域ろ波回路において入力電流IpをK倍したとき、抵抗素子301(抵抗値R)の抵抗値を1/K倍し、かつ、容量素子302(容量値C)および容量素子303(容量値C3)の容量値をそれぞれK倍することによって、元の低域ろ波回路とまったく同じ伝達関数を実現することができる。したがって、図2(a)の低域ろ波回路は、図2(b)に示したように、抵抗素子311(抵抗値10R)、容量素子312(容量値C/10)および容量素子313(容量値C3/10)からなり、入力電流がIp/10である低域ろ波回路(同図右)と、抵抗素子331(抵抗値10R/9)、容量素子332(容量値9C/10)および容量素子333(容量値9C3/10)からなり、入力電流が9Ip/10である低域ろ波回路(同図左)とを重ね合わせたものであると考えられる。
【0021】
ここで、図2(c)に示したように、同電位となっている、図2(b)右の低域ろ波回路における抵抗素子311と容量素子312との間の節点電圧Vn1、および図2(b)左の低域ろ波回路における抵抗素子331と容量素子332との間の節点電圧Vn2を、電圧バッファ回路32を介して接続する。このように、節点電圧Vn1で節点電圧Vn2をシミュレートすることによって、容量素子332の省略が可能となる。すなわち、図2(a)の低域ろ波回路における容量素子302を、実質的に1/10に縮小することができる。図1におけるループフィルタ30Aは、こうして得られた低域ろ波回路に他ならない。一般に、図2(a)の低域ろ波回路をPLLのループフィルタとして用いる場合、容量素子302は最も大きな素子面積を占めることとなるため、これを小型化することにより、ループフィルタ全体としての回路面積の縮小に絶大な効果を得ることができる。
【0022】
以上、本実施形態によると、従来と同等の伝達特性を示しながらも、従来よりも遥かに小型の受動型ループフィルタを実現することができる。
【0023】
なお、上記例では、図2(a)中の容量素子302を1/10に縮小しているが、フィルタ回路31Aの入力電流をIp/100にし、フィルタ回路33Aの入力電流を99Ip/100にすることによって、容量素子302の容量値を1/100にまで縮小することも可能である。さらに、それ以上に小型化することも可能であることは言うまでもない。また、電圧バッファ回路32は演算増幅器以外で構成してもよい。
【0024】
(第2の実施形態)
図3は、本発明の参考のための第2の実施形態に係るPLLの構成を示す。本実施形態のPLL100Bは、第1の実施形態に係るループフィルタ30Aを能動型のループフィルタ30Bとしたものである。これ以外の構成要素については上述したとおりであるため説明を省略する。以下、ループフィルタ30Bについて詳細に説明する。
【0025】
ループフィルタ30Bは、第1の部分回路としてのフィルタ回路31Bと、演算増幅器で構成された電圧バッファ回路32と、第2の部分回路としてのフィルタ回路33Bとを備えている。フィルタ回路31Bの一端およびフィルタ回路33Bの一端は、それぞれチャージポンプ回路20の出力端に接続されている。フィルタ回路31Bの他端は電圧制御発振器40に接続されている。一方、電圧バッファ回路32の入力端は、フィルタ回路31B中の所定の節点に接続されている。そして、電圧バッファ回路32の出力端は、フィルタ回路33Bの他端に接続されている。
【0026】
次に、ループフィルタ30Bが、一般の能動型ループフィルタと同等の伝達特性を示すことを説明する。
【0027】
図4は、従来の能動型低域ろ波回路から本実施形態に係る能動型低域ろ波回路への回路変換を説明するための図である。図4(a)は、負帰還部に抵抗素子301および容量素子302が設けられた演算増幅器305を有する従来の一般的な能動型低域ろ波回路を示す。図4(a)の低域ろ波回路において入力電流IpをK倍したとき、抵抗素子301(抵抗値R)および抵抗素子304(抵抗値R)の抵抗値をそれぞれ1/K倍し、かつ、容量素子302(容量値C)および容量素子303(容量値CX)の容量値をそれぞれK倍することによって、元の低域ろ波回路とまったく同じ伝達関数を実現することができる。したがって、図4(a)の低域ろ波回路は、図4(b)に示したように、抵抗素子311(抵抗値10R)、容量素子312(容量値C/10)、容量素子313(容量値CX/10)、抵抗素子314(抵抗値R)および演算増幅器315を備え、入力電流がIp/10である低域ろ波回路(同図右)と、抵抗素子331(抵抗値10R/9)、容量素子332(容量値9C/10)、容量素子333(容量値9CX/10)、抵抗素子334(抵抗値10R/9)および演算増幅器335を備え、入力電流が9Ip/10である低域ろ波回路(同図左)とを重ね合わせたものであると考えられる。
【0028】
ここで、図4(c)に示したように、同電位となっている、図4(b)右の低域ろ波回路における抵抗素子311と抵抗素子314との間の節点電圧Vn1、および図4(b)左の低域ろ波回路における抵抗素子331と抵抗素子334との間の節点電圧Vn2を、電圧バッファ回路32を介して接続する。このように、節点電圧Vn1で節点電圧Vn2をシミュレートすることによって、抵抗素子331、容量素子333および演算増幅器335からなる部分の省略が可能となる。すなわち、図4(a)中の容量素子302を実質的に1/10に縮小することができる。図3におけるループフィルタ30Bは、こうして得られた低域ろ波回路に他ならない。一般に、図4(a)の低域ろ波回路をPLLのループフィルタとして用いる場合、容量素子302は最も大きな素子面積を占めることとなるため、これを小型化することにより、ループフィルタ全体としての回路面積の縮小に絶大な効果を得ることができる。
【0029】
以上、本実施形態によると、従来と同等の伝達特性を示しながらも、従来よりも遥かに小型の能動型ループフィルタを実現することができる。
【0030】
なお、上記例では、図4(a)中の容量素子302を1/10に縮小しているが、フィルタ回路31Bの入力電流をIp/100にし、フィルタ回路33Bの入力電流を99Ip/100にすることによって、容量素子302の容量値を1/100にまで縮小することも可能である。さらに、それ以上に小型化することも可能であることは言うまでもない。また、電圧バッファ回路32は演算増幅器以外で構成してもよい。
【0031】
(第3の実施形態)
上記の第1の実施形態に係るループフィルタ30Aでは、電圧バッファ回路32を構成する演算増幅器に存在するオフセット電圧が、PLL出力に影響を及ぼすおそれがある。図5は、リーク電流によるPLL出力への影響を説明するための図である。同図に示したように、電圧バッファ回路32にオフセット電圧Vostが存在すると回路にリーク電流Iostが発生し、フィルタ回路31Aにおける容量素子がリーク電流Iostによって常時充電される。そして、リーク電流による容量素子の電圧上昇分は、周波数位相比較器10の動作時にキャンセルされる。したがって、リーク電流Iostによってフィルタ回路31Aの出力電圧Voutが変動してしまい、それに伴い電圧制御発振器の周波数が変動し、PLLの出力クロックのジッタが増大してしまう。
【0032】
上記の問題を解決するための対策を講じたのが、図6に示した本発明の第3の実施形態に係るPLLである。本実施形態のPLL100Cは、第1の実施形態に係るPLL100Aにおけるループフィルタ30Aに、フィルタ回路31Aおよびフィルタ回路33Aに関してチャージポンプ回路20側の端子同士の電気的な接続の有無を切り換えるスイッチ34および35と、これらを制御するためのOR論理素子36とを設けたものである。以下、スイッチ34および35、ならびにOR論理素子36の動作について説明する。
【0033】
OR論理素子36は、周波数位相比較器10から出力される信号UPおよびDNの論理和を演算する。そして、スイッチ34および35は、OR論理素子36の演算結果に応じて導通/非導通状態を切り換える。すなわち、スイッチ34および35は、信号UPおよびDNの少なくともいずれかが活性化したとき導通状態になる一方、信号UPおよびDNのいずれもが非活性状態のとき非導通状態になる。これにより、周波数位相比較器10が動作していないときには、電圧バッファ回路32からのリーク電流がフィルタ回路31Aに流れ込まないように、リーク電流をカットすることができる。したがって、上述したリーク電流によるPLL出力への影響を回避することができる。
【0034】
以上、本実施形態によると、電圧バッファ回路32からのリーク電流によるPLL出力への影響を回避することができる。
【0035】
なお、上記例では、2個のスイッチ34および35を設けているが、いずれか一方を省略してもよい。また、OR論理素子36は信号UPおよびDNをその入力としているが、本発明はこれに限定されるものではない。少なくとも周波数位相比較器10が動作している期間は活性状態を維持するような信号を、OR論理素子36の入力とする、あるいは、OR論理素子36を省略し、そのような信号でスイッチ34および35を直接制御するようにしても、上記と同様の効果を得ることができる。
【0036】
(第4の実施形態)
第3の実施形態の冒頭で説明したリーク電流に係る問題は、第2の実施形態に係るループフィルタ30Bにも共通する。そこで、この問題を解決するための対策を講じたのが、図7に示した本発明の第4の実施形態に係るPLLである。本実施形態のPLL100Dは、第2の実施形態に係るPLL100Bにおけるループフィルタ30Bに、第3の実施形態において説明したスイッチ34および35、ならびにOR論理素子36を設けたものである。すなわち、能動型のループフィルタを備えた本実施形態に係る100Dについても、能動型のループフィルタを備えた第3の実施形態のPLL100Cと同様の効果を得ることができる。
【0037】
なお、スイッチ34および35のいずれか一方を省略可能な点、OR論理素子36の入力信号を他のものにしてもよい点、およびOR論理素子36を省略可能な点については、上述したとおりである。
【0038】
(第5の実施形態)
図8は、本発明の第5の実施形態に係るPLLの構成図である。本実施形態に係るPLL100Eもまた、第3の実施形態の冒頭で説明したリーク電流に係る問題を解決するためのものである。本実施形態のPLL100Eは、第1の実施形態に係るPLL100Aにおけるループフィルタ30Aに、フィルタ回路31Aおよびフィルタ回路33Aに関してチャージポンプ回路20側の端子同士の電気的な接続の有無を切り換えるスイッチ34Aおよび34B、ならびにスイッチ35Aおよびスイッチ35Bを設けたものである。以下、スイッチ34A、34B、35Aおよび35Bの動作について説明する。
【0039】
並列接続されたスイッチ34Aおよび34Bは、2個一組で、信号UPおよびDNの少なくともいずれか一方が活性化したときに導通状態になるスイッチとして機能する。そして、当該スイッチにおいて、スイッチ34Aおよび34Bは、それぞれ第1および第2の部分スイッチとして動作する。すなわち、スイッチ34Aは、周波数位相比較器10から出力される信号UPが活性化したとき導通状態になる一方、信号UPが非活性状態のとき非導通状態になる。一方、スイッチ34Bは、周波数位相比較器10から出力される信号DNが活性化したとき導通状態になる一方、信号DNが非活性状態のとき非導通状態になる。スイッチ35Aおよび35Bについてもこれと同様である。
【0040】
以上、本実施形態によると、電圧バッファ回路32からのリーク電流によるPLL出力への影響を回避することができる。
【0041】
さらに、第3の実施形態に係るループフィルタ30Cおよび第4の実施形態に係るループフィルタ30Dでは、信号UPおよびDNがOR論理素子36を通過するときに遅延が生じてしまうが、本実施形態に係るループフィルタ30Eでは、信号UPおよびDNの論理和を算出する必要がないため、スイッチ34A、34B、35Aおよび35Bの制御に遅延が生じることがない。これにより、タイミング誤差なくスイッチ34A、34B、35Aおよび35Bを動作させ、正常なチャージポンプ動作が行われるようにすることができる。
【0042】
なお、上記例では、スイッチ34Aおよび34B、ならびに35Aおよび35Bの2組のスイッチを設けているが、いずれか一組を省略してもよい。また、スイッチ34A、34B、35Aおよび35Bは、それぞれ信号UPおよびDNをその入力としているが、本発明はこれに限定されるものではない。少なくとも周波数位相比較器10が動作している期間は活性状態を維持するような信号によってスイッチ34A、34B、35Aおよび35Bを制御するようにしても、上記と同様の効果を得ることができる。
【0043】
また、本実施形態に係るループフィルタ30Eを能動型に変更しても、上記と同様の効果を得ることができる。
【0044】
さらに、上記の各実施形態はすべてPLLであるが、本発明に係る低域ろ波回路はDLL(Delay Locked Loop)のループフィルタとして用いることができることは言うまでもない。
【0045】
【発明の効果】
以上説明したように、本発明によると、従来と同等のフィルタリング特性を保ちつつ従来よりも小型の低域ろ波回路を実現することができる。そして、本発明に係る低域ろ波回路をPLLにおけるループフィルタとして用いることにより、PLL全体としての回路面積を大幅に低減することが可能となる。さらに、電圧バッファ回路のオフセットに起因するリーク電流の影響を回避することができる。
【0046】
また、本発明に係る低域ろ波回路の入出力は従来の低域ろ波回路の入出力と同じである。したがって、従来のPLLにおいて、ループフィルタ以外の回路部分に変更を加えることなく、本発明に係る低域ろ波回路をループフィルタとして組み込むことが可能である。
【0047】
すなわち、本発明に係る低域ろ波回路は、従来のループフィルタからの置き換えが極めて容易であり、かつ、その置き換え後のPLLの回路面積を大幅に低減することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係るPLLの構成図である。
【図2】 従来の受動型低域ろ波回路から本発明に係る受動型低域ろ波回路への回路変換を説明するための図である。
【図3】 本発明の第2の実施形態に係るPLLの構成図である。
【図4】 従来の能動型低域ろ波回路から本発明に係る低域ろ波回路への回路変換を説明するための図である。
【図5】 電圧バッファ回路のリーク電流によるPLL出力への影響を説明するための図である。
【図6】 本発明の第3の実施形態に係るPLLの構成図である。
【図7】 本発明の第4の実施形態に係るPLLの構成図である。
【図8】 本発明の第5の実施形態に係るPLLの構成図である。
【図9】 一般的なPLLの構成図である。
【符号の説明】
100A,100B,100C,100D,100E PLL(位相同期回路)
20 チャージポンプ回路
30A,30B,30C,30D,30E ループフィルタ(低域ろ波回路)
31A,31B フィルタ回路(第1の部分回路)
312 容量素子
32 電圧バッファ回路
33A,33B フィルタ回路(第2の部分回路)
34 スイッチ
35 スイッチ
34A,35A スイッチ(第1の部分スイッチ)
34B,35B スイッチ(第2の部分スイッチ)
40 電圧制御発振器
Claims (3)
- チャージポンプ回路と、電圧制御発振器と、前記チャージポンプ回路から出入される電流を平滑化して前記電圧制御発振器を制御するための電圧を出力するループフィルタとを備えた位相同期回路であって、
前記ループフィルタは、
一端が前記チャージポンプ回路の出力端に接続された第1の抵抗素子と、
前記第1の抵抗素子の他端に接続され、前記第1の抵抗素子を流れる電流を積分する積分手段と、
一端が前記チャージポンプ回路の出力端に接続され、前記第1の抵抗素子よりも抵抗値が小さい第2の抵抗素子と、
入力端が前記第1の抵抗素子と前記積分手段との接続点に接続され、出力端が前記第2の抵抗素子の他端に接続された電圧バッファ回路と、
前記チャージポンプ回路の出力端と前記第1および第2の抵抗素子との電気的な接続の有無を切り換えるスイッチとを有し、前記第1の抵抗素子の一端に生じた電圧を出力するものであり、
前記スイッチは、少なくとも、前記チャージポンプ回路から電流が出入される期間は導通状態になる一方、その他の期間は非導通状態になる
ことを特徴とする位相同期回路。 - 請求項1に記載の位相同期回路において、
前記スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号および前記チャージポンプ回路への電流の流入を制御する信号のいずれかが活性化したとき、導通状態になる
ことを特徴とする位相同期回路。 - 請求項1に記載の位相同期回路において、
前記スイッチは、並列接続された第1および第2の部分スイッチからなり、
前記第1の部分スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号が活性化したとき、導通状態になり、
前記第2の部分スイッチは、前記チャージポンプ回路への電流の流入を制御する信号が活性化したとき、導通状態になる
ことを特徴とする位相同期回路。
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