WO2005093952A1 - スイッチトキャパシタフィルタ及びフィードバックシステム - Google Patents

スイッチトキャパシタフィルタ及びフィードバックシステム Download PDF

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WO2005093952A1
WO2005093952A1 PCT/JP2004/017064 JP2004017064W WO2005093952A1 WO 2005093952 A1 WO2005093952 A1 WO 2005093952A1 JP 2004017064 W JP2004017064 W JP 2004017064W WO 2005093952 A1 WO2005093952 A1 WO 2005093952A1
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terminal
capacitance
circuit
switched capacitor
capacitor
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Application number
PCT/JP2004/017064
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Inventor
Shiro Dosho
Yusuke Tokunaga
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • the present invention relates to a switched capacitor filter, and more particularly, to a technique of a switched capacitor filter suitable as a loop filter in a feedback system such as a phase locked loop or a delay locked loop circuit.
  • a system LSI is almost always equipped with a phase-locked loop (hereinafter, referred to as a "PLL").
  • the PLL has a limitation that the maximum response time cannot be increased to more than about one tenth of the frequency of the input clock. Therefore, it is necessary to set the CR product of the loop filter constituting the PLL to be relatively large. In order to realize a relatively large CR product, it is general to set a large capacitance value of the capacitance element that forms the loop filter. Therefore, among the components of the PLL, the loop filter occupies most of the circuit area of the PLL.
  • FIG. 16 shows a circuit configuration of a loop filter according to the invention disclosed in the specification (hereinafter, referred to as “the prior invention”).
  • the loop filter includes a capacitor 310 (capacitance C) connected to the input terminal IN1, a resistor 320 (resistance R) and a capacitor 330 (capacitance C) connected to the input terminal IN2, and a capacitor Voltage buffer circuit provided between element 310 and resistance element 320 With 350.
  • the input terminals IN1 and IN2 are supplied with charge / discharge currents (charge currents) Ipl and Ip2 from two charge pump circuits, respectively. Then, the loop filter outputs a voltage Vout generated at a connection point between the resistance element 320 and the capacitance element 330.
  • the loop filter by setting the current supplied to the capacitor 310 to be smaller than the current supplied to the resistor 320, only the capacitance of the capacitor 310 is reduced without increasing the resistance of the resistor 320.
  • a CR product equivalent to the conventional loop filter that is, a filter characteristic equivalent to the conventional one is realized.
  • these capacitors can be realized by MOS capacitors. As a result, the capacitance elements 310 and 330 are reduced in size, and the circuit scale of the entire loop filter is reduced.
  • the loop filter it is necessary to generate a sufficiently large voltage in the resistance element 320. Therefore, it is necessary to set a relatively large value of the current flowing through the resistance element 320 or a relatively large resistance value of the resistance element 320. However, in either case, the power consumption by the resistance element 320 is relatively large, which is not preferable. In particular, since the resistance element 320 causes noise, it is preferable to avoid increasing the resistance value.
  • FIG. 17 shows a circuit configuration of a conventional loop filter including a switched capacitor circuit.
  • the loop filter includes capacitive elements 310 (capacitance value C) and 330 (capacitance value C) connected to the input terminal IN, and a switch connected to the capacitive element 310.
  • the switched capacitor circuit 320A has a capacitance element 340 (capacitance value C) and a capacitance.
  • the switch capacitor circuit 320A substantially exhibits a resistance value R. With such a configuration, the resistance element such as the loop filter is omitted, and noise caused by the resistance element is reduced.
  • Patent Document 1 U.S. Pat. No. 6,420,917 (Pages 6-7, Fig. 4)
  • the loop filter according to the invention of the prior application has a problem that the circuit scale is reduced, but the power consumption is relatively large.
  • a voltage buffer circuit 350 is required to realize the capacitance element 310 with a MOS capacitance.
  • the voltage buffer circuit 350 also causes noise. Therefore, it is preferable to omit the voltage buffer circuit 350.
  • a conventional loop filter having a switched capacitor circuit does not have a resistor element and a voltage buffer circuit, so that noise caused by these does not cause much problem.
  • the capacitance element 310 remains relatively large as before, and it is difficult to reduce the circuit size.
  • switch Q1 When switch Q1 is turned on, capacitive element 340 is connected in series with capacitive element 310, so that it is difficult to apply a sufficient voltage to capacitive element 340. Therefore, it is difficult to realize the capacitor 340 with a MOS capacitor. This is because a voltage higher than the threshold value of the MOS transistor needs to be applied to the MOS transistor constituting the MOS capacitance.
  • an object of the present invention is to reduce the circuit scale of a switched capacitor filter having a switched capacitor circuit.
  • a means taken by the present invention to solve the above problem is a switched capacitor filter that inputs a current signal and outputs a voltage signal, and includes a switch between an input terminal of the current signal and a reference voltage.
  • a first capacitor element provided between the input terminal and the first capacitor element; a first capacitor element provided between the input terminal and the first capacitor element; and a first capacitor element provided in parallel with the first capacitor element and the switched capacitor circuit.
  • a second capacitive element is a switched capacitor filter that inputs a current signal and outputs a voltage signal, and includes a switch between an input terminal of the current signal and a reference voltage.
  • the switched capacitor circuit functions as a resistive element, whereby the switched capacitor filter operates as a secondary passive low-pass filter.
  • a switched capacitor circuit is composed of one or more capacitance elements. Therefore, all of the switch capacitor filters are constituted by capacitive elements.
  • the switch Since the capacitor circuit is provided between the input terminal and the first capacitive element, when the capacitive element in the switch capacitor circuit is connected to the input terminal side, a sufficient voltage is applied to the capacitive element. Is applied. Therefore, the capacitance of the capacitor can be reduced. As a result, the circuit scale of the entire switched capacitor filter is reduced.
  • the switched capacitor circuit includes a first terminal, a second terminal, and a third terminal and a fourth terminal each having a reference voltage applied to one end thereof and having substantially the same capacitance as each other. And a switch for switching the connection between the other end of each of the third and fourth capacitance elements and each of the first and second terminals. Further, when the other end of the third capacitive element is connected to the first terminal, the switch section connects the other end of the fourth capacitive element to the second terminal, while connecting the third capacitive element to the third terminal. When the other end of the capacitive element is connected to the second terminal, the other end of the fourth capacitive element is connected to the first terminal.
  • the capacitance of the second capacitor is larger than the capacitance of each of the third and fourth capacitors.
  • the switched capacitor filter can The filter has the same filter characteristics as a general second-order passive low-noise filter.
  • each of the first to fourth capacitance elements is a MOS capacitance.
  • the switched capacitor circuit includes a first terminal provided on the side of the first capacitive element, a second terminal provided on the input terminal side, A reference voltage is applied to one end, and at least three capacitive elements having substantially the same capacitance as each other; the other end of each of the plurality of capacitive elements; and the first and second capacitance elements.
  • a switch unit for switching a connection mode with each of the terminals Further, the switch section maintains one of the other ends of the plurality of capacitance elements and the second terminal while maintaining the connection between the other ends of the plurality of capacitance elements. When the other end is connected to the first terminal, the other end is connected to the second terminal.
  • the first and second capacitors and the plurality of capacitors are all MOS capacitors.
  • a means implemented by the present invention is a feedback system that feeds back an output clock generated based on an input clock and makes the output clock have predetermined characteristics, wherein the clock and the clock that has been fed back are provided.
  • a charge pump circuit that generates a charge current based on a phase difference between the output signal and a loop filter that receives the charge current as an input; and an output that generates the output clock based on an output signal from the loop filter.
  • a clock generating circuit wherein the loop filter includes a first capacitive element provided between an input terminal of the charge current and a reference voltage, and a first capacitive element provided between the input terminal and the first capacitive element. And a second capacitor provided in parallel with the first capacitor and the switched capacitor circuit. That.
  • the loop filter operates as a secondary passive low-pass filter by the function of the switched capacitor circuit as a resistance element.
  • the switch capacitor circuit is composed of one or more capacitance elements. Therefore, all the switched capacitor filters are composed of capacitive elements.
  • the switched capacitor circuit is provided between the input terminal of the charge current and the first capacitance element, when the capacitance element in the switched capacitor circuit is connected to the input terminal side, A sufficiently large voltage is applied to the capacitor. Therefore, the capacitance of the capacitor can be reduced. As a result, the circuit scale of the loop filter as a whole and further as the feedback system as a whole is reduced.
  • the switched capacitor circuit includes first and second terminals and third and fourth terminals to which a reference voltage is applied to one end and which has substantially the same capacitance as each other. And a switch for switching the connection between the other end of each of the third and fourth capacitance elements and each of the first and second terminals. Further, when the other end of the third capacitive element is connected to the first terminal, the switch section connects the other end of the fourth capacitive element to the second terminal, while connecting the third capacitive element to the third terminal. When the other end of the capacitive element is connected to the second terminal, the other end of the fourth capacitive element is connected to the first terminal.
  • the capacitance of the second capacitance element is equal to the third and fourth capacitances. Is larger than the capacitance of each of the capacitive elements.
  • the feedback system comprises: a first control clock and a second control clock that are in an anti-phase relationship with each other based on a falling transition of the input clock; It is assumed that a control clock generation circuit for generating third and fourth control clocks corresponding to each inversion of the control clock is provided. And a switch for switching connection / non-connection of the other end of the third capacitive element with the first terminal in accordance with the first control clock, and a switch in accordance with the second control clock. A switch for switching the connection between the other end of the fourth capacitor and the first terminal, and the other end of the third capacitor and the second switch in accordance with the third control clock. A switch for switching connection / disconnection with the second terminal, and a switch for switching connection / disconnection between the other end of the fourth capacitive element and the second terminal according to the fourth control clock. Shall have.
  • the loop filter generally has It has the same filter characteristics as a typical second-order passive low-nos filter.
  • each of the first to fourth capacitance elements is a MOS capacitance.
  • the switched capacitor circuit includes a first terminal provided on the side of the first capacitive element, a second terminal provided on the side of the input terminal, A reference voltage is applied to one end, and at least three capacitive elements having substantially the same capacitance as each other; the other end of each of the plurality of capacitive elements; and the first and second capacitance elements. And a switch unit for switching a connection mode with each of the terminals. Then, the switch section maintains one of the other ends of the plurality of capacitance elements and the second terminal while maintaining the connection between the other ends of the plurality of capacitance elements. When the other end is connected to the first terminal, the other end is connected to the second terminal.
  • the feedback system includes a plurality of control clocks having phases different from each other corresponding to the number of the plurality of capacitive elements, based on a falling change of the input clock, and It is assumed that a control clock generating circuit for generating a plurality of inverted control clocks corresponding to the respective inverted control clocks is provided. And said sweets The switch section is provided corresponding to each of the plurality of capacitive elements, and determines whether or not there is a connection between the other end of the capacitive element and the first terminal according to the control clock corresponding to the capacitive element.
  • the first and second capacitors and the plurality of capacitors are all MOS capacitors.
  • the switched capacitor filter does not include a resistor element and a voltage buffer circuit, and is entirely composed of a capacitive element.Therefore, by reducing the input current, all the capacitive elements are downsized, and the scale of the entire circuit is reduced. Be converted to Furthermore, when the switched capacitor is used as a loop filter of a feedback system, the charge pump circuit can be downsized by reducing the charge current, which is the input current of the loop filter. As a result, the circuit scale of the entire feedback system is greatly reduced.
  • FIG. 1 is a configuration diagram of a phase locked loop circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit configuration diagram of a control clock generation circuit in the phase locked loop circuit shown in FIG. 1.
  • FIG. 3 is a timing chart of the control clock generation circuit shown in FIG. 2.
  • FIG. 4 is a circuit configuration diagram of a loop filter in the phase locked loop circuit shown in FIG. 1.
  • FIG. 5 is a circuit configuration diagram of a loop filter in which a resistance element in the loop filter according to the prior application is simply replaced by a switched capacitor circuit.
  • FIG. 6 is a circuit configuration diagram of a loop filter in which the switched capacitor circuit in the loop filter shown in FIG. 5 is changed to three-phase clock control.
  • FIG. 7 is a circuit configuration diagram of a loop filter in which the switched capacitor circuit in the loop filter shown in FIG. 6 is changed to two-phase clock control.
  • FIG. 8 is a circuit configuration diagram of a loop filter in which a voltage buffer circuit is omitted from the loop filter shown in FIG. 7.
  • FIG. 9 is a circuit configuration diagram of a loop filter in which the loop filter shown in FIG. 8 is changed to a single-system charge current input.
  • FIG. 10 is a circuit configuration diagram of a control clock generation circuit that generates each control clock based on a reset pulse from a phase comparator.
  • FIG. 11 is a timing chart of the control clock generation circuit shown in FIG.
  • FIG. 12 is a configuration diagram of a phase locked loop circuit according to a second embodiment of the present invention.
  • FIG. 13 is a circuit configuration diagram of a control clock generation circuit in the phase locked loop circuit shown in FIG.
  • FIG. 14 is a timing chart of the control clock generation circuit shown in FIG.
  • FIG. 15 is a circuit configuration diagram of a loop filter in the phase locked loop circuit shown in FIG.
  • FIG. 16 is a circuit configuration diagram of a loop filter according to the prior application by the first inventors of the present application.
  • FIG. 17 is a circuit configuration diagram of a conventional loop filter including a switched capacitor circuit.
  • control clock third control clock, one of multiple inversion control clocks
  • ⁇ ⁇ 2 control clock fourth control clock, one of multiple inversion control clocks
  • ⁇ ⁇ 3 control Clock one of multiple inverted control clocks
  • FIG. 1 shows a configuration of a PLL according to the first embodiment of the present invention.
  • the PLL according to the present embodiment includes a phase comparator 10, a charge pump circuit 20, a loop filter (LPF) 30, a voltage controlled oscillator (VCO) 40 as an output clock generation circuit, a frequency divider 50, A control clock generation circuit 60 is provided.
  • the phase comparator 10 compares the phase of the input clock CKin supplied to the PLL with the phase of the feedback clock CKdiv, and outputs an up signal UP and a down signal DN according to the phase difference.
  • the charge pump circuit 20 outputs (discharges or sucks) the charge current Ip based on the up signal UP and the down signal DN.
  • the voltage controlled oscillator 40 changes the frequency of the PLL output clock CKout based on the voltage Vout output from the loop filter 30.
  • the frequency divider 50 divides the output clock CKout by N (N is a natural number) and feeds it back to the phase comparator 10 as a feedback clock CKdiv. The above operation During the repetition, the output clock CKout gradually converges to a predetermined frequency and is locked.
  • N is a natural number
  • the control clock generation circuit 60 generates control clocks ⁇ 1, Z ⁇ 1, ⁇ 2 and ⁇ 2 based on the input clock CKin, and outputs these control clocks to the loop filter 30.
  • FIG. 2 shows a circuit configuration of the control clock generation circuit 60.
  • FIG. 3 is a timing chart of the control clock generation circuit 60.
  • the inverter 61 inverts the input clock CKin and outputs the clock ZCKin.
  • the D flip-flop 62 outputs a clock CKorg whose polarity is inverted in synchronization with a rising change of the clock ZCKin and a clock ZCKorg which is the inverted clock CKorg.
  • the circuit portion including the inverter 631 and the NAND gates 641 and 651 generates the control clock ⁇ 1 and the inverted control clock Z ⁇ 1 based on the clock ZCKorg.
  • the circuit portion including the inverter 632 and the NAND gates 642 and 652 generates the control clock ⁇ 2 and the inverted control clock Z ⁇ 2 based on the clock CKorg. That is, the control clock generation circuit 60 outputs the control clocks ⁇ 1, ⁇ 1, ⁇ 2, and ⁇ 2 whose polarities are inverted according to the falling change of the input clock CKin.
  • Loop filter 30 receives charge current ⁇ , smoothes a voltage generated due to the charge current ⁇ , and outputs it as voltage Vout.
  • FIG. 4 shows a circuit configuration of the loop filter 30.
  • the loop filter 30 includes a MOS capacitor 31, a switched capacitor circuit 32, and a MOS capacitor 33.
  • One end of the MOS capacitor 31 is connected to the ground as a reference voltage, and the other end is connected to the terminal T1 of the switched capacitor circuit 32.
  • One end of the MOS capacitor 33 is connected to the ground as a reference voltage, and the other end is connected to the input end of the charge current Ip and the terminal T2 of the switched capacitor circuit 32.
  • the loop filter 30 outputs a voltage Vout generated at a connection point between the switched capacitor circuit 32 and the MOS capacitor 33.
  • the switched capacitor circuit 32 has a so-called PS type including MOS capacitors 321 and 322 and a switch section 324 for switching the connection mode between each of the MOS capacitors 321 and 322 and each of the terminals T1 and T2. (Parasitic Sensitive).
  • the switch section 324 connects the MOS capacitor 321 to the terminal T1 according to the control clock ⁇ 1.
  • a switch SW21 for switching connection / non-connection is provided, and a switch SW22 for switching connection / non-connection between the MOS capacitor 322 and the terminal # 2 according to the control clock / ⁇ 2.
  • the control clocks ⁇ 1, ⁇ 1, ⁇ 2, and / ⁇ 2 are provided from the control clock generation circuit 60.
  • the capacitance value of the MOS capacitance 31 is C. This is a capacitance value equivalent to the capacitance element 310 in the loop filter (see FIG. 16) according to the prior application invention.
  • the capacitance values of the MOS capacitors 321 and 322 are both C.
  • the resistance value of the switched capacitor circuit 32 is ITC
  • the capacitance values of the MOS capacitors 321 and 322 may be reduced.
  • the MOS capacitor 321 must be used.
  • the MOS capacitor 321 must be used.
  • the MOS capacitors 321 and 322 can be reduced in size by reducing the charge current Ip.
  • the MOS capacitances 31 and 33 also decrease in size. As a result, the circuit size of the entire loop filter 30 is reduced.
  • the capacitance value of the MOS capacitor 33 is C. This is because of each MOS capacitance 321 and 322
  • the signal UP is such that the phase of the input clock CKin is ahead of the phase of the output clock CKout!
  • the output logic CKout rises to a predetermined logic level, for example, "H” (see Fig. 3). While the signal UP is "H”, the charge current Ip is output from the charge pump circuit 20 to the loop filter 30. While receiving the charging current Ip, the operating state of the switch section 324 must not change. If it changes, the charging and discharging of the charges to and from the MOS capacitors 321 and 322 in the switched capacitor circuit 32 will be interrupted! / The loop filter 30 may not operate normally.
  • the control clocks ⁇ 1, Z ⁇ 1, ⁇ 2, and / ⁇ 2 generated by the control clock generation circuit 60 have the falling transition force of the input clock CKin until the next falling transition. Is not inverted, so that charging and discharging of the charges to and from the MOS capacitors 321 and 322 are not interrupted. This is because the output of the signal UP and the output of the DN always end between successive falling transitions of the input clock CKin. Therefore, by controlling the operation of the switched capacitor circuit 32 based on each control clock generated by the control clock generation circuit 60, the normal operation of the loop filter 30 is guaranteed.
  • FIG. 5 shows a circuit configuration of a loop filter in which a resistance element in the loop filter according to the prior application is simply replaced with a switched capacitor circuit.
  • the loop filter in which the resistance element in the loop filter according to the prior application is simply replaced with the switched capacitor circuit 32 of two-phase clock control does not operate normally. This is for the following reason.
  • FIG. 6 shows a circuit configuration of a loop filter in which the switched capacitor circuit in the loop filter shown in FIG. 5 is changed to three-phase clock control.
  • the switched capacitor circuit 32A one of the capacitance elements 321, 322, and 323 connected to the MOS capacitor 33 maintains the connection state with the MOS capacitor 33 even when the other two connection states are switched. I do. As a result, the capacitance element is not reset to the buffer potential, and the normal operation of the switched capacitor circuit 32A is guaranteed.
  • the loop filter will be described later in detail.
  • the capacitance value of the MOS capacitor 33 is increased by the capacitance value C of each of the capacitance elements 321, 322, and 323 in the switched capacitor circuit 32A.
  • FIG. 7 shows a circuit configuration of a loop filter in which the switched capacitor circuit in the loop filter shown in FIG. 6 is changed to two-phase clock control.
  • the difference between this loop filter and the loop filter shown in FIG. 5 is that the capacitance value of the MOS capacitor 33 in the loop filter shown in FIG.
  • FIG. 8 shows a circuit configuration of a loop filter in which the voltage buffer circuit in the loop filter shown in FIG. 7 is omitted.
  • FIG. 9 shows a circuit configuration of a loop filter in which the loop filter shown in FIG. 8 is changed to one charge current input.
  • the MOS capacitor 31 is charged and discharged by the combined current of the charge currents Ipl and Ip2.
  • a current value corresponding to the current here, 2Ip2, which is twice the charge current Ip2 may be used. Accordingly, the capacitance value of each of the capacitance elements 321 and 322 in the switched capacitor circuit 32 and the capacitance value of the MOS capacitance 33 are also doubled.
  • the loop filter shown in FIG. 9 has a circuit configuration in which each of the capacitance value and the charge current value of each capacitance element in the loop filter 30 according to the present embodiment shown in FIG. 4 is doubled.
  • the circuit configuration is substantially the same as that of the filter 30. That is, the loop filter 30 according to the present embodiment is obtained by converting the circuit configuration of the loop filter according to the prior application, and has the same filter characteristics as a general active secondary loop filter.
  • the circuit scale can be reduced while reducing noise and power consumption. Scaled down. Further, by setting the charge current Ip relatively small, the circuit scale of the charge pump circuit 20 is reduced. As a result, the circuit scale of the entire PLL is significantly reduced.
  • control clocks ⁇ 1, Z ⁇ 1, ⁇ 2, and / ⁇ 2 may be generated based on a reset pulse in the phase comparator 10.
  • FIG. 10 shows a control clock generation circuit 6 ( ⁇ ) that generates each control clock based on the reset pulse RST from the phase comparator 10.
  • FIG. 11 is a timing chart of the control clock generation circuit 6CT.
  • the reset pulse RST is composed of the D flip-flops 11 and 12 and the NAND gate 13. Output from the NAND gate 13 of the phase comparator 10. That is, the reset pulse RST is a very short on-duty pulse output after the signal UP or DN is output.
  • the control clock generation circuit 60 inputs a reset pulse RST instead of inverting the input clock CKin, and generates and outputs control clocks ⁇ 1, Z ⁇ 1, ⁇ 2, and Z ⁇ 2 based on the reset pulse RST.
  • the reset pulse RST is a pulse that is output after the signal UP or DN is output, the polarity of each control clock is not inverted during the output of the signal UP or DN.
  • the reset pulse RST has a very short pulse width, the D flip-flop 62 may not respond to the input of the reset pulse RST. In this case, the switched capacitor circuit 32 in the loop filter 30 does not operate normally. Therefore, it is preferable to use the control clock generation circuit 60 rather than the control clock generation circuit 6CT.
  • FIG. 12 shows a configuration of a PLL according to the second embodiment of the present invention.
  • the PLL according to the present embodiment includes a phase comparator 10, a charge pump circuit 20, a loop filter 30A, a voltage control oscillator 40, a frequency divider 50, and a control clock generation circuit 60A.
  • the phase comparator 10, the charge pump circuit 20, the voltage controlled oscillator 40, and the frequency divider 50 are the same as those described in the first embodiment, and the description thereof is omitted.
  • the configurations and operations of the loop filter 30A and the control clock generation circuit 60A will be described in detail.
  • the control clock generation circuit 60A generates control clocks ⁇ 1, ⁇ 1, ⁇ 2, ⁇ 2, ⁇ 3, and / ⁇ 3 based on the input clock CKin, and outputs these control clocks to the loop filter 30 #. I do.
  • FIG. 13 shows a circuit configuration of the control clock generation circuit 60 #.
  • FIG. 14 is a timing chart of the control clock generation circuit 60 #.
  • the inverter 61 inverts the input clock CKin and outputs a clock / CKin.
  • the D flip-flops 621, 622, 623 and 624 operate in synchronization with the rising change of the clock ZCKin.
  • the outputs of D flip-flops 612 and 622 are inputs to NOR gate 66, respectively.
  • the output of NOR gate 66 is the data input of D flip-flop 621.
  • the circuit portion consisting of the inverter 631 and the NAND gates 641 and 651 is based on the inverted output from the D flip-flop 622.
  • the circuit portion composed of the inverter 632 and the NAND gates 642 and 652 generates the control clock ⁇ 2 and its inverted control clock (inverted control clock) Z ⁇ 2 based on the inverted output from the D flip-flop 623.
  • the circuit portion composed of the inverter 633 and the NAND gates 643 and 653 generates the control clock ⁇ 3 and its inverted control clock (inverted control clock) Z ⁇ 3 based on the inverted output from the D flip-flop 624. Generate.
  • the phases of the control clocks ⁇ 1, ⁇ 2, and ⁇ 3 output from the control clock generation circuit 60A having the above configuration are different from each other. That is, the control clock generation circuit 60A generates a three-phase control clock based on the input clock CKin.
  • FIG. 15 shows a circuit configuration of the loop filter 30A.
  • the loop filter 30A is the same as the loop filter shown in FIG. 6 except that the voltage buffer circuit 35 is omitted and the charge current input is changed to one system.
  • the switched capacitor circuit 32A includes MOS capacitors 321, 322, and 323, and a switch section 324A that switches a connection mode between each of the MOS capacitors 321 to 323 and each of the terminals T1 and T2. .
  • the switch unit 324A determines whether or not there is a connection between the MOS capacitor 321 and the terminal ⁇ ⁇ ⁇ ⁇ ⁇ 2 according to the control clock ⁇ 1, and a switch SWl l that switches the connection between the MOS capacitor 321 and the terminal Tl according to the control clock ⁇ 1.
  • connection destination When the connection destination is switched for any two of the MOS capacitors 321 to 323 in the switched capacitor circuit 32 A, the other one remains connected to the MOS capacitor 33.
  • the logic level of the control clock ⁇ 3 remains “H” (see FIG. 14). That is, when the connection destination of the MOS capacitors 321 and 322 is switched, the MOS capacitor 323 is in a state of being continuously connected to the MOS capacitor 33 in parallel. Therefore, the charge and discharge of the MOS capacitor 323 Normal operation of the switched capacitor circuit 32A is guaranteed without resetting the load
  • the loop filter is entirely composed of MOS capacitors without using a resistance element and a voltage buffer circuit, the circuit scale is reduced while reducing noise and power consumption. Scaled down. Further, by setting the charge current Ip relatively small, the circuit scale of the charge pump circuit 20 is reduced. As a result, the circuit scale of the entire PLL is significantly reduced.
  • a switched capacitor circuit controlled by four or more phases of clocks may be provided.
  • these MOS capacitors are switched so that the connection destinations of the other MOS capacitors in the switched capacitor circuit are switched. You have to control the connection type.
  • a voltage control delay circuit (VCD) as an output clock generation circuit is provided in place of the voltage control oscillator 40, and the frequency divider 50 is omitted, and By directly feeding back the output clock CKout output from the voltage control delay circuit to the phase comparator 10, a delay lock loop circuit (DLL) is configured.
  • VCD voltage control delay circuit
  • DLL delay lock loop circuit
  • the switched capacitor filter according to the present invention has the same filter characteristics as a conventional filter and a reduced circuit scale. Therefore, the loop filter of the PLL in a microprocessor having a large number of PLLs Also, it is useful as a loop filter of a PLL in a semiconductor integrated circuit having a limited circuit scale, for example, an IC card in which it is difficult to mount a very large capacitance element.

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Abstract

　ループフィルタ（３０）は、電流信号の入力端と基準電圧との間に設けられた第１の容量素子（３１）と、上記入力端と第１の容量素子（３１）との間に設けられたスイッチトキャパシタ回路（３２）と、第１の容量素子（３１）及び前記スイッチトキャパシタ回路（３２）に並列に設けられた第２の容量素子（３３）とを備えている。スイッチトキャパシタ回路（３２）において、第３の容量素子（３２１）が第１の容量素子（３１）側に接続されるとき、第４の容量素子（３２２）は第２の容量素子（３３）側に接続される。上記構成のループフィルタ（３０）において、第２の容量素子（３３）の容量値を、第３及び第４の容量素子（３２１，３２２）の容量値よりも大きく設定する。

Description

明 細 書 技術分野
[0001] 本発明は、スィッチトキャパシタフィルタに関し、特に、位相同期回路や遅延ロック ループ回路などのフィードバックシステムにおけるループフィルタとして好適なスイツ チトキャパシタフィルタの技術に関する。
背景技術
[0002] 今日、システム LSIに搭載される機能はますます増えつつあり、システム LSIの回路 規模は増大する傾向にある。このため、システム LSIの回路規模縮小は普遍的な問 題となっている。
[0003] システム LSIには必ずと言ってよいほど位相同期回路（以下、「PLL」と称する）が搭 載されている。 PLLには、応答時間の最大値を入力クロックの周波数のおよそ 10分 の 1以上に大きくすることができないという制約がある。このため、 PLLを構成するル ープフィルタの CR積を比較的大きく設定する必要がある。比較的大きな CR積を実 現するためには、ループフィルタを構成する容量素子の容量値を大きく設定するの が一般的である。したがって、 PLLの構成要素の中でもループフィルタは PLLの回 路面積の大部分を占めることとなる。そして、 PLLにおいて入力クロックの周波数が 低くなればなるほど応答時間は長くなるため、ループフィルタを構成する容量素子の 容量値をさらに大きく設定する必要がある。その結果、 PLLの回路規模はますます 大きくなつてしまう。このような問題を解決するためにも、ループフィルタの回路規模 縮小が求められるところである。
[0004] PLLに用いられるループフィルタの回路規模を縮小する技術として、本願筆頭発 明者らによる特願 2003-185573号明細書に開示された技術が挙げられる。図 16 は、同明細書に開示された発明（以下、「先願発明」と称する）に係るループフィルタ の回路構成を示す。当該ループフィルタは、入力端 IN1に接続された容量素子 310 (容量値 C)と、入力端 IN2に接続された抵抗素子 320 (抵抗値 R)及び容量素子 33 0 (容量値 C )と、容量素子 310と抵抗素子 320との間に設けられた電圧バッファ回路 350とを備えている。入力端 IN1及び IN2には、それぞれ、 2系統のチャージポンプ 回路から充放電電流 (チャージ電流) Ipl及び Ip2が与えられる。そして、当該ループ フィルタは、抵抗素子 320及び容量素子 330の接続箇所に生じる電圧 Voutを出力 する。当該ループフィルタにおいて、抵抗素子 320に与える電流に対して容量素子 3 10に与える電流を小さく設定することによって、抵抗素子 320の抵抗値を増大させる ことなく容量素子 310の容量値のみを低減して、従来のループフィルタと同等の CR 積、すなわち、従来と同等のフィルタ特性が実現される。また、容量素子 310及び 33 0のそれぞれには十分な電圧が印加されるため、これら容量素子を MOS容量で実 現可能となる。これらにより、容量素子 310及び 330が小型化され、ループフィルタ全 体としての回路規模が縮小される。
[0005] 当該ループフィルタにおいては、抵抗素子 320に十分な大きさの電圧が生じるよう にする必要がある。このため、抵抗素子 320に流れる電流値を比較的大きく設定する 力 又は、抵抗素子 320の抵抗値を比較的大きく設定する必要がある。しかし、いず れの場合も、抵抗素子 320による消費電力が比較的大きくなつてしまうため好ましく ない。特に、抵抗素子 320はノイズ発生の原因となるため、その抵抗値を大きくするこ とは避けることが好ましい。
[0006] 一方、ループフィルタにおける抵抗素子に起因するノイズを低減するために、抵抗 素子に代えてスィッチトキャパシタ回路を備えたループフィルタが公知となっている（ 例えば、特許文献 1参照)。図 17は、スィッチトキャパシタ回路を備えた従来のルー プフィルタの回路構成を示す。当該ループフィルタは、入力端 INに接続された容量 素子 310 (容量値 C)及び 330 (容量値 C )と、容量素子 310に接続されたスィッチト
3
キャパシタ回路 320Aとを備え、容量素子 310及び 330の接続箇所に生じる電圧 Vo utを出力する。スィッチトキャパシタ回路 320Aは、容量素子 340 (容量値 C )と、容
R
量素子 340の接続先を切り替えるスィッチ Q1及び Q2とを備えている。スィッチトキヤ パシタ回路 320Aは、実質的に抵抗値 Rを呈する。このような構成によって、ループフ ィルタカゝら抵抗素子を省略して、抵抗素子に起因するノイズが低減される。
特許文献 1 :米国特許第 6420917号明細書 (第 6 - 7頁、第 4図）
発明の開示 発明が解決しょうとする課題
[0007] 上述したように、先願発明に係るループフィルタにつ 、ては、回路規模が縮小され る反面、消費電力が比較的大きいという問題がある。また、容量素子 310を MOS容 量で実現するには、電圧バッファ回路 350が必要となる。しかし、電圧バッファ回路 3 50もまたノイズ発生の原因となる。このため、電圧バッファ回路 350を省略することが 好ましい。
[0008] 一方、スィッチトキャパシタ回路を備えた従来のループフィルタにつ 、ては、抵抗素 子及び電圧バッファ回路を備えていないため、これらに起因するノイズはあまり問題と はならない。しかし、容量素子 310は従来と同様に比較的大きいままであり、回路規 模の縮小は困難である。また、スィッチ Q1がオンとなるとき、容量素子 340は容量素 子 310と直列に接続されるため、容量素子 340に十分な電圧を印加することが困難 である。したがって、容量素子 340を MOS容量で実現することは困難である。 MOS 容量を構成する MOSトランジスタには、当該 MOSトランジスタの閾値以上の電圧が 印加される必要があるからである。
[0009] 上記問題に鑑み、本発明は、スィッチトキャパシタ回路を備えたスィッチトキャパシ タフィルタの回路規模の縮小を課題とする。特に、電圧バッファ回路を設けることなく 、すべての容量素子を MOS容量で実現したスィッチトキャパシタフィルタの提供を課 題とする。
課題を解決するための手段
[0010] 上記課題を解決するために本発明が講じた手段は、電流信号を入力し、電圧信号 を出力するスィッチトキャパシタフィルタであって、前記電流信号の入力端と基準電 圧との間に設けられた第 1の容量素子と、前記入力端と前記第 1の容量素子との間 に設けられたスィッチトキャパシタ回路と、前記第 1の容量素子及び前記スィッチトキ ャパシタ回路に並列に設けられた第 2の容量素子とを備えたものとする。
[0011] これによると、スィッチトキャパシタ回路が抵抗素子として機能することにより、当該ス イッチトキャパシタフィルタは 2次の受動型ローパスフィルタとして動作する。通常、ス イッチトキャパシタ回路は一また複数の容量素子で構成される。したがって、当該スィ ツチトキャパシタフィルタはすべて容量素子で構成されることとなる。ここで、スィッチト キャパシタ回路は入力端と第 1の容量素子との間に設けられているため、当該スイツ チトキャパシタ回路における容量素子が入力端側に接続される場合、当該容量素子 には十分な大きさの電圧が印加される。したがって、当該容量素子の静電容量を小 型化することができる。その結果、当該スィッチトキャパシタフィルタ全体としての回路 規模が縮小される。
[0012] 具体的には、前記スィッチトキャパシタ回路は、第 1及び第 2の端子と、一端に基準 電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第 3及び第 4の容 量素子と、前記第 3及び第 4の容量素子のそれぞれの他端と前記第 1及び第 2の端 子のそれぞれとの接続形態を切り替えるスィッチ部とを有するものとする。また、前記 スィッチ部は、前記第 3の容量素子の他端を前記第 1の端子に接続するとき、前記第 4の容量素子の他端を前記第 2の端子に接続する一方、前記第 3の容量素子の他端 を前記第 2の端子に接続するとき、前記第 4の容量素子の他端を前記第 1の端子に 接続するものとする。そして、前記第 2の容量素子の静電容量は、前記第 3及び第 4 の容量素子のそれぞれの静電容量よりも大き 、ものとする。
[0013] このように、第 2の容量素子の静電容量を、スィッチトキャパシタ回路における第 3及 び第 4の容量素子の静電容量よりも大きく設定することによって、当該スィッチトキヤ パシタフィルタは、一般的な 2次受動型ローノ スフィルタと同等のフィルタ特性を有す るよつになる。
[0014] 好ましくは、前記第 1から第 4の容量素子は、いずれも MOS容量であるとする。
[0015] また、具体的には、前記スィッチトキャパシタ回路は、前記第 1の容量素子の側に 設けられた第 1の端子と、前記入力端の側に設けられた第 2の端子と、一端に基準電 圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複 数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第 1及び第 2の端子 のそれぞれとの接続形態を切り替えるスィッチ部とを有するものとする。また、前記ス イッチ部は、前記複数の容量素子のいずれか一つの他端と前記第 2の端子との接続 を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他端を 前記第 1の端子に接続するとき、他方の他端を前記第 2の端子に接続するものとする [0016] 好ましくは、前記第 1及び第 2の容量素子並びに前記複数の容量素子は、いずれも MOS容量であるとする。
[0017] また、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還 させ、当該出力クロックを所定の特性にするフィードバックシステムであって、前記クロ ックと帰還されたクロックとの位相差に基づ 、て、チャージ電流を生成するチャージポ ンプ回路と、前記チャージ電流を入力とするループフィルタと、前記ループフィルタか らの出力信号に基づいて、前記出力クロックを生成する出力クロック生成回路とを備 え、前記ループフィルタは、前記チャージ電流の入力端と基準電圧との間に設けら れた第 1の容量素子と、前記入力端と前記第 1の容量素子との間に設けられたスイツ チトキャパシタ回路と、前記第 1の容量素子及び前記スィッチトキャパシタ回路に並 列に設けられた第 2の容量素子とを有するものとする。
[0018] これによると、スィッチトキャパシタ回路が抵抗素子として機能することにより、当該 ループフィルタは 2次の受動型ローパスフィルタとして動作する。通常、スィッチトキヤ パシタ回路は一また複数の容量素子で構成される。したがって、当該スィッチトキヤ パシタフィルタはすべて容量素子で構成されることとなる。ここで、スィッチトキャパシ タ回路はチャージ電流の入力端と第 1の容量素子との間に設けられているため、当 該スィッチトキャパシタ回路における容量素子が入力端側に接続される場合、当該 容量素子には十分な大きさの電圧が印加される。したがって、当該容量素子の静電 容量を小型化することができる。その結果、当該ループフィルタ全体としての、さらに は、フィードバックシステム全体としての回路規模が縮小される。
[0019] 具体的には、前記スィッチトキャパシタ回路は、第 1及び第 2の端子と、一端に基準 電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第 3及び第 4の容 量素子と、前記第 3及び第 4の容量素子のそれぞれの他端と前記第 1及び第 2の端 子のそれぞれとの接続形態を切り替えるスィッチ部とを有するものとする。また、前記 スィッチ部は、前記第 3の容量素子の他端を前記第 1の端子に接続するとき、前記第 4の容量素子の他端を前記第 2の端子に接続する一方、前記第 3の容量素子の他端 を前記第 2の端子に接続するとき、前記第 4の容量素子の他端を前記第 1の端子に 接続するものとする。そして、前記第 2の容量素子の静電容量は、前記第 3及び第 4 の容量素子のそれぞれの静電容量よりも大き 、ものとする。
[0020] さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変 化に基づいて、互いに逆相の関係にある第 1及び第 2の制御クロック、並びに当該第 1及び第 2の制御クロックのそれぞれの反転に相当する第 3及び第 4の制御クロックを 生成する制御クロック生成回路を備えたものとする。そして、前記スィッチ部は、前記 第 1の制御クロックに応じて、前記第 3の容量素子の他端と前記第 1の端子との接続 の有無を切り替えるスィッチと、前記第 2の制御クロックに応じて、前記第 4の容量素 子の他端と前記第 1の端子との接続の有無を切り替えるスィッチと、前記第 3の制御 クロックに応じて、前記第 3の容量素子の他端と前記第 2の端子との接続の有無を切 り替えるスィッチと、前記第 4の制御クロックに応じて、前記第 4の容量素子の他端と 前記第 2の端子との接続の有無を切り替えるスィッチとを有するものとする。
[0021] このように、第 2の容量素子の静電容量を、スィッチトキャパシタ回路における第 3及 び第 4の容量素子の静電容量よりも大きく設定することによって、当該ループフィルタ は、一般的な 2次受動型ローノ スフィルタと同等のフィルタ特性を有するようになる。
[0022] 好ましくは、前記第 1から第 4の容量素子は、いずれも MOS容量であるとする。
[0023] また、具体的には、前記スィッチトキャパシタ回路は、前記第 1の容量素子の側に 設けられた第 1の端子と、前記入力端の側に設けられた第 2の端子と、一端に基準電 圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少なくとも三つの複 数の容量素子と、前記複数の容量素子のそれぞれの他端と前記第 1及び第 2の端子 のそれぞれとの接続形態を切り替えるスィッチ部とを有するものとする。そして、前記 スィッチ部は、前記複数の容量素子のいずれか一つの他端と前記第 2の端子との接 続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方の他 端を前記第 1の端子に接続するとき、他方の他端を前記第 2の端子に接続するものと する。
[0024] さらに具体的には、上記フィードバックシステムは、前記入力クロックの立ち下がり変 化に基づいて、前記複数の容量素子の個数に相当する互いに相が異なる複数の制 御クロック、及び当該複数の制御クロックのそれぞれの反転に相当する複数の反転 制御クロックを生成する制御クロック生成回路を備えたものとする。そして、前記スイツ チ部は、前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対 応する前記制御クロックに応じて、当該容量素子の他端と前記第 1の端子との接続の 有無を切り替える複数のスィッチと、前記複数の容量素子のそれぞれに対応して設 けられ、当該容量素子に対応する前記反転制御クロックに応じて、当該容量素子の 他端と前記第 2の端子との接続の有無を切り替える複数のスィッチとを有するものと する。
[0025] 好ましくは、前記第 1及び第 2の容量素子並びに前記複数の容量素子は、いずれも MOS容量であるとする。
発明の効果
[0026] 以上説明したように、本発明によると、従来と同等のフィルタ特性を有しつつ、回路 規模がより縮小されたスィッチトキャパシタフィルタが得られる。また、当該スィッチトキ ャパシタフィルタは、抵抗素子及び電圧バッファ回路を含まず、すべて容量素子で構 成されるため、入力電流を小さくすることで当該容量素子がすべて小型化され、回路 全体としての規模が小型化される。さら〖こ、当該スィッチトキャパシタをフィードバック システムのループフィルタとして用いる場合、当該ループフィルタの入力電流である チャージ電流を小さくすることによって、チャージポンプ回路を小型化することができ る。結果として、フィードバックシステム全体としての回路規模が大幅に縮小される。 図面の簡単な説明
[0027] [図 1]図 1は、本発明の第 1の実施形態に係る位相同期回路の構成図である。
[図 2]図 2は、図 1に示した位相同期回路における制御クロック生成回路の回路構成 図である。
[図 3]図 3は、図 2に示した制御クロック生成回路のタイミングチャートである。
[図 4]図 4は、図 1に示した位相同期回路におけるループフィルタの回路構成図であ る。
[図 5]図 5は、先願発明に係るループフィルタにおける抵抗素子を単純にスィッチトキ ャパシタ回路に置き換えたループフィルタの回路構成図である。
[図 6]図 6は、図 5に示したループフィルタにおけるスィッチトキャパシタ回路を 3相クロ ック制御に変更したループフィルタの回路構成図である。 [図 7]図 7は、図 6に示したループフィルタにおけるスィッチトキャパシタ回路を 2相クロ ック制御に変更したループフィルタの回路構成図である。
[図 8]図 8は、図 7に示したループフィルタにおける電圧バッファ回路を省略したルー プフィルタの回路構成図である。
[図 9]図 9は、図 8に示したループフィルタを 1系統のチャージ電流入力に変更したル ープフィルタの回路構成図である。
[図 10]図 10は、位相比較器からのリセットパルスに基づいて各制御クロックを生成す る制御クロック生成回路の回路構成図である。
[図 11]図 11は、図 10に示した制御クロック生成回路のタイミングチャートである。
[図 12]図 12は、本発明の第 2の実施形態に係る位相同期回路の構成図である。
[図 13]図 13は、図 12に示した位相同期回路における制御クロック生成回路の回路 構成図である。
[図 14]図 14は、図 13に示した制御クロック生成回路のタイミングチャートである。
[図 15]図 15は、図 12に示した位相同期回路におけるループフィルタの回路構成図 である。
圆 16]図 16は、本願筆頭発明者らによる先願発明に係るループフィルタの回路構成 図である。
[図 17]図 17は、スィッチトキャパシタ回路を備えた従来のループフィルタの回路構成 図である。
符号の説明
31 MOS容量（第 1の容量素子）
32, 32A スィッチトキャパシタ回路
33 MOS容量（第 2の容量素子）
321 MOS容量（第 3の容量素子、複数の容量素子のうちの一つ）
322 MOS容量（第 4の容量素子、複数の容量素子のうちの一つ）
323 MOS容量（複数の容量素子のうちの一つ）
324, 324 A スィッチ部
20 チャージポンプ回路 30, 30A ループフィルタ
40 電圧制御発振器（出力クロック生成回路）
60, 60', 60A 制御クロック生成回路
T1 端子 (第 1の端子）
T2 端子 (第 2の端子）
SW11, SW12, SW21, SW22, SW31, SW32 スィッチ
φ 1 ff¾御クロック（第 1の ff¾御クロック、複数の ff¾御クロックのうちの一つ）
φ 2 ff¾御クロック（第 2の帘1』御クロック、複数の帘1』御クロックのうちの一つ）
Φ 3 制御クロック（複数の制御クロックのうちの一つ）
Ζ Φ 1 制御クロック (第 3の制御クロック、複数の反転制御クロックのうちの一つ） Ζ Φ 2 制御クロック (第 4の制御クロック、複数の反転制御クロックのうちの一つ） Ζ Φ 3 制御クロック（複数の反転制御クロックのうちの一つ）
CKin 人力クロック
CKout 出力クロック
発明を実施するための最良の形態
[0029] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す る。
[0030] (第 1の実施形態）
図 1は、本発明の第 1の実施形態に係る PLLの構成を示す。本実施形態に係る PL Lは、位相比較器 10と、チャージポンプ回路 20と、ループフィルタ（LPF) 30と、出力 クロック生成回路としての電圧制御発振器 (VCO) 40と、分周器 50と、制御クロック生 成回路 60とを備えている。位相比較器 10は、 PLLに与えられる入力クロック CKinと 帰還クロック CKdivとの位相を比較し、この位相差に応じたアップ信号 UP及びダウン 信号 DNを出力する。チャージポンプ回路 20は、アップ信号 UP及びダウン信号 DN に基づいて、チャージ電流 Ipを出力（吐き出し又は吸い込み)する。電圧制御発振器 40は、ループフィルタ 30から出力された電圧 Voutに基づいて、 PLLの出力クロック CKoutの周波数を変化させる。分周器 50は、出力クロック CKoutを N (Nは自然数） 分周し、帰還クロック CKdivとして位相比較器 10にフィードバックする。以上の動作を 繰り返すうちに、出力クロック CKoutは次第に所定の周波数に収束し、ロックされる。 以下、ループフィルタ 30及び制御クロック生成回路 60の構成及び動作につ!、て詳 細に説明する。
[0031] 制御クロック生成回路 60は、入力クロック CKinに基づいて制御クロック φ 1、 Z Φ 1 、 φ 2及び Ζ Φ 2を生成し、ループフィルタ 30にこれら制御クロックを出力する。図 2 は、制御クロック生成回路 60の回路構成を示す。また、図 3は、制御クロック生成回 路 60のタイミングチャートである。インバータ 61は、入力クロック CKinを反転し、クロ ック ZCKinを出力する。 Dフリップフロップ 62は、クロック ZCKinの立ち上がり変化 に同期して極性が反転するクロック CKorg及びその反転であるクロック ZCKorgを出 力する。インバータ 631及び NANDゲート 641及び 651からなる回路部分は、クロッ ク ZCKorgに基づいて制御クロック φ 1及びその反転である制御クロック Z Φ 1を生 成する。インバータ 632及び NANDゲート 642及び 652からなる回路部分は、クロッ ク CKorgに基づいて制御クロック φ 2及びその反転である制御クロック Z Φ 2を生成 する。すなわち、制御クロック生成回路 60は、入力クロック CKinの立ち下がり変化に 応じて極性が反転する制御クロック φ 1、Ζ φ 1、 φ 2及び Ζ Φ 2を出力する。
[0032] ループフィルタ 30は、チャージ電流 Ιρを受け、当該チャージ電流 Ιρに起因して生じ た電圧を平滑化し、電圧 Voutとして出力する。図 4は、ループフィルタ 30の回路構 成を示す。ループフィルタ 30は、 MOS容量 31と、スィッチトキャパシタ回路 32と、 M OS容量 33とを備えている。 MOS容量 31の一端は基準電圧としてのグランドに接続 され、他端はスィッチトキャパシタ回路 32の端子 T1に接続されている。 MOS容量 33 の一端は基準電圧としてのグランドに接続され、他端はチャージ電流 Ipの入力端及 びスィッチトキャパシタ回路 32の端子 T2に接続されている。ループフィルタ 30は、ス イッチトキャパシタ回路 32と MOS容量 33との接続箇所に生じた電圧 Voutを出力す る。
[0033] スィッチトキャパシタ回路 32は、 MOS容量 321及び 322と、 MOS容量 321及び 3 22のそれぞれと端子 T1及び T2のそれぞれとの接続形態を切り替えるスィッチ部 32 4とを備えた、いわゆる P. S.型（Parasitic Sensitive:寄生容量有感型）と呼ばれるも のである。スィッチ部 324は、制御クロック φ 1に応じて MOS容量 321と端子 T1との 接続の有無を切り替えるスィッチ SW11と、制御クロック Ζ Φ 1に応じて MOS容量 32 1と端子 Τ2との接続の有無を切り替えるスィッチ SW12と、制御クロック φ 2に応じて MOS容量 322と端子 T1との接続の有無を切り替えるスィッチ SW21と、制御クロック / φ 2に応じて MOS容量 322と端子 Τ2との接続の有無を切り替えるスィッチ SW22 とを備えている。なお、制御クロック φ 1、 Ζ Φ 1、 Φ 2及び/ φ 2は、制御クロック生成 回路 60から与えられる。
[0034] MOS容量 31の容量値は Cである。これは、先願発明に係るループフィルタ（図 16 参照）における容量素子 310と同等の容量値である。 MOS容量 321及び 322の容 量値はいずれも Cである。また、スィッチトキャパシタ回路 32が呈する抵抗値は ITC
R
ある。これは、先願発明に係るループフィルタにおける抵抗素子 320と同等の抵抗値 である。ここで、スィッチトキャパシタ回路 32における各スィッチ SW11、 SW12、 SW 21及び SW22の動作周波数を f とすると、 R= lZ (f C )という関係式が成り立つ elk elk R
。すなわち、スィッチトキャパシタ回路 32が呈する抵抗値をより大きくするには、 MOS 容量 321及び 322の容量値をより小さくすればよい。ループフィルタ 30に与えられる チャージ電流 Ipを小さくする場合、スィッチトキャパシタ回路 32が呈する抵抗値を大 きくしなければならないことは既に説明した通りである力 当該抵抗値を大きくするに は、 MOS容量 321及び 322を小さくすればよい。すなわち、チャージ電流 Ipを小さく することで、 MOS容量 321及び 322の小型化が可能となる。また、チャージ電流 Ip 力 S小さくなることによって、 MOS容量 31及び 33もまた小型化される。結果として、ル ープフィルタ 30全体としての回路規模が小さくなる。
[0035] 一方、 MOS容量 33の容量値は Cである。これは、各 MOS容量 321及び 322の
X
容量値 Cと先願発明に係るループフィルタにおける容量素子 330の容量値 Cとの合
R 3 計に相当する。なお、容量値 Cについては、大きくとも MOS容量 31の容量値 Cの 1
3
Z5— 1Z6程度にすると最も安定した応答が得られる。この詳細については、例えば 、文献： F.M.GARDNER, "CHARGE- PUMP PHASE- LOCKEDLOOPS", IEEE TRANS., VOL. COM- 28, PP.1849- 1858, NOV.1980に記載されている。
[0036] ところで、図 1に示した PLLにおける位相比較記 10から出力される信号のうち例え ば信号 UPは、入力クロック CKinの位相が出力クロック CKoutの位相よりも進んで!/ヽ る場合、入力クロック CKinが立ち上がり変化をしてから出力クロック CKoutが立ち上 力 Sり変化をするまでの間、所定の論理レベル、例えば" H"となる（図 3参照)。信号 U Pが" H"となっている間、チャージポンプ回路 20からループフィルタ 30にチャージ電 流 Ipが出力される。チャージ電流 Ipを受けている間は、スィッチ部 324の動作状態は 変化してはならない。もし変化してしまうと、スィッチトキャパシタ回路 32における MO S容量 321及び 322への電荷の充放電が途切れてしま!/、、ループフィルタ 30が正常 に動作しなくなるおそれがあるからである。本実施形態に係る制御クロック生成回路 6 0によって生成される制御クロック φ 1、 Z Φ 1、 Φ 2及び/ φ 2は、入力クロック CKin の立ち下がり変化力 次の立ち下がり変化までの間、極性が反転することはないため 、 MOS容量 321及び 322への電荷の充放電が途切れてしまうことはない。信号 UP 及び DNの出力は、いずれも、入力クロック CKinの連続する立ち下がり変化の間に 必ず終了するからである。したがって、制御クロック生成回路 60によって生成された 各制御クロックに基づいてスィッチトキャパシタ回路 32の動作を制御することにより、 ループフィルタ 30の正常動作が保証される。
次に、ループフィルタ 30が一般的な能動型 2次ループフィルタと同等のフィルタ特 性を有することを、先願発明に係るループフィルタの回路構成を変換してループフィ ルタ 30を得るまでの過程を示しながら説明する。図 5は、先願発明に係るループフィ ルタにおける抵抗素子を単純にスィッチトキャパシタ回路に置き換えたループフィル タの回路構成を示す。先願発明に係るループフィルタにおける抵抗素子を単純に 2 相クロック制御のスィッチトキャパシタ回路 32に置き換えただけの当該ループフィル タは正常に動作しない。これは次の理由による。すなわち、チャージ電流 Ip2の入力 側に接続された MOS容量 321及び 322のいずれか一方について、チャージ電流 Ip による充放電が終了した後、制御クロック φ 1及び φ 2の極性が反転し、当該 MOS容 量は電圧バッファ回路 35の側に接続される。当該接続がされると、当該 MOS容量は 電圧バッファ回路 35の出力端の電位にリセットされてしまう。この結果、スィッチトキヤ パシタ回路 32が正常に動作しなくなり、ループフィルタ 30が誤動作を起こしてしまう おそれがあるからである。なお、以下、チャージ電流 Ipl及び IP2の大きさは等しいも のとして説明する。 [0038] 上記の問題を解決するためには、制御クロック φ 1又は φ 2の少なくとも 1クロックの 期間、チャージ電流 Ipによって充放電された電荷を保持する必要がある。そのため に、スィッチトキャパシタ回路を 3相クロック制御にすることを考える。図 6は、図 5に示 したループフィルタにおけるスィッチトキャパシタ回路を 3相クロック制御に変更したル ープフィルタの回路構成を示す。当該スィッチトキャパシタ回路 32Aにおいて、容量 素子 321、 322及び 323のうち MOS容量 33に接続されたいずれか一つは、他の二 つの接続状態が切り替わるときでも、 MOS容量 33との接続状態を維持する。これに より、当該容量素子がバッファ電位にリセットされることはなくなり、スィッチトキャパシ タ回路 32Aの正常動作が保証される。なお、当該ループフィルタについては後ほど 詳細に説明する。
[0039] スィッチトキャパシタ回路 32Aにおいて、容量素子 321、 322及び 323のいずれ力 二つの接続状態が切り替わるとき、残りの一つと MOS容量 33との接続状態が維持さ れるということは、すなわち、 MOS容量 33と容量値 Cの容量素子とが恒常的に並列
R
接続された状態にあることに等しい。したがって、 MOS容量 33の容量値をスィッチト キャパシタ回路 32Aにおける各容量素子 321、 322及び 323の容量値 Cだけ増や
R
すことによって、 3相クロック制御のスィッチトキャパシタ回路 32Aに代えて 2相クロック 制御のスィッチトキャパシタ回路を用いることができる。すなわち、図 5に示したスイツ チトキャパシタ回路 32に変更することができる。図 7は、図 6に示したループフィルタ におけるスィッチトキャパシタ回路を 2相クロック制御に変更したループフィルタの回 路構成を示す。当該ループフィルタと図 5に示したループフィルタとの異なる点は、図 5に示したループフィルタにおける MOS容量 33の容量値が Cであるのに対して、当
3
該ループフィルタにおける MOS容量 33の容量値は C +Cである点である。
3 R
[0040] 一般に、電圧バッファ回路は電源に接続されているため、当該電源を介してループ フィルタにノイズが伝わるおそれがある。また、電圧バッファ回路は、それ自体が電力 を消費する。このため、電圧バッファ回路 35は省略するのが望ましい。そこで、図 7に 示したループフィルタ力も電圧バッファ回路 35を取り除くことを考える。図 8は、図 7に 示したループフィルタにおける電圧バッファ回路を省略したループフィルタの回路構 成を示す。図 7に示したループフィルタから電圧バッファ回路 35を取り除く場合、 MO S容量 31はチャージ電流 Ipl及び Ip2の合成電流によって充放電されるため、充放 電のスピードが 2倍になってしまう。したがって、 MOS容量 31の容量値を 2倍、すな わち、 2Cにして、電圧バッファ回路 35が設けられている場合と同等の充放電スピー ド、となるようにする。
[0041] さらに、チャージ電流入力を 1系統にすることを考える。図 9は、図 8に示したループ フィルタを 1系統のチャージ電流入力に変更したループフィルタの回路構成を示す。 図 8に示したループフィルタにおいて、 MOS容量 31は、チャージ電流 Ipl及び Ip2 の合成電流によって充放電が行われるため、チャージ電流入力を 1系統にするには 、当該チャージ電流の電流値を当該合成電流に相当する電流値 (ここでは、チヤ一 ジ電流 Ip2の 2倍に相当する 2Ip2)にすればよい。これに伴い、スィッチトキャパシタ 回路 32における各容量素子 321及び 322の容量値並びに MOS容量 33の容量値 もそれぞれ 2倍にする。
[0042] 図 9に示したループフィルタは、図 4に示した本実施形態に係るループフィルタ 30 における各容量素子の容量値及びチャージ電流値をそれぞれ 2倍にした回路構成と なっており、ループフィルタ 30と実質的に同等の回路構成となっている。すなわち、 本実施形態に係るループフィルタ 30は、先願発明に係るループフィルタの回路構成 を変換して得られるものであり、一般的な能動型 2次ループフィルタと同等のフィルタ 特性を有する。
[0043] 以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を 用いることなくすべて MOS容量で構成されるため、ノイズの低減及び消費電力の削 減を図りながら、回路規模が縮小化される。また、チャージ電流 Ipを比較的小さく設 定することによって、チャージポンプ回路 20の回路規模が縮小化される。結果として 、 PLL全体としての回路規模が大幅に縮小化される。
[0044] なお、制御クロック φ 1、 Z Φ 1、 Φ 2及び/ φ 2は、位相比較器 10におけるリセット パルスに基づいて生成するようにしてもよい。図 10は、位相比較器 10からのリセット パルス RSTに基づいて各制御クロックを生成する制御クロック生成回路 6(Τの回路 構成を示す。また、図 11は、制御クロック生成回路 6CTのタイミングチャートである。リ セットパルス RSTは、 Dフリップフロップ 11及び 12及び NANDゲート 13からなる位 相比較器 10における NANDゲート 13から出力される。すなわち、リセットパルス RS Tは、信号 UP又は DNが出力された後に出力される、ごく短いオンデューティのノ ル スである。制御クロック生成回路 60Ίま、入力クロック CKinの反転に代えてリセットパ ルス RSTを入力し、これに基づいて制御クロック φ 1、 Z Φ 1、 Φ 2及び Z Φ 2を生成 し、出力する。上述したように、リセットパルス RSTは、信号 UP又は DNが出力された 後に出力されるパルスであるため、信号 UP又は DNの出力の最中に各制御クロック の極性が反転することはない。しかし、リセットパルス RSTのノ ルス幅はごく短いため 、 Dフリップフロップ 62がリセットパルス RSTの入力に反応しなくなるおそれがある。こ の場合、ループフィルタ 30におけるスィッチトキャパシタ回路 32は正常に動作しない 。したがって、制御クロック生成回路 6CTよりも制御クロック生成回路 60を用いる方が 好ましい。
[0045] (第 2の実施形態）
図 12は、本発明の第 2の実施形態に係る PLLの構成を示す。本実施形態に係る P LLは、位相比較器 10と、チャージポンプ回路 20と、ループフィルタ 30Aと、電圧制 御発振器 40と、分周器 50と、制御クロック生成回路 60Aとを備えている。このうち、位 相比較器 10、チャージポンプ回路 20、電圧制御発振器 40及び分周器 50について は、第 1の実施形態で説明したとおりであるため、ここでの説明は省略する。以下、ル ープフィルタ 30A及び制御クロック生成回路 60Aの構成及び動作について詳細に 説明する。
[0046] 制御クロック生成回路 60Aは、入力クロック CKinに基づいて制御クロック φ 1、 φ 1、 φ 2、 Ζ Φ 2、 φ 3及び/ φ 3を生成し、ループフィルタ 30Αにこれら制御クロックを 出力する。図 13は、制御クロック生成回路 60Αの回路構成を示す。また、図 14は、 制御クロック生成回路 60Αのタイミングチャートである。インバータ 61は、入力クロック CKinを反転し、クロック/ CKinを出力する。 Dフリップフロップ 621、 622、 623及び 624は、クロック ZCKinの立ち上がり変化に同期して動作する。 Dフリップフロップ 6 12及び 622の出力は、それぞれ、 NORゲート 66の入力となる。 NORゲート 66の出 力は、 Dフリップフロップ 621のデータ入力である。インバータ 631及び NANDゲート 641及び 651からなる回路部分は、 Dフリップフロップ 622からの反転出力に基づい て制御クロック Φ 1及びその反転である制御クロック (反転制御クロック） Z Φ 1を生成 する。インバータ 632及び NANDゲート 642及び 652からなる回路部分は、 Dフリツ プフロップ 623からの反転出力に基づいて制御クロック φ 2及びその反転である制御 クロック（反転制御クロック） Z φ 2を生成する。そして、インバータ 633及び NANDゲ ート 643及び 653からなる回路部分は、 Dフリップフロップ 624からの反転出力に基 づいて制御クロック φ 3及びその反転である制御クロック (反転制御クロック） Z Φ 3を 生成する。上記構成の制御クロック生成回路 60Aから出力される制御クロック φ 1、 φ 2及び φ 3の相は互いに異なっている。すなわち、制御クロック生成回路 60Aは、 入力クロック CKinに基づいて 3相の制御クロックを生成する。
[0047] 図 15は、ループフィルタ 30Aの回路構成を示す。ループフィルタ 30Aは、図 6に示 したループフィルタ力も電圧バッファ回路 35を省略し、さらに、チャージ電流入力を 1 系統に変更したものに他ならない。
[0048] スィッチトキャパシタ回路 32Aは、 MOS容量 321、 322及び 323と、これら MOS容 量 321— 323のそれぞれと端子 T1及び T2のそれぞれとの接続形態を切り替えるス イッチ部 324Aとを備えている。スィッチ部 324Aは、制御クロック φ 1に応じて MOS 容量 321と端子 Tlとの接続の有無を切り替えるスィッチ SWl lと、制御クロック Ζ Φ 1 に応じて MOS容量 321と端子 Τ2との接続の有無を切り替えるスィッチ SW12と、制 御クロック φ 2に応じて MOS容量 322と端子 T1との接続の有無を切り替えるスィッチ SW21と、制御クロック Z Φ 2に応じて MOS容量 322と端子 T2との接続の有無を切 り替えるスィッチ SW22と、制御クロック φ 3に応じて MOS容量 323と端子 T1との接 続の有無を切り替えるスィッチ SW31と、制御クロック Z Φ 3に応じて MOS容量 323 と端子 T2との接続の有無を切り替えるスィッチ SW32とを備えている。
[0049] スィッチトキャパシタ回路 32Aにおける MOS容量 321— 323のいずれか二つにつ いて接続先が切り替わるとき、残りの一つは MOS容量 33に接続されたままである。 例えば、制御クロック φ 1、 Z Φ 1、 Φ 2及び Z Φ 2のそれぞれの極性が反転するとき 、制御クロック Ζ Φ 3の論理レベルは" H"のままである（図 14参照）。すなわち、 MOS 容量 321及び 322の接続先が切り替わるとき、 MOS容量 323は引き続き MOS容量 33に並列に接続された状態である。したがって、 MOS容量 323に充放電された電 荷がリセットされることはなぐスィッチトキャパシタ回路 32Aの正常動作が保証される
[0050] 以上、本実施形態によると、ループフィルタが、抵抗素子及び電圧バッファ回路を 用いることなくすべて MOS容量で構成されるため、ノイズの低減及び消費電力の削 減を図りながら、回路規模が縮小化される。また、チャージ電流 Ipを比較的小さく設 定することによって、チャージポンプ回路 20の回路規模が縮小化される。結果として 、 PLL全体としての回路規模が大幅に縮小化される。
[0051] なお、スィッチトキャパシタ回路 32Aに代えて、 4相以上のクロック制御によるスイツ チトキャパシタ回路を設けてもよい。この場合、当該スィッチトキャパシタ回路におけ るいずれか一つの MOS容量と MOS容量 33との接続を維持しながら、当該スィッチ トキャパシタ回路における他の MOS容量の接続先が切り替わるように、これら MOS 容量の接続形態を制御すればょ 、。
[0052] また、図 1及び図 12のそれぞれに示した PLLにおいて、電圧制御発振器 40に代え て出力クロック生成回路としての電圧制御遅延回路 (VCD)を設け、分周器 50を省 略して当該電圧制御遅延回路が出力する出力クロック CKoutを、直接、位相比較器 10にフィードバックすることで、遅延ロックループ回路 (DLL)が構成される。
産業上の利用可能性
[0053] 本発明に係るスィッチトキャパシタフィルタは、従来のフィルタと同等のフィルタ特性 を有しつつ回路規模が小型化されているため、多数の PLLを備えたマイクロプロセッ サにおける当該 PLLのループフィルタとして、また、回路規模が限定される半導体集 積回路、例えば、あまり大きな容量素子を実装することが困難な ICカードなどにおけ る PLLのループフィルタとして有用である。

Claims

請求の範囲
[1] 電流信号を入力し、電圧信号を出力するスィッチトキャパシタフィルタであって、 前記電流信号の入力端と基準電圧との間に設けられた第 1の容量素子と、 前記入力端と前記第 1の容量素子との間に設けられたスィッチトキャパシタ回路と、 前記第 1の容量素子及び前記スィッチトキャパシタ回路に並列に設けられた第 2の 容量素子とを備えた
ことを特徴とするスィッチトキャパシタフィルタ。
[2] 請求の範囲 1に記載のスィッチトキャパシタフィルタにお 、て、
前記スィッチトキャパシタ回路は、
第 1及び第 2の端子と、
一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第 3 及び第 4の容量素子と、
前記第 3及び第 4の容量素子のそれぞれの他端と前記第 1及び第 2の端子のそれ ぞれとの接続形態を切り替えるスィッチ部とを有するものであり、
前記スィッチ部は、前記第 3の容量素子の他端を前記第 1の端子に接続するとき、 前記第 4の容量素子の他端を前記第 2の端子に接続する一方、前記第 3の容量素子 の他端を前記第 2の端子に接続するとき、前記第 4の容量素子の他端を前記第 1の 端子に接続するものであり、
前記第 2の容量素子の静電容量は、前記第 3及び第 4の容量素子のそれぞれの静 電容量よりも大きい
ことを特徴とするスィッチトキャパシタフィルタ。
[3] 請求の範囲 2に記載のスィッチトキャパシタフィルタにおいて、
前記第 1から第 4の容量素子は、 V、ずれも MOS容量である
ことを特徴とするスィッチトキャパシタフィルタ。
[4] 請求の範囲 1に記載のスィッチトキャパシタフィルタにお 、て、
前記スィッチトキャパシタ回路は、
前記第 1の容量素子の側に設けられた第 1の端子と、
前記入力端の側に設けられた第 2の端子と、 一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少な くとも三つの複数の容量素子と、
前記複数の容量素子のそれぞれの他端と前記第 1及び第 2の端子のそれぞれとの 接続形態を切り替えるスィッチ部とを有するものであり、
前記スィッチ部は、前記複数の容量素子の!/、ずれか一つの他端と前記第 2の端子 との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方 の他端を前記第 1の端子に接続するとき、他方の他端を前記第 2の端子に接続する ことを特徴とするスィッチトキャパシタフィルタ。
[5] 請求の範囲 4に記載のスィッチトキャパシタフィルタにおいて、
前記第 1及び第 2の容量素子並びに前記複数の容量素子は、いずれも MOS容量 である
ことを特徴とするスィッチトキャパシタフィルタ。
[6] 入力クロックに基づいて生成した出力クロックを帰還させ、当該出力クロックを所定 の特性にするフィードバックシステムであって、
前記クロックと帰還されたクロックとの位相差に基づ 、て、チャージ電流を生成する チャージポンプ回路と、
前記チャージ電流を入力とするループフィルタと、
前記ループフィルタ力 の出力信号に基づいて、前記出力クロックを生成する出力 クロック生成回路とを備免、
前記ループフィルタは、
前記チャージ電流の入力端と基準電圧との間に設けられた第 1の容量素子と、 前記入力端と前記第 1の容量素子との間に設けられたスィッチトキャパシタ回路と、 前記第 1の容量素子及び前記スィッチトキャパシタ回路に並列に設けられた第 2の 容量素子とを有する
ことを特徴とするフィードバックシステム。
[7] 請求の範囲 6に記載のフィードバックシステムにおいて、
前記スィッチトキャパシタ回路は、
第 1及び第 2の端子と、 一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する第 3 及び第 4の容量素子と、
前記第 3及び第 4の容量素子のそれぞれの他端と前記第 1及び第 2の端子のそれ ぞれとの接続形態を切り替えるスィッチ部とを有するものであり、
前記スィッチ部は、前記第 3の容量素子の他端を前記第 1の端子に接続するとき、 前記第 4の容量素子の他端を前記第 2の端子に接続する一方、前記第 3の容量素子 の他端を前記第 2の端子に接続するとき、前記第 4の容量素子の他端を前記第 1の 端子に接続するものであり、
前記第 2の容量素子の静電容量は、前記第 3及び第 4の容量素子のそれぞれの静 電容量よりも大きい
ことを特徴とするフィードバックシステム。
[8] 請求の範囲 7に記載のフィードバックシステムにおいて、
前記入力クロックの立ち下がり変化に基づいて、互いに逆相の関係にある第 1及び 第 2の制御クロック、並びに当該第 1及び第 2の制御クロックのそれぞれの反転に相 当する第 3及び第 4の制御クロックを生成する制御クロック生成回路を備え、 前記スィッチ部は、
前記第 1の制御クロックに応じて、前記第 3の容量素子の他端と前記第 1の端子と の接続の有無を切り替えるスィッチと、
前記第 2の制御クロックに応じて、前記第 4の容量素子の他端と前記第 1の端子と の接続の有無を切り替えるスィッチと、
前記第 3の制御クロックに応じて、前記第 3の容量素子の他端と前記第 2の端子と の接続の有無を切り替えるスィッチと、
前記第 4の制御クロックに応じて、前記第 4の容量素子の他端と前記第 2の端子と の接続の有無を切り替えるスィッチとを有する
ことを特徴とするフィードバックシステム。
[9] 請求の範囲 7に記載のフィードバックシステムにおいて、
前記第 1から第 4の容量素子は、 V、ずれも MOS容量である
ことを特徴とするフィードバックシステム。
[10] 請求の範囲 6に記載のフィードバックシステムにおいて、
前記スィッチトキャパシタ回路は、
前記第 1の容量素子の側に設けられた第 1の端子と、
前記入力端の側に設けられた第 2の端子と、
一端に基準電圧が与えられ、互いに実質的に同じ大きさの静電容量を有する少な くとも三つの複数の容量素子と、
前記複数の容量素子のそれぞれの他端と前記第 1及び第 2の端子のそれぞれとの 接続形態を切り替えるスィッチ部とを有するものであり、
前記スィッチ部は、前記複数の容量素子の!/、ずれか一つの他端と前記第 2の端子 との接続を維持しながら、前記複数の容量素子の他の二つについて、いずれか一方 の他端を前記第 1の端子に接続するとき、他方の他端を前記第 2の端子に接続する ことを特徴とするフィードバックシステム。
[11] 請求の範囲 10に記載のフィードバックシステムにおいて、
前記入力クロックの立ち下がり変化に基づいて、前記複数の容量素子の個数に相 当する互いに相が異なる複数の制御クロック、及び当該複数の制御クロックのそれぞ れの反転に相当する複数の反転制御クロックを生成する制御クロック生成回路を備 え、
前記スィッチ部は、
前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する 前記制御クロックに応じて、当該容量素子の他端と前記第 1の端子との接続の有無 を切り替える複数のスィッチと、
前記複数の容量素子のそれぞれに対応して設けられ、当該容量素子に対応する 前記反転制御クロックに応じて、当該容量素子の他端と前記第 2の端子との接続の 有無を切り替える複数のスィッチとを有する
ことを特徴とするフィードバックシステム。
[12] 請求の範囲 10に記載のフィードバックシステムにおいて、
前記第 1及び第 2の容量素子並びに前記複数の容量素子は、いずれも MOS容量 である ことを特徴とするフィードバックシステム。
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