JPH05505085A - パラメータに寛容なｐｌｌシンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パラメータに寛容なＰＬＬシンセサイザ発明の背景 この発明は周波数シンセサイザに関し、かつより特定的には対称比率のパラメー タに寛容な構成を備えた多次ループフィルタを有する位相ロックループ（Ｐ　Ｌ 　Ｌ）周波数シンセサイザに関する。

ＰＬＬシンセサイザは信号発振器の正確な周波数制御を提供するために種々の通 信システムにおいて広く使用されている。この制御は与えられた精度限界に対し 周波数を合成するために有限の時間が要求される点で完全ではない。

さらに、位相ロック獲得速度とシンセサイザのスプリアスノイズ性能との間にト レードオフが存在する。

過去の通信システムにおいては、位相ロック時間は新しいデジタルセルラシステ ムにおいて現在必要とされるほどの要求はなかった。デジタル無線システムは臨 界的な時間インターバル内で特定された周波数内にロックしなければならず、さ もなければシステムによって伝達されるデータは復元できない。さらに、システ ムの無線カバレージ領域の回りを移動する、加入者ユニットは通信サービスを提 供するカバレージ領域に隣接するカバレージにおいて利用可能なチャネルを常時 チェックしかつサービス提供カバレージ領域において周波数ホッピングを行って いる。従って、周波数ロック処理は加入者ユニットとサービス提供カバレージ領 域内の固定局との間で通信チャネルが使用されている時間の間は常に行なわれる 。ロック時間は厳重な限界以下に維持されなければならない。

今日のＰＬＬシンセサイザ設計は３次のＰＬＬを使用し、該３次のＰＬＬにおい ては、オープンループ応答の伝達関数に１つの「移動（ｍｏｂｉｌｅ）Ｊ極（ｐ ｏｌｅ）および１つの「移動」ゼロ（ｚ　ｅ　ｒ　ｏ）がある。この極周波数お よびゼロ周波数はオープンループのユニティゲイン周波数の回りに幾何学的に対 称となるよう選択される。ゼロ周波数に対するオープンループのユニティゲイン 周波数の比率は対称比率（ｓｙｍｍｅｔｒｉｃ　ｒａｔｉｏ）と称される。

第１図に３次のＰＬＬが示されており、かつ伝統的に次のように表されるオープ ンループの方程式を有する。

なお、この場合、 Ｎ＝除算器１１１の周波数分割比 かつ この表現のゲインおよび位相のグラフか第２図に示されている。これらのグラフ はシステムの安定度を分析するために使用され、ゲインが０Ｃ１ｂをクロスする 場合に位相が一１８０°より小さくならないようにする。これは安定度に関する よく知られた条件である。安定性の程度はゲインがユニティである周波数におい て一１８０°からの位相差によって測定される。この周波数はＣ０と称されかつ オープンループ単一またはユニティゲイン周波数である。この点における一１８ ０°を超える位相は位相マージンとして知られている。

低い周波数においては、２つの固有の極があり、１つはＶＣＯ１０３の周波数− 位相変換からのものであり、かつ１つは容量（Ｃ２）入力フィルタを駆動する位 相検出器１０９の出力における電流源１０５および１０７からのものである。第 ２図に示されるように、この構成は一１２ｄｂ／オクターブの周波数応答カーブ の傾斜を生ずる。周波数がω　をクロスする時、極は１つの正味の極または６ｄ ｂ／オクターブに折れ曲る。最後に、周波数がω　をクロスする時、スロープは 再び２つの正味の極または一１２ｄｂ／オクターブに折れ曲りかつ周波数が増大 するに応じてこの状態が続く。

この周波数応答に対応する位相応答は直流（ＯＨｚ）−において−１８０°で始 まる。ゼロに遭遇すると、位相は増大しかつ漸近的に一９０°に近付く。最後に 、極に遭遇すると、位相は一１８０°の漸近線に戻るよう減少する。オープンル ープの位相は決して一１８０°をクロスしないから、このシステムは安定である 。一旦システムの安定性か確立されると、極およびゼロの配置は与えられたＰＬ Ｌ帯域幅に対しロック時間が最小になるように選択することができる。閉ループ ＰＬＬ帯域幅の代わりにオープンループのユニティゲイン周波数を考察すること がより都合がよい。

これらの周波数は実際上はほぼ同じになる。

以後、以下の条件が満足された時に最善の可能なロック時間が達成されることを 示す数学的誘導を行う。

Ｃ０／ω２＝ω、　／　ＧＪ　Ｏ＝Ｘ　＝：　２　・７５なお、ここで＝・はほ ぼ等しいことを示すものとする。

この条件はオープンループのユニティゲイン周波数の回りの対称極配置として知 られている。“Ｘ”は対称比率として知られている。第４図に示されるグラフは ある固定さが３の対称比率“Ｘ”を有する最適の条件であることを示し、そして 次にこの対称比率をロック波形のダンプされた正弦波的性質によってやや修正す る。

オープンループ方程式は次のようになる。

オープンループのユニティゲイン周波数においては、ＫＧ　（ｓ）の大きさは１ でなければならない。

この場合、Ｘは対称比率であり、Ｃ０／ω２＝ω、／ωｏ＝Ｘであるから、 上部の根からＸ２の因数を取出すと、 Ｃ０について解くと、 ω　＝ｓ／Ｘであるから ｐ 注目の関数はループの周波数誤差である。伝統的な制御理論からこれは次のよう に表すことができる。

この場合Ａ　（ｓ）は入力関数である。

十に、にφ／（Ｎ（Ｃ１＋０２））コ 十に、にφ５ｐ−５／（Ｎ（Ｃ１＋０２）ｓ２）＋に、にφｓｐ／　（Ｎ　（Ｃ １＋Ｃ２））コ上に得られた式においてω０を代入すると、と、 一般に、上の式の逆ラプラス変換は各々時間とともに指数関数的に減衰する３つ の別個の極を生ずる。可能な最も早い減衰は３つの極が１つの周波数にある場合 に生ずる。

（ロック時間は最も低い周波数の極によって支配され、従って、すべてが等しけ れば、いずれの極も応答を支配しない）。

Ｘ＝３であれば、 従って、もし対称極ゼロ配置がＸ＝３とともに選択されれば、ループ帯域幅を与 えると、最も高速の可能なロック時間が得られることが分かる。しかしながら、 ロック波形はダンプされた正弦波でありかつＸ＝３は最も早いロックエンベロー プを表すから、対称比率を上に述べたものからやや調整しかつロック時間を改善 することができる。第３図の時間に対する周波数誤差のグラフはこの状況を示す 。

第３図から、受入れ可能な最終エラーが何であるかに対する初期周波数の規定は Ｘのどの値が最適であるか、すなわち、「ロックされた」についての異なる解釈 はダンプされた正弦波の次のピークを捕えるかあるいは捕えないかが分かる。

種々の対称比率をシミュレートすることにより、Ｘ＝３またはそれ以上がＦオー バダンプされた」タイプの応答であることが示される。もし対称比率がより低け れば、ループはアンダーダンプの２次ループがリンギングするようにリンギング する。このリンギングの使用はロック時間のエンベロープがより大きくてもロッ ク時間を低減できるようにする。

ループに対する駆動（ｅｘｃｉｔａｔｉｏｎ）が周波数的に単位ステップである 場合には、ロック時間は最終的なロックが初期ステップの４Ｘ１０−７倍に対応 するように規定される。

／　（（ｓ＋１）（ｓ２＋　（Ｘ−１）ｓ＋１））部分分数に分解すると、 逆ラプラス変換を得るための標準形式は次のようになる。

Ｅ　（ｓ）　＝　（（１−Ｘ） ＋　［（（３−Ｘ）　（１＋Ｘ）　／４）　コ　］標準形式のテーブルから逆変 換を解くと次のようになる。

−ｃｏｓ　［（（３−Ｘ）（１＋Ｘ） ／４）　・τ］ 従って、初期ステップの４Ｘ１０　”への最も高速のロック時間はＸ＝２．６２ ５に対して生ずる。他のシステムはロック状態が初期ステップの０．０００１倍 に対応することを要求しかつその場合は最も高速のロックはＸ＝２゜７７８に対 して生じた。これらの誘導は連続的な時間のモデルに対して有効である。もしル ープの帯域幅がサンプリング周波数の１％より大きければ、１次のサンプリング 修正モデルが最善の点を見つけるために使用されるべきである。

従って、第４図のロック時間対対称比率のグラフから最適の対称比率は３次のル ープに対しＸ＝２．７であることが分かる。本ＰＬＬは典型的にはこの基準に従 って選択された３次のループの対称比率を有する。この選択はＰＬＬの帯域幅が 与えられれば最も高速の可能なループを実現することになる。しかしながら、実 際の位相ロックループを実現するために使用される構成部品は環境状態および通 常の部品の許容変動にさらされるから、最も高速のループの選択はロック時間の 変動を受けこれは望ましくない結果を生ずるかもしれない。

発明の概要 本発明はオープンループの単一ゲイン周波数および構成部品のパラメータ変動に 対する許容性を有する位相ロックループシンセサイザを含む。発生器が出力信号 と所定の基準信号との間の差に関係する第１の信号を生成するために使用される 出力信号を発生する。該第１の信号は修正されて前記発生器に結合される第２の 信号を生成する。前記修正は第１の大きさにより前記単一ゲインの周波数に関係 する第１の折点周波数を有する少なくとも１つのフィルタ伝送ボール（ｐ　ｏ　 ｌ　ｅ）を含む。前記修正はまた第２の大きさにより前記単一ゲインの周波数に 関係する第２の折点周波数を有する少なくとも１つの伝送ゼロ（ｚ　ｅ　ｒ　ｏ ）を含む。前記第１の大きさおよび第２の大きさは共に２．５より小さな数値を 有する 図面の簡単な説明 第１図は、位相ロックループシンセサイザのブロック図である。

第２図は、第１図のシンセサイザのループ応答のゲイン対周波数および位相対周 波数のグラフである。

第３図は、ロック時間を示す位相ロックループシンセサイザの周波数エラ一対時 間グラフである。

第４図は、伝統的な位相ロックループシンセサイザのロック時間対対称比率のグ ラフである。

第５図は、対称比率の変化する値に対するロック時間対ループの相対ゲインのグ ラフである。

第６図は、本発明を用いることができる位相ロックループシンセサイザのブロッ ク図である。

第７図は、第６図のシンセサイザのループ応答のゲイン対周波数および位相対周 波数のグラフである。

好ましい実施例の説明 ２．７の対称比率（ｓｙｍｍｅｔｒｉｃ　ｒａｔｉｏ）を使用する可能な最も高 速の３次のループはもし該ループの構成部品およびゲインが十分に制御できれば 真に最善の動作点である。実際にＶＣｏ　１０３の制御入力ゲインは典型的には 、４〜１のトータルゲイン変動に対し、２〜１に変化しかつ位相検出器のゲイン １０９は典型的には２〜１に変化することができる。位相ロックループ（Ｐ　Ｌ 　Ｌ）のロック時間はゲインが種々の対称比率に対して変化するのに応じて変化 することが見られかつ第５図に示されている。

（ロック時間対ゲインのコンビニータシミュレーションから発生される）第５図 から、もし「最適の」点が伝統的な方法で選択されれば、ロック時間はゲインが 減少するに応じて急激な劣化を受ける。これに対し、ゲインはロック時間に対す る劇的な影響なしに増大することができる。従って、対称比率の最適な設定に対 する訂正はＰＬＬをあたかもそれらが実際のゲインの２分の１であるかのように 設計することである。これは動作点を２の相対ゲインに移動させ、これはロック 時間に悪影響を与えることな（５０％のゲイン低減を可能にする。増大したゲイ ンはスプリアス信号排除を６ｄｂだけ劣化させるが、これは僅かな劣化でありか つ工学的なトレードオフに十分値する。

最適設計に対する第２の修正はより高いゲインにおいてＸ＝２．７が最善の動作 点でないことを注目することにより実現される。約２．３の対称比率が２の相対 ゲインにおいてより少ないロック時間を生じかつ最小値の付近でより平坦なカー ブを生ずることは本発明の重要な特徴である。

従って、もしボールおよびゼロが２．３の比率でもってオープンループ単一ゲイ ン周波数の回りに対称に配置されれば、３次のＰＬＬはほぼ最善の可能なロック 時間およびループパラメータの変動に対する高い許容性を持って設計できる。さ らに、ループは実際のゲインがそれに対してループフィルタが設計されるゲイン の２倍になるように設計されるべきである。

３次のＰＬＬに対しては、オープンループゲインおよび位相は次のように与えら れる。

・（１＋ｊ（ω０／ω、））］ これらの概念はより高い次数の位相ロックループに拡張できる。目標はより高次 のシテスムの位相応答をオープンループ単一ゲイン周波数における３次のシステ ムのそれに等しくすることである。これは３次のシステムと同様の時間領域応答 を有するが高い周波数のノイズ成分に対する付加的な減衰を有する位相ロックル ープを実現する。より高い次数のループの設計は３次のループの分析と共に始め ることができかつ、本発明に従って、２．５より小さな対称比率を有するゼロ周 波数およびボール周波数を使用する。

４次のループはオープンループ単一ゲイン周波数における両位相を等化すること により形成され、それによりポール周波数を増大させる。さらに、オープンルー プ単一ゲイン周波数において同じ位相を有する５次のループはボール周波数を４ 次よりも周波数的に増大させる。

もし４次のループが伝統的な教示に従って設計されかつ３次の設計が２．７の対 称比率を持っておれば、オープンループ単一ゲイン周波数に対する４次のポール 周波数の比率は５．５８になるであろう。しかしながら、本発明による４次のル ープは５．１９またはそれより小さなオープンループ単一ゲイン周波数に対する ４次のボール周波数の比率を有する。伝統的な４次のループについてのオープン ループ単一ゲイン周波数に対するゼロ周波数の比率は２，７に留まり、−力木発 明の４次のループについてのオープンループ単一ゲイン周波数に対するゼロ周波 数の比率は２゜５またはそれより小さくなる。

同様にして、伝統的な教示および２．７の３次の対称比率に従って設計された５ 次のループは８．４２のオープンループ単位ゲイン周波数に対する５次のポール 周波数比率および２．７のオープンループ単一ゲイン周波数に対するゼロの比率 を有する。本発明による５次のループは７．８４またはそれ以下のオープンルー プ単一ゲイン周波数に対する５次のボール周波数比率および２．５またはそれ以 下の３次のループの対称比率（第７図に示される）に基づき２．５またはそれ以 下のオープンループ単一ゲイン周波数に対するゼロ周波数の比率を有する。以下 の表１は３次の対称比率の値に対する４次および５次のループのためのボール周 波数比率の位置付けを示す。

対称比率　ωｐ４／ω０　ω、５／ω０２、　０　４．　２４　６．　４２ ２、　１　４．　４３　６．　７０ ２、　２　４．　６２　６．　９８ ２、　３　４．　８１　７．　２７ ２．４　５．ｆ）０　７．５６ ２、　５　５．　１９　７．　８４ ２、　６　５．　３９　８．　１３ ２、　７　５．　５８　８．　４２ ２．８　５．７７　８．７１ ２．９　５．９７　９．００ ３．０　６．１６　９．２９ 表１ デジタルセルラ無線電話において有用な、５次のＰＬＬの好ましい実施例におい ては、第６図に示されるものと同様のブロック図が使用される。受動（ｐａｓｓ ｉｖｅ）ループフィルタが示されているが、本発明の教示に従ったアクティブ（ ａｃｔｉｖｅ）ループフィルタも使用できる。

基準発振器６０１は周波数が安定な信号を位相検出器６０３に供給し、該位相検 出器６０３はこの好ましい実施例においてはにφ＝Ｉ／２πを有する伝統的なト ライステート位相検出器である。アップ（ｕｐ）およびダウン（ｄｏωｎ）修正 パルスがそれぞれアップ電流源１０５およびダウン電流源１０７に供給される。

ループフィルタ６０９は示された構成により５次の応答を与える。ろ波された制 御信号はＶＣＯ１０３に印加されて発振器の周波数を変えかつ制御する。ＶＣＯ １０３からの出力は他の無線回路（図示せず）および位相検出器６０３に結合す る前に周波数を低減するために伝統的な制御された周波数分割器１１１に出力さ れる。位相ロックループはこのようにしてＸ＝２．３の３次の対称比率を使用し て構成されかつ本発明に従って以下のように設定される。

３次のループおよび５次のループω０における位相を等しくすることにより、ポ ール位置において次の式が得られる。

任意選択的なポールスキューファクタ“ｋ”が１つのポールを（１−ｋ）により 、第２のポールを（１＋ｋ）により乗算し、かつ第３のポールを変化しないこと により５次のＰＬＬに対して導入される。これは次のようなポール−ゼロ配置を 生ずる。

ω０／ω２＝Ｘ ５次の構成に対するゲインおよび位相の関係は第７図に示されている。位相マー ジンを３次の「最適のＪ　ＰＬＬに等しくすることにより、（いずれかのポール スキュー操作の前の）ポールゼロの位置に対する一般的な式は次のようになる。

なお、この場合ＮはＰＬＬの次数である。

好ましい５次のループの実施例においては、３次の対称比率Ｘは２．０から２． ５の範囲（２，７の伝統的な値に対し最適には２．３）に設計されオープンルー プ単位ゲイン周波数に対するポール周波数の比率を６．４２から７゜８４の範囲 にし、かつ設定されたゲインはにφ／１．５からにφ／３．０の範囲になり、こ れらは第５図に示されており、以前には注目されなかった環境的な変動および構 成部品の変動を受け入れる。

種々の対称比率に対するロック時間対ゲイン相対ゲイン 要約書 ＰＬＬシンセサイザにおいて、ゲインおよび構成部品の変動に対する許容性はル ープのゲインが該ループが最初に設計された場合のものより増大されかつもし３ 次のループの対称比率が２．０〜２．５の範囲内の値に低減されれば大幅に減少 する。３次の対称比率の範囲に基づくより高次のループはそれに応じてより低い オープンループ単一ゲイン周波数に対する伝送ポール周波数比率を有する。

国際調査報告

Claims (16)

【特許請求の範囲】
1. １．オープンループ単一ゲイン周波数および構成部品のパラメータの変動に対す る許容性を有する位相ロックループシンセサイザであって、 出力信号を発生するための手段、 前記出力信号と所定の基準信号との間の差に関係する第１の信号を生成するため の手段、そして前記発生のための手段に結合される第２の信号を生成するために 前記第１の信号を修正するための手段であって、該修正のための手段は、 （ａ）第１の大きさにより前記単一ゲイン周波数に関係する第１の折点周波数を 有する少なくとも１つのフィルタ伝送ポール、 （ｂ）第２の大きさにより前記単一ゲイン周波数に関係する第２の折点周波数を 有する少なくとも１つのフィルタ伝送ゼロ、そして （ｃ）前記第１の大きさおよび前記第２の大きさの内の１つの数値は２．５また はそれ以下であること、を含むもの、 を具備する位相ロックループシンセサイザ。
2. ２．前記第１の折点周波数は前記第１の大きさよって乗算した前記単一ゲイン周 波数に等しい請求の範囲第１項に記載の位相ロックループ。
3. ３．前記第２の折点周波数は前記第２の大きさによって除算した前記単一ゲイン 周波数に等しい請求の範囲第１項に記載の位相ロックループ。
4. ４．前記数値は２．５から２．０の値の範囲にある請求の範囲第１項に記載の位 相ロックループ。
5. ５．前記修正のための手段はさらに（ｄ）前記第１の大きさおよび前記第２の大 きさの内の前記他のものの数値が２．５またはそれ以下である請求の範囲第１項 に記載の位相ロックループ。
6. ６．前記修正のための手段はさらに５次のフィルタを含む請求の範囲第１項に記 載の位相ロックループ。
7. ７．前記修正のための手段はさらに（ｄ）前記第１の大きさおよび前記第２の大 きさの内の前記他の１つの数値が７．８４またはそれ以下である請求の範囲第６ 項に記載の位相ロックループ。
8. ８．さらに、１．５のファクタによって所定の値に関係する電流の出力値を有す る少なくとも１つの電流源を備えた請求の範囲第１項に記載の位相ロックループ 。
9. ９．オープンループ単一ゲイン周波数および構成部品のパラメータの変動に対す る許容性を有する位相ロックループシンセサイザであって、 出力信号を生成する電圧制御発振器、 前記電圧制御発振器の出力信号に結合されかつ周波数分割された出力信号を生成 する周波数分割器、前記周波数分割器に結合されかつ前記周波数分割された出力 信号と所定の基準信号との間の差を表す制御信号を生成する位相検出器、 前記位相検出器に結合され前記制御信号を修正しかつ修正された制御信号を前記 電圧制御発振器に結合するループフィルタであって、さらに （ａ）第１の折点周波数を有する少なくとも１つのフィルタ伝達ポール、 （ｂ）第２の折点周波数を有する少なくとも１つのフィルタ伝達ゼロ、そして （ｃ）前記第１の折点周波数とオープンループ単一ゲイン周波数との第１の関係 値が第１の数値に等しく、かつ前記第２の折点周波数とオープンループ単一ゲイ ン周波数との第２の関係が２．５またはそれ以下の第２の数値に等しいこと、 を含むもの、 を具備する位相ロックループシンセサイザ。
10. １０．前記第１の折点周波数は前記単一ゲイン周波数を前記第１の関係値により 乗算したものに等しい請求の範囲第９項に記載の位相ロックループ。
11. １１．前記第２の折点周波数は前記単一ゲイン周波数を前記第２の関係値によっ て除算したものに等しい請求の範囲第９項に記載の位相ロックループ。
12. １２．前記数値は２．５から２．０の値の範囲にある請求の範囲第９項に記載の 位相ロックループ。
13. １３．前記第１の数値は２．５またはそれ以下である請求の範囲第９項に記載の 位相ロックループ。
14. １４．前記ループフィルタはさらに５次のフィルタを含む請求の範囲第９項に記 載の位相ロックループ。
15. １５．前記第１の数値は７．８４またはそれ以下である請求の範囲第１４項に記 載の位相ロックループ。
16. １６．さらに、１．５のファクタによって所定の値に関係する電流出力値を有す る少なくとも１つの電流源を備えた請求の範囲第９項に記載の位相ロックループ 。