CN102739246B - 时钟产生装置与频率校正方法 - Google Patents

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Abstract

本发明公开一种时钟产生装置和频率校正方法。时钟产生装置包括:时间至数字转换器、校正组件、可控制振荡器以及反馈组件。所述时间至数字转换器用来将参考时钟以及可变时钟之间的时间差转换为数字值;所述校正组件用来依据所述数字值以及所述参考时钟来产生控制信号;所述可控制振荡器用来依据所述控制信号来产生振荡信号;所述反馈组件用来依据所述振荡信号产生所述可变时钟并传送至所述时间至数字转换器;其中所述校正组件用来校正所述可控制振荡器以使得所述振荡信号具有目标振荡频率。采用本发明的时钟产生装置和频率校正方法,可以缩短多通信标准系统中的锁相环产生目标频率的校正时间。

Description

时钟产生装置与频率校正方法
技术领域
本发明关于时钟产生装置以及所述时钟产生装置的频率校正方法,特别是指可应用于具有多通信标准的通信系统内的锁相环与其相关的方法,其中所述通信系统具有较短的频率校正时间。
背景技术
在无通信系统内,锁相环用来产生具有预定振荡频率的时钟信号,所述时钟信号对应于特定的通信标准。此外,所述锁相环可设计来产生分别对应多个通信标准的不同振荡频率。因此,设置在所述锁相环内的振荡器的可调整范围就必须够宽才能应付不同的通信标准。一般而言,当无线通信系统操作在特定的通信标准时,在初始的阶段,所述振荡器控制为搜寻整个可用的频率范围以将其振荡频率校正到对应所述特定通信标准的目标频率。因此,当越来越多的通信标准都被整合进一个无线通信系统时,传统的无线通信系统可能就会花很长的时间来搜寻目标频率并将其振荡频率校正到目标频率。因此,如何缩短锁相环产生所述目标频率的校正时间已成为具有多个通信标准的通信系统所急需解决的问题。
发明内容
由此,本发明的目的在于提供可应用于具有多通信标准的通信系统内的锁相环与其相关的校正方法,其中所述多通信标准的通信系统具有较短的频率校正时间。
一种时钟产生装置的范例实施方式,包括:时间至数字转换器、校正组件、可控制振荡器以及反馈组件。所述时间至数字转换器用来将参考时钟以及可变时钟之间的时间差转换为数字值;所述校正组件用来依据所述数字值以及所述参考时钟来产生控制信号;所述可控制振荡器用来依据所述控制信号来产生振荡信号;所述反馈组件用来依据所述振荡信号产生所述可变时钟并传送至所述时间至数字转换器;其中所述校正组件用来校正所述可控制振荡器以使得所述振荡信号具有目标振荡频率。
一种频率校正方法的范例实施方式,包括:将参考时钟以及可变时钟之间的时间差转换为数字值;依据所述数字值以及所述参考时钟来产生控制信号;依据所述控制信号来产生振荡信号;以及依据所述振荡信号来产生所述可变时钟;其中所述振荡信号依据所述控制信号来校正为具有目标振荡频率。
采用本发明的上述实施例,可以缩短多通信标准系统中的锁相环产生目标频率的校正时间。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说,本发明的各目的是明显的。
附图说明
图1为本发明时钟产生装置的实施例示意图。
图2为本发明可控制振荡器可用的总频率范围的实施例示意图。
图3为本发明对时钟产生装置所进行的粗调方法的实施例流程图。
图4为本发明可控制振荡器的实施例示意图。
图5为本发明的参考时钟、振荡信号以及可变时钟的实施例时序图。
图6为本发明频率校正方法的实施例流程图。
具体实施方式
在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解,硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式,而是以组件在功能上的差异来作为区分的准则。在权利要求书及说明书中所提及的「包括」为开放式的用语,故应解释成「包括但不限定于」。另外,「耦接」一词在此包括任何直接及间接的电气连接手段。因此,若文中描述第一装置耦接于第二装置,则代表所述第一装置可直接电气连接于所述第二装置,或通过其他装置或连接手段间接地电气连接至所述第二装置。
如图1所示,图1为本发明的时钟产生装置100的实施例示意图。时钟产生装置100可以是设置于无线通信系统内的锁相环(phase-locked loop,PLL)。所述无线通信系统可以是具有多个通信标准的通信系统,而时钟产生装置100可以用来产生对应所述多个通信标准的不同的振荡频率。时钟产生装置100包括时间至数字转换器(Time-to-digital Converter,TDC)102、数字环路滤波器(digitalloop filter)104、可控制振荡器106、反馈组件108、三角积分调制器(sigma-deltamodulator)110以及校正组件112。时间至数字转换器102用来将参考时钟Sr以及可变时钟Sf之间的时间差转换为数字值Sd。数字环路滤波器104用来依据数字值Sd来产生振荡器控制信号Sv。校正组件112用来依据数字值Sd以及参考时钟Sr来产生控制信号Sc。可控制振荡器106用来依据控制信号Sc以及振荡器控制信号Sv来产生振荡信号Sosc。反馈组件108用来依据振荡信号Sosc来产生可变时钟Sf并将其送至时间至数字转换器102。在此实施例中,反馈组件108可以是分频器(frequency divider),所述分频器用来对振荡信号Sosc除以整数M以产生可变时钟Sf,而整数M为最接近目标除数(target divider ratio)的整数。其中所述目标除数会使得所述振荡信号Sosc的频率最接近目标频率,目标除数=round(目标频率/参考时钟),round是指取最接近的整数。数字环路滤波器104耦接于时间至数字转换器102以及可控制振荡器106之间。三角积分调制器110耦接于反馈组件108。在此实施例中,时钟产生装置100可以是全数字锁相环(all-digital phase-locked loop,ADPLL),而可控制振荡器106可以是数字控制振荡器(digitally controlled oscillator,DCO)或压控振荡器(voltage controlledoscillator,VCO)。控制信号Sc、振荡器控制信号Sv可以是数字控制信号。
校正组件112用来校正可控制振荡器106,以使得可控制振荡器106所产生的振荡信号Sosc具有目标振荡频率Ft,其中目标振荡频率Ft对应于无线通信系统内的多个通信标准中的其中一个特定的通信标准。当校正组件112在校正可控制振荡器106时,数字环路滤波器104以及三角积分调制器110为禁用(disable)的状态,此时数字环路滤波器104所输出的振荡器控制信号Sv为稳定不变的值。换句话说,当校正组件112正在校正可控制振荡器106时,时钟产生装置100处于开环(open loop)的状态。
依据此实施例,当无线通信系统操作在所述特定的通信标准之前时,时钟产生装置100用来先执行校正操作以产生具有目标振荡频率Ft的振荡信号Sosc,其中目标振荡频率Ft对应于所述特定的通信标准。在所述校正模式中,校正组件112会在初始时依据目标振荡频率Ft来计算出特定信号Styp,其中特定信号Styp对应第一控制信号范围R1,而无论是否有半导体制程的变异(processvariation),第一控制信号范围R1都可以使得振荡信号Sosc被校正到具有接近于目标振荡频率Ft的振荡频率。接着,校正组件112会依次地利用多个粗调控制信号(coarse control signal)来对可控制振荡器106执行第一渐进式近似操作(Successive Approximation Operation),以判定出第一控制信号Sc1给可控制振荡器106,以使得可控制振荡器106产生具有接近于(approximately equal to)目标振荡频率Ft的振荡信号Sosc。第一控制信号Sc1会对应于第二控制信号范围R2,其中第二控制信号范围R2会具有多个微调控制信号。在此实施例中,第一控制信号范围R1小于或等于可控制振荡器106的最大可控制范围,第二控制信号范围R2至少部分重叠于第一控制信号范围R1,以及校正组件112另用来依次地利用多个微调控制信号(fine control signal)来对可控制振荡器106执行第二渐进式近似操作以判定出第二控制信号Sc2给可控制振荡器106,以使得可控制振荡器106产生具有大致上相等于(substantially equal to)目标振荡频率Ft的振荡信号Sosc。第一控制信号Sc1以及第二控制信号Sc2都可以是数字控制信号。举例来说,若第一控制信号Sc1的总位数为11,以及第二控制信号Sc2的总位数为6,则所述目标控制信号的总位数应为17,其中第一控制信号Sc1的11个位为所述目标控制信号中的粗调位(coarse tune bits),而第二控制信号Sc2的6个位为所述目标控制信号中的微调位(fine tune bits)。值得注意的是,在本发明的实施例中,接近于目标振荡频率与大致上相等于目标振荡频率是对应不同的频率准确度,其中大致上相等于目标振荡频率比接近于目标振荡频率的频率准确度要高。
如图2所示,图2为本发明的可控制振荡器106可用的总频率范围的实施例示意图。所述总频率范围包括所述通信系统的多个通信标准所需的频率范围。第一控制信号范围R1内的多个粗调控制信号会映射至所述总频率范围。多个粗调控制信号中的每一个控制信号会包括有预定数目的位,例如N个位。所述总频率范围中的最低频率Fmin所对应的值为2N-1,而所述总频率范围中的最高频率Fmax所对应的值为0。特定信号Styp所对应的值为codetyp,而codetyp是用来产生目标振荡频率Ft的理想值。由于半导体制程的变异的关系,当对应至codetyp的控制信号Sc输入可控制振荡器106时,可控制振荡器106有可能会产生大幅偏离目标振荡频率Ft的振荡信号Sosc。进一步来说,振荡信号Sosc的振荡频率可能会因为制程的变异而具有某种程度的偏移(例如5%),如图2所示。因此,校正组件112会在一开始就先执行所述第一渐进式近似操作来校正控制信号Sc,以使得可控制振荡器106得以产生具有接近于目标振荡频率Ft的振荡信号Sosc,即如图3所示,校正组件112会对可控制振荡器106执行粗调操作以取得第一控制信号Sc1。
图3所示为本发明对时钟产生装置100所进行的粗调方法300的实施例流程图。倘若大体上可达到相同的结果,并不需要一定按照图3所示的流程中的步骤顺序来进行,且图3所示的步骤不一定要连续进行,即其他步骤也可插入其中。粗调方法300包括下列步骤:
步骤302:禁用数字环路滤波器104以及三角积分调制器110;
步骤306:设定反馈组件108的除数为最接近所述目标除数的整数(即设定为整数M);
步骤308:利用以下方程式(1)来计算对应目标振荡频率Ft的特定值codetyp
code typ = round ( ( 2 N - 1 ) · [ ( F max Ft ) 2 - 1 ] / [ ( F max F min ) 2 - 1 ] ) ; - - - ( 1 )
步骤310:利用以下方程式(2)来计算第一控制信号Sc1的初始值codeini,其中初始值codeini为对特定值codetyp施加偏移量(offset)后所产生的值,而Ncal是所述渐进式近似操作的位的数量:
codeini=codetyp-2Ncal-1,Ncal≤N; (2)
步骤312:从Ncal个位的最高有效位(most significant bit,MSB)开始往最低有效位(least significant bit,LSB)执行所述渐进式近似操作。所述渐进式近似操作的结果可以用codeSAR表示,进而控制信号Sc所提供给可控制振荡器106的输入的值为codeini+codeSAR。控制信号Sc会使得可控制振荡器106产生具有接近于目标振荡频率Ft的振荡信号Sosc。
为了简化起见,以下关于粗调方法300的叙述是假设控制信号Sc的总位数为17,而第一控制信号Sc1代表控制信号Sc中11个较高的有效位(即N=11),而第二控制信号Sc2代表控制信号Sc中6个较低的有效位。换句话说,第一控制信号Sc1是11位的数字信号,而第二控制信号Sc2是6位的数字信号。
在步骤308中,特定值codetyp与目标振荡频率Ft之间的一对一映射的关系可以预先储存在列表中,而校正组件112就可以通过所述列表来直接读取对应目标振荡频率Ft的特定值codetyp,或利用内插法来取得对应目标振荡频率Ft的特定值codetyp。当初始值codeini在步骤310被算出来后,一个具有Ncal个位的偏移量就会在步骤312中被算出来。
如图4所示,图4为本发明的可控制振荡器106的实施例示意图。在此实施例中,为了简化起见,可控制振荡器106只会接收第一控制信号Sc1的11个位,而第二控制信号Sc2的位则可省略。可控制振荡器106包括两个交叉耦合晶体管(cross-couple transistor)M1和M2、具有固定电容值CFIX的电容器1062、多个切换电容器1062a-1062k、两个电感器L1和L2(每一个具有电感值L)以及电阻R,电阻R用来表示所述电感器的实际损耗。上述元件之间的连接关系已绘示于图4中,故其详细描述在此不另赘述。多个切换电容器1062a-1062k中的每一个切换电容器都包括两个电容器和一个开关,而每一个开关都是由第一控制信号Sc1中的一个位来控制。进一步来说,第一个切换电容1062a的电容值为ΔC,第二个切换电容1062b的电容值为2*ΔC,第三个切换电容1062c的电容值为22*ΔC,...以及第11个切换电容1062k的电容值为210*ΔC。第一控制信号Sc1的最低有效位用来控制第一个切换电容器1062a的开关,第一控制信号Sc1中相邻于所述最低有效位的位用来控制第二个切换电容器1062b的开关,...以及第一控制信号Sc1的最高有效位用来控制第11个切换电容器1062k的开关。因此,振荡信号Sosc的振荡频率(即fosc)可以利用以下方程式(3)和(4)来得出:
f osc = 1 2 π L ( C FIX + C SCA ) , - - - ( 3 )
C SCA = ΔC × Σ i = 0 10 ( 2 i × SCA [ i ] ) . - - - ( 4 )
其中,参数SCA[i]是第一控制信号Sc1中第i个位的值。
在步骤310中,当校正组件112计算出初始值codeini时,校正组件112会开始输出控制信号Sc至可控制振荡器106以执行所述渐进式近似操作(步骤312)。举例来说,假设Ncal=10以及N=11,则在步骤312中,第一控制信号Sc1的最高有效位所对应的值(即codeMSB)就可以用方程式(5)来算出:
codeMSB=codeini+10′b1000000000。 (5)
方程式(5)中的“10’b1000000000”表示在一个10位的数字信号中,其最高有效位的值为1,而其他的位(即其他9个位)的值为0。将此控制信号Sc1输出至可控制振荡器,可得到对应的振荡信号Sosc,经由反馈组件,时间至数字转换器,及校正组件比较此振荡信号Sosc的振荡频率与目标频率Ft的大小,举例而言,若此振荡信号Sosc的振荡频率低于目标频率Ft,则所述最高有效位会被校准为0,反之则校准为1。当前一位所对应的值被判定出来以后,第一控制信号Sc1的下一个位所对应的值就可以用以下方程式(6)来运算出:
codeMSB-1=codeini+10′bx100000000。 (6)
方程式(6)中的“x”代表在上一个步骤中被判定出来为0或1的位值。方程式(6)中的“10’bx100000000”表示在一个10位的数字信号中,其与最高有效位相邻的位的值为1,而其他的位(即其他8个位)的值为0。如上所述,经由比较频率值,与最高有效位相邻的位的值会被校准为0或1。以此类推,当比最低有效位高一个位的值被判定出来以后,第一控制信号Sc1的最后一个位所对应的值就可以用以下方程式(7)来运算出:
codeLSB=codeini+10′bxxxxxxxxx 1。 (7)
进一步而言,在步骤310中,当校正组件112运算出初始值codeini时,校正组件112会接着输出对应方程式(5)中的codeMSB的控制信号Sc至可控制振荡器106。校正组件112会接收参考时钟Sr以及数字值Sd来判定振荡信号Sosc的振荡频率是否高于或低于目标振荡频率Ft。codeMSB-1的值可以依据方程式(6)来判定出。
当codeMSB-1的值被判定出来后,校正组件112就会将对应至方程式(6)的codeMSB-1的控制信号Sc输出至可控制振荡器106。同理,校正组件112会接收参考时钟Sr以及数字值Sd来判断出振荡信号Sosc的振荡频率是否高于或低于目标振荡频率Ft。codeMSB-2的值可以依据方程式(6)来判定出。
请注意,经由上述的第一渐进式近似操作来取得的11个位为粗调的控制信号,所述粗调的控制信号只是用来控制可控制振荡器106来产生具有接近于所述目标振荡频率的振荡信号Sosc。依据此实施例,当第一控制信号Sc1的所有位都被运算出来后,校正组件112会另执行所述第二渐进式近似操作来判定出控制信号Sc中其他的6个较低有效位的值,即第二控制信号Sc2。因此,第二控制信号Sc2是微调控制信号,其用来控制可控制振荡器106来产生具有大致上相等于目标振荡频率Ft的振荡信号Sosc。经由利用与所述第一渐进式近似操作相似的做法,本领域的技术人员应可了解如何依次地输入更新后的控制信号Sc至可控制振荡器106并比较更新后的振荡信号Sosc的振荡频率是否高于或低于目标振荡频率Ft来找出第二控制信号Sc2的6个位的值,故其详细操作在此不另赘述。
因此,用来控制可控制振荡器106以产生具有大致上相等于目标振荡频率Ft的振荡信号Sosc的所述目标控制信号可以经由结合第一控制信号Sc1以及第二控制信号Sc2来取得。若第一控制信号Sc1是11个位的数字控制信号,而第二控制信号Sc2是6个位的数字控制信号,则所述目标控制信号是具有17个位的数字控制信号。
请注意,依据上述关于校正组件112的叙述可以得知,校正组件112用来执行以特定信号Styp为中心(即第一控制信号范围R1)的局部搜寻操作,而不是搜寻整个可用的频率范围来找出第一控制信号Sc1给可控制振荡器106,其中第一控制信号Sc1用来控制可控制振荡器106来产生落入包括有目标振荡频率Ft的频率范围内的振荡信号Sosc。校正组件112用来对第二控制信号范围R2执行搜寻操作(即第二渐进式近似操作)以找出第二控制信号Sc2给可控制振荡器106,以使得可控制振荡器106可以产生具有大致上相等于目标振荡频率Ft的振荡信号Sosc。
如上述段落所述的,当时钟产生装置100操作在所述第一渐进式近似操作以及所述第二渐进式近似操作时,校正组件112每一次输出控制信号Sc至可控制振荡器106时,校正组件112都会接收到参考时钟Sr以及数字值Sd以判定振荡信号Sosc的振荡频率是否高于或低于目标振荡频率Ft。在此实施例中,校正组件112会利用以下的方程式(8)来算出振荡信号Sosc的振荡频率(即fosc):
f osc = Y · M Y · T ref + Δ t 1 - Δ t 2 . - - - ( 8 )
其中,参数M是分频器(即反馈组件108)的除数。参数Y是参考时钟Sr的时钟周期数,参考时钟Sr用来判定振荡信号Sosc的振荡频率。参数Tref是参考时钟Sr的时钟周期,参数Δt1是参考时钟Sr的时钟边缘以及可变时钟Sf的时钟边缘之间起始的时间差,而参数Δt2是参考时钟Sr的时钟边缘以及可变时钟Sf的时钟边缘之间结束的时间差,如图5所示。
图5是依据本发明参考时钟Sr、振荡信号Sosc以及可变时钟Sf的实施例时序图。依据此实施例,对校正组件112而言,参数Y是可调整的数字。
当校正组件112启用以后,校正组件112会计算振荡信号Sosc的振荡频率(即fosc)。接着,校正组件112会在时间点t1开始计数参考时钟Sr的时钟周期,而时间至数字转换器102会用来将参考时钟Sr的上升缘(即t1处)以及可变时钟Sf的上升缘(即t2处)之间的延迟时间(即Δt1)转换为数字值Sd,并输出数字值Sd至校正组件112。当参考时钟Sr的周期个数为Y时(即t3处),校正组件112就会在时间点t3时停止计数参考时钟Sr的周期数,而时间至数字转换器102会将参考时钟Sr的上升缘(即t3处)以及可变时钟Sf的上升缘(即t4处)之间的延迟时间(即Δt2)转换为数字值Sd,并输出数字值Sd至校正组件112。当校正组件112取得延迟时间Δt1以及Δt2之后,校正组件112就会依据方程式(8)来算出振荡信号Sosc的振荡频率(即fosc)。因此,当校正组件112算出振荡信号Sosc的振荡频率(即fosc)之后,校正组件112就可以对振荡信号Sosc的振荡频率以及目标振荡频率Ft进行比较,并依据如上所述的比较结果来找出上述段落中所提到的控制信号Sc的位的值。请注意,图5中的参数Tosc代表振荡信号Sosc的周期。
用来计算出第一控制信号Sc1的一个位的值所需的参考时钟Sr的时段(即Y·Tref)小于用来计算出第二控制信号Sc2的一个位的值所需的参考时钟Sr的时段。进一步而言,用来计算出第一控制信号Sc1中较高有效位的值所需的参考时钟Sr的时段小于用来计算出第一控制信号Sc1中较低的有效位值所需的参考时钟Sr的时段。因此,用来计算出第一控制信号Sc1中较高有效位的值所需的参考时钟Sr的周期数Y少于用来计算出第一控制信号Sc1中较低有效位的值所需的参考时钟Sr的周期数Y,这是由于振荡信号Sosc的振荡频率在初始时的前几个渐进式近似操作时(即在判定控制信号Sc的较高有效位的值的阶段时)还离目标振荡频率Ft很远,这时可能会造成时间至数字转换器102的输入超过其硬件所能接受的限制。另一方面,当校正较低有效位的值时,振荡信号Sosc的振荡频率就会比较接近目标振荡频率Ft。如以下的方程式(9)所示,校正组件112利用方程式(9)来计算振荡信号Sosc的振荡频率的误差,因此振荡信号Sosc的振荡周期的误差(即ΔTosc)由参考时钟Sr的时段(即Y·Tref)以及参考时钟Sr与可变时钟Sf之间的延迟时间Δt1、Δt2来计算出,其中参考时钟Sr的时段Y·Tref是用来计算控制信号Sc的一个位的值。
Δ T osc T osc = ( 1 - g TDC ) · ( Δ t 1 - Δ t 2 ) + ΔTDC Y · T ref + ( Δ t 1 - Δ t 2 ) - - - ( 9 )
方程式(9)中的参教gTDC是时间至数字转换器102的增益误差,而参数ΔTDC是时间至数字转换器102的差动非线性误差(Differential non-linearity,DNL)。因此,在进行较高有效位的值的校正时,其校正时间(即Y·Tref)应所述要够小才能使得延迟时间Δt2不会超过硬件所能接受的最大限制。在进行较低有效位的值的校正时,其校正时间(即Y·Tref)应所述要够大才能使得振荡信号Sosc的振荡频率的误差(即ΔTosc)够小。
依据此实施例,时钟产生装置100的操作方法可以简化为图6所示的步骤。图6所示是本发明频率校正方法600的实施例流程图。倘若大体上可达到相同的结果,并不需要一定照图6所示的流程中的步骤顺序来进行,且图6所示的步骤不一定要连续进行,即其他步骤也可插入其中。频率校正方法600包括下列步骤:
步骤602:将参考时钟Sr以及可变时钟Sf之间的时间差转换为数字值Sd;
步骤604:依据数字值Sd以及参考时钟Sr来产生控制信号Sc;
步骤606:依据控制信号Sc来产生振荡信号Sosc;以及
步骤608:依据振荡信号Sosc来产生可变时钟Sf,其中振荡信号Sosc依据控制信号Sc来校正以具有目标振荡频率Ft。
在步骤602中,参考时钟Sr以及可变时钟Sf之间的时间差经由时间至数字转换器来将它转换为数字值Sd。在步骤604中,控制信号的初始值codeini为依据目标振荡频率Ft来计算出。经由依次地利用多个粗调控制信号,第一渐进式近似操作用来找出第一控制信号Sc1以使得振荡信号Sosc的振荡频率接近于目标振荡频率Ft。经由依次地利用多个微调控制信号,第二渐进式近似操作用来找出第二控制信号Sc2以使得振荡信号Sosc的振荡频率大致上等于目标振荡频率Ft。第一控制信号Sc1与第二控制信号Sc2结合产生目标控制信号,控制可控制振荡器106来产生具有大致上相等于目标振荡频率Ft的振荡信号Sosc。当时钟产生装置100经由校正产生具有目标振荡频率Ft的振荡信号Sosc时,所述无线通信系统就可以用多个通信标准中的其中一个特定通信标准来操作。
简言之,上述实施例是在开环的状态下,以特定信号为中心执行局部搜寻操作来找出所述控制信号给锁相环的可控制振荡器,而所述控制信号可控制所述可控制振荡器来产生所述振荡信号,其中所述振荡信号的振荡频率落入包括有所述目标振荡频率的频率范围内。因此,经由所述局部搜寻操作来找出所述目标控制信号,而不是从对应所有的通信标准的控制信号中搜寻出所述目标控制信号,本发明的校正组件就可以缩短多通信标准系统中的锁相环产生所述目标频率的校正时间。
以上所述仅为本发明的较佳实施方式,凡依本发明权利要求所做的均等变化和修饰,均应属本发明的涵盖范围。

Claims (20)

1.一种时钟产生装置,具体为锁相环电路,其特征在于,包括:
时间至数字转换器,用来将参考时钟以及可变时钟之间的时间差转换为数字值,所述数字值包括第一数字值和第二数字值,其中所述第一数字值为所述参考时钟的时钟边缘及所述可变时钟的时钟边缘在一个时钟周期起始时的时间差,所述第二数字值为所述参考时钟的时钟边缘及所述可变时钟的时钟边缘在所述时钟周期结束时的时间差;
校正组件,用来依据所述第一数字值及所述第二数字值之差以及所述参考时钟来产生控制信号;
可控制振荡器,用来依据所述控制信号来产生振荡信号;
分频组件,用来依据所述振荡信号产生所述可变时钟至所述时间至数字转换器;
数字环路滤波器,耦接于所述时间至数字转换器以及所述可控制振荡器之间;以及
三角积分调制器,耦接于所述分频组件;
其中所述校正组件用来校正所述可控制振荡器以使得所述振荡信号具有目标振荡频率,当所述校正组件正在校正所述可控制振荡器时,所述数字环路滤波器以及所述三角积分调制器为禁用状态,以及所述校正组件用于依据所述目标振荡频率来计算特定信号,并以所述特定信号为中心执行局部搜寻操作来找出所述控制信号给所述可控制振荡器。
2.如权利要求1所述的时钟产生装置,其特征在于,所述分频组件用来对所述振荡信号除以整数以产生所述可变时钟,以及所述整数为最接近目标值的整数,而所述目标值会使得所述振荡信号的频率最接近目标频率。
3.如权利要求1所述的时钟产生装置,其特征在于,所述时钟产生装置为全数字锁相环,以及当所述校正组件正在校正所述可控制振荡器时,所述全数字锁相环设置为开环状态。
4.如权利要求1所述的时钟产生装置,其特征在于,所述可控制振荡器为数字控制振荡器或压控振荡器。
5.如权利要求1所述的时钟产生装置,其特征在于,
所述特定信号对应于第一控制信号范围,所述第一控制信号范围提供多个粗调控制信号;以及所述校正组件用来:
依次地利用所述多个粗调控制信号来对所述可控制振荡器执行第一渐进式近似操作以判定出第一控制信号给所述可控制振荡器,以使得所述可控制振荡器产生所述振荡信号,所述振荡信号具有接近于所述目标振荡频率的振荡频率。
6.如权利要求5所述的时钟产生装置,其特征在于,所述第一控制信号范围小于或等于所述可控制振荡器的最大可控制范围。
7.如权利要求5所述的时钟产生装置,其特征在于,所述校正组件进一步至少利用所述数字值、所述分频组件的除数以及所述参考时钟的时段来运算出所述可控制振荡器的所述振荡频率,其中所述时段为所述校正组件用来运算出对应所述第一控制信号的一个位所需的时间。
8.如权利要求5所述的时钟产生装置,其特征在于,所述第一控制信号对应至第二控制信号范围,所述第二控制信号范围提供多个微调控制信号,所述第二控制信号范围至少部分重叠于所述第一控制信号范围,以及所述校正组件进一步依次地利用所述多个微调控制信号来对所述可控制振荡器执行第二渐进式近似操作以判定出第二控制信号给所述可控制振荡器,以使得所述可控制振荡器来产生所述振荡信号,所述振荡信号的所述振荡频率大致上相等于所述目标振荡频率。
9.如权利要求8所述的时钟产生装置,其特征在于,所述校正组件进一步至少利用所述数字值、所述分频组件的除数以及所述参考时钟的时段来运算出所述可控制振荡器的所述振荡频率,其中所述时段为所述校正组件用来运算出对应所述第二控制信号的一个位所需的时间。
10.如权利要求8所述的时钟产生装置,其特征在于,用来运算出所述第一控制信号的一个位所需的所述参考时钟的时段小于或等于用来运算出所述第二控制信号的一个位所需的所述参考时钟的时段。
11.如权利要求1所述的时钟产生装置,其特征在于,所述校正组件用来执行以所述特定信号为中心的局部搜寻操作,以搜寻出所述可控制振荡器的所述控制信号,而所述控制信号会控制所述可控制振荡器来产生所述振荡信号,其中所述振荡信号的振荡频率落入包括有所述目标振荡频率的频率范围内。
12.一种频率校正方法,应用于一锁相环电路,其特征在于,包括:
通过时间至数字转换器将参考时钟以及可变时钟之间的时间差转换为数字值,所述数字值包括第一数字值和第二数字值,其中所述第一数字值为所述参考时钟的时钟边缘及所述可变时钟的时钟边缘在一个时钟周期起始时的时间差,所述第二数字值为所述参考时钟的时钟边缘及所述可变时钟的时钟边缘在所述时钟周期结束时的时间差;
通过校正组件依据所述第一数字值及所述第二数字值之差以及所述参考时钟来产生控制信号;
通过可控制振荡器依据所述控制信号来产生振荡信号;以及
通过分频组件依据所述振荡信号来产生所述可变时钟;
其中所述振荡信号依据所述控制信号来校正为具有目标振荡频率,数字环路滤波器耦接于所述时间至数字转换器以及所述可控制振荡器之间,三角积分调制器耦接于所述分频组件,当所述校正组件正在校正所述可控制振荡器时,所述数字环路滤波器以及所述三角积分调制器为禁用状态;
其中通过校正组件依据所述数字值以及所述参考时钟来产生控制信号的步骤包括:所述校正组件依据所述目标振荡频率来计算特定信号,并以所述特定信号为中心执行局部搜寻操作来找出所述控制信号给所述可控制振荡器。
13.如权利要求12所述的频率校正方法,其特征在于,依据所述振荡信号来产生所述可变时钟的步骤包括:
对所述振荡信号除以整数以执行分频操作,以产生所述可变时钟,其中所述整数为最接近目标值的整数,而所述目标值会使得所述振荡信号的频率最接近目标频率。
14.如权利要求12所述的频率校正方法,其特征在于,所述特定信号对应于第一控制信号范围,所述第一控制信号范围提供多个粗调控制信号;以及依据所述数字值以及所述参考时钟来产生所述控制信号的步骤包括:
依次地利用所述多个粗调控制信号来执行第一渐进式近似操作以判定出第一控制信号,依据所述第一控制信号可产生所述振荡信号,所述振荡信号具有接近于所述目标振荡频率的振荡频率。
15.如权利要求14所述的频率校正方法,其特征在于,所述第一控制信号范围小于或等于可控制振荡器的最大可控制范围。
16.如权利要求14所述的频率校正方法,其特征在于,依据所述振荡信号来产生所述可变时钟的步骤包括:
对所述振荡信号除以整数以执行分频操作,以产生所述可变时钟;以及
依据所述数字值以及所述参考时钟来产生所述控制信号的步骤还包括:
至少利用所述数字值、所述整数以及所述参考时钟的时段来运算出所述振荡频率,其中所述时段对应运算出所述第一控制信号的一个位所需的时间。
17.如权利要求14所述的频率校正方法,其特征在于,所述第一控制信号对应至第二控制信号范围,所述第二控制信号范围提供多个微调控制信号,所述第二控制信号范围至少部分重叠于所述第一控制信号范围,以及依据所述数字值以及所述参考时钟来产生所述控制信号的步骤还包括:
依次地利用所述多个微调控制信号来执行第二渐进式近似操作以判定出第二控制信号,依据所述第二控制信号可产生所述振荡信号,所述振荡信号的所述振荡频率大致上相等于所述目标振荡频率。
18.如权利要求17所述的频率校正方法,其特征在于,依据所述振荡信号来产生所述可变时钟的步骤包括:
对所述振荡信号除以整数以执行分频操作,以产生所述可变时钟;以及
依据所述数字值以及所述参考时钟来产生所述控制信号的步骤还包括:
至少利用所述数字值、所述整数以及所述参考时钟的时段来运算出所述振荡频率,其中所述时段对应运算出所述第二控制信号的一个位所需的时间。
19.如权利要求17所述的频率校正方法,其特征在于,用来运算出所述第一控制信号的一个位所需的所述参考时钟的时段小于或等于用来运算出所述第二控制信号的一个位所需的所述参考时钟的时段。
20.如权利要求12所述的频率校正方法,其特征在于,依据所述数字值以及所述参考时钟来产生所述控制信号的步骤包括:
以所述特定信号为中心执行局部搜寻操作,以搜寻出所述控制信号;
其中,依据所述控制信号,所述振荡信号的振荡频率会被校正到落入包括有所述目标振荡频率的频率范围内。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102859879B (zh) * 2010-05-13 2015-03-11 华为技术有限公司 用于校验锁相环中的输出频率的系统和方法
KR101199780B1 (ko) * 2010-06-11 2012-11-12 (주)에프씨아이 주파수 합성기의 주파수 보정 장치 및 그 방법
US8508266B2 (en) * 2011-06-30 2013-08-13 Broadcom Corporation Digital phase locked loop circuits with multiple digital feedback loops
SG11201509796WA (en) * 2013-05-31 2015-12-30 Univ Michigan Automatically placed-and-routed adpll with pwm-based dco resolution ehhancement
TWI520495B (zh) * 2013-06-06 2016-02-01 財團法人工業技術研究院 非石英時脈產生器及其運作方法
US10153728B2 (en) 2013-11-08 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10270389B2 (en) 2013-11-08 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9473152B2 (en) 2013-11-08 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Coupling structure for inductive device
US9356612B2 (en) * 2013-11-14 2016-05-31 Marvell World Trade Ltd. Method and apparatus to calibrate frequency synthesizer
US9438164B2 (en) * 2013-12-30 2016-09-06 Sandisk Technologies Llc System and method for calibrating capacitor-based oscillators in crystal-less devices
US9667237B2 (en) * 2015-03-31 2017-05-30 Microsemi Semiconductor Ulc Hardware delay compensation in digital phase locked loop
US9571082B2 (en) * 2015-04-17 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. High resolution time-to-digital convertor
DE102015110293A1 (de) 2015-06-26 2016-12-29 Intel IP Corporation Ein System und ein Verfahren zum Bestimmen einer Korrektur für einen Ausgangswert eines Zeit-zu-Digital-Wandlers innerhalb einer Phasenregelschleife
TWI615700B (zh) * 2015-10-14 2018-02-21 慧榮科技股份有限公司 時脈校正方法、參考時脈產生方法、時脈校正電路以及參考時脈產生電路
US10103740B2 (en) * 2015-11-02 2018-10-16 Nxp Usa, Inc. Method and apparatus for calibrating a digitally controlled oscillator
CN110199481B (zh) 2016-10-20 2021-04-20 华为技术有限公司 具有高精度的数字可控振荡器
CN106559071A (zh) * 2016-11-15 2017-04-05 中国电子科技集团公司第四十研究所 一种锁相环自动校准方法
JP2018085563A (ja) * 2016-11-21 2018-05-31 ソニーセミコンダクタソリューションズ株式会社 発振装置、および発振方法
EP3355133B1 (en) * 2017-01-25 2019-10-30 ams AG Method for calibrating a time-to-digital converter system and time-to-digital converter system
KR102435034B1 (ko) 2017-06-21 2022-08-23 삼성전자주식회사 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법
CN109302182B (zh) * 2018-08-27 2022-07-22 上海华虹集成电路有限责任公司 一种采用时间数字转换器(tdc)的rc时间常数校正电路及方法
US10693475B1 (en) * 2019-05-31 2020-06-23 Silicon Laboratories Inc. Gradual frequency transition with a frequency step
US10727844B1 (en) 2019-05-31 2020-07-28 Silicon Laboratories Inc. Reference clock frequency change handling in a phase-locked loop
US11201588B2 (en) * 2019-12-18 2021-12-14 Seiko Epson Corporation Oscillator and electronic apparatus
US11184013B1 (en) * 2021-02-22 2021-11-23 Infineon Technologies Ag Digital phase-locked loop with a dynamic element matching circuit and a digitally controlled oscillator
CN113643733B (zh) * 2021-08-17 2023-10-13 群联电子股份有限公司 信号调制装置、存储器存储装置及信号调制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101888243A (zh) * 2009-05-13 2010-11-17 雷凌科技(新加坡)有限公司 数字锁相环电路及其方法
CN102104379A (zh) * 2009-12-16 2011-06-22 瑞萨电子株式会社 Adpll电路、半导体器件和便携信息设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511100A (en) 1993-12-13 1996-04-23 Motorola, Inc. Method and apparatus for performing frequency detection
US5686864A (en) * 1995-09-05 1997-11-11 Motorola, Inc. Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer
US6414555B2 (en) 2000-03-02 2002-07-02 Texas Instruments Incorporated Frequency synthesizer
US7546097B2 (en) 2002-03-06 2009-06-09 Qualcomm Incorporated Calibration techniques for frequency synthesizers
US7145399B2 (en) 2002-06-19 2006-12-05 Texas Instruments Incorporated Type-II all-digital phase-locked loop (PLL)
GB2393794B (en) * 2002-10-01 2004-11-24 Motorola Inc Module, system and method for testing a phase locked loop
EP1460762B1 (en) * 2003-03-18 2008-11-05 Texas Instruments Incorporated High-speed, accurate trimming for electronically trimmed VCO
US6859073B1 (en) 2003-10-17 2005-02-22 Prominent Communications, Inc. Fast VCO calibration for frequency synthesizers
US7047146B2 (en) 2003-12-19 2006-05-16 Airoha Technology Corp Method for automatically calibrating the frequency range of a PLL and associated PLL capable of automatic calibration
US7432749B1 (en) 2004-06-23 2008-10-07 Cypress Semiconductor Corp. Circuit and method for improving frequency range in a phase locked loop
US7330079B2 (en) 2005-10-31 2008-02-12 Texas Instruments Incorporated Method and apparatus for rapid local oscillator frequency calibration
TW200727591A (en) 2006-01-06 2007-07-16 Realtek Semiconductor Corp Phase lock loop (PLL) for rapid lock-in
US8284884B2 (en) 2006-06-23 2012-10-09 Mediatek Inc. Method of frequency search for DCO and decoder using the same
JP2009010599A (ja) * 2007-06-27 2009-01-15 Panasonic Corp デジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法
US8193866B2 (en) * 2007-10-16 2012-06-05 Mediatek Inc. All-digital phase-locked loop
US7859344B2 (en) 2008-04-29 2010-12-28 Renesas Electronics Corporation PLL circuit with improved phase difference detection
JP2010056856A (ja) 2008-08-28 2010-03-11 Renesas Technology Corp 半導体集積回路
US8031009B2 (en) 2008-12-02 2011-10-04 Electronics And Telecommunications Research Institute Frequency calibration loop circuit
TWI364169B (en) 2008-12-09 2012-05-11 Sunplus Technology Co Ltd All digital phase locked loop circuit
US8143958B2 (en) 2009-05-20 2012-03-27 Qualcomm, Incorporated Systems and methods for self testing a voltage controlled oscillator in an open loop configuration
US8248127B2 (en) * 2010-08-05 2012-08-21 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Digital phase lock system with dithering pulse-width-modulation controller

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101888243A (zh) * 2009-05-13 2010-11-17 雷凌科技(新加坡)有限公司 数字锁相环电路及其方法
CN102104379A (zh) * 2009-12-16 2011-06-22 瑞萨电子株式会社 Adpll电路、半导体器件和便携信息设备

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