CN103814524B - 在反馈环路中具有相位校正的锁相环 - Google Patents

在反馈环路中具有相位校正的锁相环 Download PDF

Info

Publication number
CN103814524B
CN103814524B CN201280043541.1A CN201280043541A CN103814524B CN 103814524 B CN103814524 B CN 103814524B CN 201280043541 A CN201280043541 A CN 201280043541A CN 103814524 B CN103814524 B CN 103814524B
Authority
CN
China
Prior art keywords
frequency
frequency dividing
error
ratio
phase
Prior art date
Application number
CN201280043541.1A
Other languages
English (en)
Other versions
CN103814524A (zh
Inventor
G·张
Original Assignee
高通股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US13/204,448 priority Critical patent/US8497716B2/en
Priority to US13/204,448 priority
Application filed by 高通股份有限公司 filed Critical 高通股份有限公司
Priority to PCT/US2012/049226 priority patent/WO2013022679A1/en
Publication of CN103814524A publication Critical patent/CN103814524A/zh
Application granted granted Critical
Publication of CN103814524B publication Critical patent/CN103814524B/zh

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Abstract

公开了频率合成器电路。频率合成器电路包括比较器电路,比较器电路耦合到参考时钟和经相位校正的输出信号。频率合成器电路还包括环路滤波器,环路滤波器耦合到比较器电路。频率合成器电路还包括振荡器,振荡器耦合到环路滤波器。频率合成器电路还包括分数分频器,分数分频器耦合到振荡器的输出。频率合成器电路还包括相位校正电路,相位校正电路校正分数分频器的输出的相位以产生经相位校正的输出信号。

Description

在反馈环路中具有相位校正的锁相环

技术领域

[0001] 本公开内容一般涉及通信系统。更具体地说,本公开内容涉及在反馈环路中具有 相位校正的锁相环。

背景技术

[0002] 电子设备(蜂窝电话、无线调制解调器、计算机、数字音乐播放器、全球定位系统单 元、个人数字助理、游戏设备等)已成为日常生活的一部分。小型计算设备如今被放置在从 汽车到外壳锁扣等各种事物中。在过去的几年里电子设备的复杂度有了惊人的上升。例如, 许多电子设备具有一个或多个帮助控制该设备的处理器,以及支持该处理器及该设备的其 它部件的若干个数字电路。

[0003] 无线通信系统被广泛地部署,以提供诸如语音、视频、数据等各种类型的通信内 容。这些系统可以是能够支持多个无线通信设备与一个或多个基站的同时通信的多址系 统。

[0004] 移动设备可以包括在操作期间使用的各种各样的电路。例如,振荡器可以被用于 对跨移动设备内的电路板或集成电路的各种电路进行同步。此外,移动设备内的不同电路 可以使用不同频率进行操作。因此,移动设备可以生成多个参考信号以用于不同目的。

[0005] 频率合成器电路在反馈配置中使用分频。然而,这会引起电路中相位的不一致。因 此,可以通过在反馈环路中具有相位校正的锁相环来实现益处。

发明内容

[0006] 公开了频率合成器电路。所述频率合成器电路包括比较器电路,所述比较器电路 耦合到参考时钟和经相位校正的输出信号。所述频率合成器电路还包括环路滤波器,所述 环路滤波器耦合到所述比较器电路。所述频率合成器电路还包括振荡器,所述振荡器耦合 到所述环路滤波器。所述频率合成器电路还包括分数分频器(fractional divider),所述 分数分频器耦合到所述振荡器的输出。所述频率合成器电路还包括相位校正电路,所述相 位校正电路校正所述分数分频器的输出的相位以产生经相位校正的输出信号。

[0007] 所述分数分频器可以在利用第一分频比与利用第二分频比来对所述振荡器的输 出频率进行分频之间交替。所述分数分频器可以包括A - Σ (delta sigma)调制器,所述Δ -Σ调制器随机化对所述分数分频器所使用的每个分频比的选择,同时保持所述分频比之间 的期望的时间-平均比率。所述比较器可以被配置为产生误差信号,所述误差信号指示所述 参考时钟与所述经相位校正的输出信号在相位上的差异。

[0008] 所述相位校正电路可以通过延迟所述分数分频器的输出的相位来校正所述分数 分频器的输出的相位,使得所述参考时钟与经相位校正的输出信号之间的相位差随着时间 达到稳定。所述相位校正电路可以包括多个延迟单元,每个延迟单元包括具有可调整的延 迟的至少一个反相器电路。

[0009] 所述相位校正电路可以从数字延迟控制电路接收一个或多个控制信号。所述数字 延迟控制电路可以包括第一 Δ - Σ调制器,所述第一 Δ - Σ调制器接收时间-平均分数分频 比并且输出瞬时整数分频比。所述数字延迟控制电路还可以包括第一累加器,所述第一累 加器累加时间-平均分数分频比与瞬时整数分频比之间的差值以产生累加的分频比误差。 所述数字延迟控制电路还可以包括数字乘法器,所述数字乘法器利用增益归一化因子来缩 放所述累加的分频比误差。所述数字延迟控制电路还可以包括数字加法器,所述数字加法 器向经增益归一化的比率误差添加偏移。所述数字延迟控制电路还可以包括第二Δ - Σ调 制器,所述第二A - Σ调制器截短经偏移的比率误差。所述数字延迟控制电路还可以包括动 态单元匹配器,所述动态单元匹配器基于经截短的比率误差来产生所述控制信号以使得在 所述相位校正电路中使用的延迟单元交替。所述数字延迟控制电路还可以包括增益归一化 因子校准电路,所述增益归一化因子校准电路包括第二累加器,所述第二累加器对所述累 加的分频比误差和所述比较器电路的输出的乘积进行累加以产生所述增益归一化因子。

[0010]还公开了用于在锁相环(PLL)的反馈环路中校正相位误差的集成电路。所述集成 电路包括比较器电路,所述比较器电路耦合到参考时钟和经相位校正的输出信号。所述集 成电路还包括环路滤波器,所述环路滤波器耦合到所述比较器电路。所述集成电路还包括 振荡器,所述振荡器耦合到所述环路滤波器。所述集成电路还包括分数分频器,所述分数分 频器耦合到所述振荡器的输出。所述集成电路还包括相位校正电路,所述相位校正电路校 正所述分数分频器的输出的相位以产生经相位校正的输出信号。

[0011]还公开了用于在锁相环(PLL)的反馈环路中校正相位误差的方法。将经相位校正 的输出信号与参考时钟进行比较以产生误差信号。对所述误差信号进行滤波。基于已滤波 的误差信号来生成具有一频率的振荡器输出。选择整数分频比以实现时间-平均分数分频 比。利用所选择的整数分频比来对所述振荡器输出的频率进行分频。调整经分频的振荡器 输出的相位以产生经相位校正的振荡器输出。

[0012]还公开了用于在锁相环(PLL)的反馈环路中校正相位误差的频率合成器。所述频 率合成器包括用于将经相位校正的输出信号与参考时钟进行比较以产生误差信号的模块。 所述频率合成器还包括用于对所述误差信号进行滤波的模块。所述频率合成器还包括用于 基于已滤波的误差信号来生成具有一频率的振荡器输出的模块。所述频率合成器还包括用 于选择整数分频比以实现时间-平均分数分频比的模块。所述频率合成器还包括用于利用 所选择的整数分频比来对所述振荡器输出的频率进行分频的模块。所述频率合成器还包括 用于调整经分频的振荡器输出的相位以产生经相位校正的振荡器输出的模块。

附图说明

[0013]图1是示出了在反馈环路中使用相位校正的锁相环(PLL)的框图;

[0014]图2是示出了在反馈环路中使用相位校正的锁相环(PLL)的另一个配置的框图; [0015]图3是示出了用于在锁相环(PLL)的反馈环路中校正相位误差的方法的流程图; [0016]图4是示出了相位校正电路的框图;

[0017] 图5是示出了反相器的可能的配置的电路图;

[0018] 图6是示出了在锁相环中执行相位校正的反馈路径的框图;

[0019] 图7是示出了在数字至时间转换器中的动态单元匹配的框图;

[0020] 图8是示出了在全数字锁相环(ADPLL)中的数字至时间转换器校准的框图;

[0021] 图9是示出了在模拟锁相环(PLL)中的数字至时间转换器校准的一个配置的框图;

[0022] 图10是示出了模拟锁相环(PLL)中的数字至时间转换器校准的另一个配置的框 图;

[0023]图11是示出了接收机的框图;

[0024] 图12是示出了发射机的框图;以及

[0025] 图13示出了可以包括在电子设备/无线设备内的某些组件。

具体实施方式

[0026] 锁相环(PLL)可以被用于生成相对于输入的参考时钟在相位上、频率上或在两者 上都锁定的振荡信号。可以将N-分频器放置在PLL的反馈路径中以实现能够产生具有各种 各样频率的输出的频率合成器。在一些配置中,PLL可以使用分数N-分频器来实现对输出频 率的更精细的调谐。这样的分数-N PLL可以使用Δ - Σ调制器(DSM)来确定N-分频器所使用 的瞬时分频比。然而,DSM会在载波的某些偏移处引起噪声,即DSM会引起反馈路径信号的相 位上的抖动。此外,DSM会引起杂散(spur)。

[0027] 因此,本系统和方法可以在PLL的反馈环路中使用相位校正,例如在N-分频器的输 出处的数字至时间转换器。这可以将相位比较器电路(例如相频检测器或相位至数字转换 器)的输入处的Α-Σ噪声降低10倍。可以即时地对相位校正电路进行数字化地校准,例如 使用来自DSM的累加的残留误差。

[0028]图1是示出了在反馈环路中使用相位校正的锁相环(PLL)IOO的框图。PLL100可以 用作频率合成器。PLL100可以包括反馈配置中的比较器102、环路滤波器104、振荡器106和 分数分频器108。此外,PLL100可以包括相位校正电路110,相位校正电路110在分频器108的 输出的相位被馈送到比较器102之前对分频器108的输出的相位进行了调整。

[0029] 在一个配置中,PLL100可以从晶体振荡器和/或另一个适当的信号发生器接收具 有预定频率(Fref)的参考时钟112。使用参考时钟112,PLL100可以生成在频率和/或相位上 对于参考时钟112来说是固定的(即锁定的)输出信号(Vout)114。可选地,PLL100还可以包 括r-分频器(未示出),r_分频器可以在比较器102处进行的比较之前更改参考时钟112,即 r_分频器可以在比较器102处接收到参考时钟112的频率之前对参考时钟112的频率进行分 频。

[0030] 在一个配置中,比较器102可以将参考时钟112与反馈环路的输出进行比较。具体 来说,分数分频器108可以使用交替的整数分频比123来对振荡器输出(Vout)114进行分频 以实现时间-平均分数分频比(N.f)124。分数分频器108可以从Δ-Σ调制器(DSM)122接收 整数分频比123,DSM122随机化对每个整数分频比123的选择,同时保持了期望的时间-平均 分数分频比(N.f)124。换句话说,整数分频比123的时间-平均可以是分数分频比(N.f)124。 通过改变分数分频器108花费在使用每个整数分频比123上的时间的百分比,可以选择具有 相对高粒度的振荡器输出(Vout)114的频率。因此,经分频的输出信号116可以是具有与利 用N与N+1之间的参数来进行分频的输出信号(Vout)114的频率相同的频率的信号,其中N和 N+1是相邻的整数。

[0031] 分数分频器108可在反馈环路中引起相位跳变,即在不同的瞬时整数分频比123之 间交替可在经分频的输出信号116中引起相位跳变。如本文所使用的,术语"相位误差"或 "增量相位(delta phase)"是指经分频的输出信号116的相位与参考时钟112的相位之间的 差值。该相位误差可在PLL100中引起误差。因此,本系统和方法可以包括相位校正电路110, 相位校正电路110抵消了该相位误差中的一些以使输入到比较器102的相位差稳定下来。

[0032]不稳定的相位误差可能是个问题。环路滤波器104可以对不稳定的相位误差中的 一些进行滤波,但是在使用宽的环路滤波器带宽时这可能是不够的。在一个配置中,相位校 正电路110可以是数字延迟线,其使输入到比较器102的相位误差稳定下来,即相位校正电 路110可以产生经相位校正的输出信号118。稳定的相位误差可以由环路滤波器104进行滤 波。或者,相位校正电路110可以消除相位差。

[0033]比较器102可以确定经相位校正的输出信号118与参考时钟112之间在相位和/或 频率上的任何差异。比较器102可以生成误差信号120给环路滤波器104,环路滤波器104可 以对误差信号120进行滤波并且将其馈送给振荡器106。在从环路滤波器104接收到信号后, 振荡器106可以生成输出信号(Vout)114,输出信号(Vout)114具有基于由环路滤波器104提 供的输入信号的频率。在将振荡器输出信号(Vout)114与参考时钟112再次进行比较之前, 可以对振荡器输出信号(Vout)114再次进行分频和相位校正,以促进对与参考时钟112相关 的振荡器输出信号(Vout)114的连续调整。

[0034]图2是示出了在反馈环路中使用相位校正的锁相环(PLU200的另一个配置的框 图。PLL200可以是模拟PLL或全数字PLL(ADPLL)。取决于其类型(模拟或数字),PLL200可以 有所区别地实现图1中示出的PLL100的各个元件。

[0035] 在模拟PLL200中,比较器102可以使用相频检测器(PFD)和电荷栗(CP)202来实现。 PFD部分可以在反馈环路中将参考时钟212与经相位校正的输出信号218进行比较并且将该 差值表示为"升压(pump up)"或"降压(pump down)"脉冲给电荷栗部分。电荷栗部分随后可 以将电荷提供给模拟环路滤波器204,模拟环路滤波器204可以对来自电荷栗部分的输出进 行滤波。在模拟PLL200中,环路滤波器204可以包括一个或多个电阻和电容以及振荡器106 可以是压控振荡器(VCOWOej⑶206可以在调谐端口处接收环路滤波器204的输出并且基 于调谐端口处的电压来产生具有频率(Fvco )的VC0输出(Vout) 214。

[0036] 模拟PLL200可以是分数PLL200,因为N-分频器208可以受Δ-Σ调制器(DSM)222控 制。DSM222可以在两个整数值(N,N+1)之间切换以随着时间实现分数平均分频比(N. f ) 224。 换句话说,N-分频器208可以在两个不同的分频比之间交替以使得PLL在特定的频率处稳定 下来,即可以通过改变分频器208花费在使用每个瞬时整数分频比上的时间的百分比来选 择具有相对高粒度的VC0输出(Vout)214的频率。如果Fref是参考时钟212的频率以及N.f是 时间-平均分数分频比224,则在PLL200中,V⑶输出(Vout)214的频率(Fvco)可以在Fvco= Fref*N.f处稳定下来。DSM222可以随机化对每个整数分频因子的选择,同时保持期望的时 间-平均分数分频比(N.f)224。这可以减少在两个瞬时整数分频比之间的周期性切换所引 起的VC0输出(Vout)214中的杂散信号。

[0037]因此,即使时间-平均分数分频比224随着时间在N.f224处达到稳定,N-分频器208 所使用的瞬时整数分频比仍可能频繁地切换。在不同的瞬时整数分频比之间的交替会在经 分频的输出信号216中引起相位跳变。为了校正经分频的输出信号216的相位,数字至时间 转换器210可以接收经分频的输出信号216并且输出经相位校正的输出信号。具体来说,数 字至时间转换器210可以是数字延迟线,其使相位误差稳定下来以产生经相位校正的输出 信号218。如本文所使用的,术语"数字至时间转换器"和"相位校正电路"可以互换地使用。 [0038]与模拟PLL200相比,在全数字PLL200中,比较器102可以使用相位至数字转换器 (PDC)202来实现。PDC202可以确定参考时钟212与经相位校正的输出信号218之间的相位 差。数字环路滤波器204随后可以控制数控振荡器(D⑶)206以产生VC0输出(Vout)214。 ADPLL200中的N-分频器208、Δ-Σ调制器222和数字至时间转换器(DTC)210可以类似于上 文讨论的模拟PLL200进行操作。

[0039] 在一个配置中,数字至时间转换器210可以改善PLL200的性能(例如,DSM噪声降低 20dB)和PFD/PDC202的动态范围。此外,本系统和方法可以兼容于低Vdd的过程并且可以在 小面积中实现以改善便携性。

[0040]图3是示出了用于在锁相环(PLL)IOO的反馈环路中校正相位误差的方法300的流 程图。方法300可以由PLL100的多种元件执行。在302,PLL100可以将经相位校正的输出信号 118与参考时钟112进行比较以产生误差信号120,例如,比较器102可以基于经相位校正的 输出信号118与参考时钟112之间的相位差来产生误差信号12011X100还可以对误差信号 120进行滤波304,例如,环路滤波器104可以对误差信号120进行滤波。在306,PLL100还可以 基于已滤波的误差信号120来生成具有一频率的振荡器输出114,例如振荡器(V⑶或DC0) 106可以基于环路滤波器104的输出来产生振荡器输出(Vout)114。在308,PLL100还可以选 择整数分频比以实现时间-平均分数分频比,例如,A - Σ调制器(DSM)122可以确定用于分 数分频器108的整数分频比以实现分数分频比(N.f)124。在310,PLL100还可以利用所选择 的整数分频比来对振荡器输出(Vout)114的频率进行分频,例如,分数分频器108可以执行 频率分频以产生经分频的输出信号116。在312,PLL100还可以调整经分频的输出信号116的 相位以产生经相位校正的输出信号118,例如,相位校正电路110可以校正经分频的输出信 号116的相位以产生经相位校正的输出信号118。

[00411图4是示出了相位校正电路410的框图。相位校正电路410可以包括具有复用的输 入和输出的一连串的可控延迟单元(Dl-D6)426a-f。虽然示出为具有6个延迟单元(D1-D6) 426a-f,但相位校正电路410可以包括任意适当数量的延迟单元,例如100个延迟单元。相位 校正电路410可以从N-分频器(未示出)接收经分频的输出信号416。经分频的输出信号416 可能具有跳变相位误差,因为N-分频器在不同的整数分频比之间交替以实现时间-平均分 数分频比。相位校正电路410可以动态地延迟经分频的输出信号以产生在时间上具有稳定 相位误差的经相位校正的输出信号418,即在一个配置中,相位校正电路410可以使相位误 差稳定下来而不是将其消除。

[0042] 具体来说,使用第一控制信号432,输入MUX428可以确定在哪些延迟单元(D1-D6) 426a-f的输入处来馈送经分频的输出信号416。类似地,使用第二控制信号434,输出MUX430 可以确定在哪些延迟单元(Dl-D6)426a-f的输出处读取以产生经相位校正的输出信号。因 此,除了确定使用多少个延迟单元(Dl-D6)426a-f,输入MUX428和输出MUX430可以确定实际 使用了哪些延迟单元(Dl-D6)426a-f。这可以用来补偿延迟单元(Dl-D6)426a-f中的不匹 配,即动态单元匹配(DEM)。第一控制信号432和第二控制信号434可以从Δ - Σ调制器(例如 图2中示出的Δ-Σ调制器222)中推导出。

[0043]图5是示出了反相器536的可能的配置的电路图。反相器536可以是门控反相器,即 三态反相器。因此,图4中示出的相位校正电路410中的每个延迟单元(D1-D6 ) 426a-f可以包 括一个或多个反相器536。例如,每个延迟单元(Dl-D6)426a-f可以包括两个这样的反相器 536。反相器536可以包括两个P-型场效应晶体管(FET)(Pl-P2)542a-b和两个N-型FET(N1-N2)544a-b。

[0044] 第一 P-型FET(Pl)542a可以将第二P-型FET(P2)耦合到Vdd550。具体来说,第一 P- 型FET(Pl)542a的源极可以耦合到Vdd550,栅极可以耦合到P-型控制信号546,而漏极可以 耦合到第二P-型FET(P2)542b的源极。第二P-型FET(P2)542b和第一 N-型FET(Nl)544a的栅 极可以互相耦合以及耦合到反相器输入538。第二P-型FET(P2)542b和第一 N-型FET(Nl) 544a的漏极可以互相耦合以及耦合到反相器输出540。第二N-型FET(N2)544b可以将第一 N-型FET(Nl)544a耦合到地552。具体来说,第二N-型FET(N2)544b的源极可以耦合到地552,栅 极可以耦合到N-型控制信号548,而漏极可以耦合到第一 N-型FET(Nl)544a的源极。P-型控 制信号546和N-型控制信号548可以是控制从反相器输入538到反相器输出540的整体延迟 的模拟控制信号。在一个配置中,控制信号546、548可以是差分的、具有约30皮秒的解析度 以用于65纳米沟道长度。例如,控制信号546、548可以是可编程的模拟直流(DC)电压。

[0045]图6是示出了在锁相环中执行相位校正的反馈路径654的框图。换句话说,图6示出 了如何确定用于数字至时间转换器610的数字延迟控制信号(例如图4中示出的第一控制信 号432和第二控制信号434)。反馈路径654中的N-分频器608可以接收VC0输出(Vout)614并 且利用由Δ-Σ调制器622确定的瞬时整数分频比(N(n))670来对频率进行分频以产生经分 频的输出信号616。如上文所讨论的,由于交替的瞬时整数分频比(N(n))670,经分频的输出 信号616可能具有跳变的相位。因此,数字至时间转换器610可以接收经分频的输出信号616 并且产生具有稳定的相位误差的经相位校正的输出信号618。

[0046] Λ-Σ调制器622可以接收时间平均分数分频比(N.f)624,例如浮点控制字输入。 输出可以是瞬时整数分频比(N(n))670。然而,Δ-Σ调制器622还可以向数字至时间转换器 610提供控制信号,即数字至时间转换器610可以动态地改变延迟量以补偿经分频的输出信 号616中的相位跳变。

[0047]为了向数字至时间转换器610提供控制信号,可以利用分数分频比(N.f)624与瞬 时分频比(N(n))670之间的差值。该差值可以是瞬时分频比误差(E(n))608并且可以由累加 器662每时钟周期进行累加以产生累加的分频比误差(A(n))660。

[0048] 可以利用增益归一化因子(k)656对累加的分频比误差(A(n))600进行缩放。增益 归一化因子(k)656可解决数字至时间转换器610中的延迟单元中的不精确性。换句话说,可 以在数字至时间转换器610中使用模拟延迟单元以补偿累加的分频比误差(A(n))660,但每 个延迟单元所施加的延迟可能稍有不同。因此,增益归一化因子(k)656可以动态地(例如每 VC0时钟周期)适用于解决这一不精确性。此外,增益归一化因子(k)656还可解决延迟单元 随着温度、过程和电压的变化。以下将讨论对增益归一化因子(k)656的校准。

[0049]经增益归一化的比率误差657可以被加上偏移658。由于数字至时间转换器610可 以用作延迟线,它仅可添加更多的延迟而不是移除延迟,即它不可以减去相位而仅可增加 它。但是,如果瞬时分频比误差(E(n))668-直是负的,则累加的分频比误差(A(n))660可能 是负的。因此,偏移658可以偏置经增益归一化的比率误差657使得它总是正的。换句话说, 偏移658确保了经偏移的比率误差659是正的,即可以插入偏移658以使用仅一个极性的延 迟数据。

[0050] 第二δ - Σ调制器664随后可以截短经偏移的比率误差659。经偏移的比率误差659 可以是具有相对精细的解析度(例如12或20比特)的数字字。然而,数字至时间转换器610可 能不能够达到这样精细的解析度,例如,它可能仅具有100个延迟单元(6比特的解析度)。因 此,为了保持解析度,第二Α-Σ调制器664可以基于数字至时间转换器610的解析度来截短 经偏移的比率误差659,例如,从20比特截短到6比特。换句话说,第二Δ-Σ调制器664可以 数字化地截短经偏移的比率误差659以产生经截短的比率误差665,以便解决经偏移的比率 误差659与数字至时间转换器610之间在解析度上的差异。这可以将舍入误差推向高频,其 可以在之后被滤除。

[0051 ]动态单元匹配器(DEM)667可解决在使用经截短的比率误差665的数字至时间转换 器610中的延迟单元中的不匹配。例如,假定基于经截短的比率误差665,需要两个延迟单元 来延迟经分频的输出信号616以便使累加的分频比误差(A(n))660稳定下来。如果数字至时 间转换器610总是使用前两个延迟单元,则它可能生成系统性的偏移,因为每个延迟单元可 能没有完全地匹配到每个其它的延迟单元。因此,动态单元匹配器(DEM)667可以执行算法 来平均化不同延迟单元的不匹配。例如,动态单元匹配器(DEM)667可以确定DTC控制信号 669,DTC控制信号669使得所使用的两个延迟单元交替,即桶形移位。因为通过降低或消除 对反相器/延迟单元延迟的不匹配的敏感度,DEM667可以允许高线性度。

[0052]图7是示出了数字至时间转换器710中的动态单元匹配的框图。图7中示出的数字 至时间转换器710与图4中示出的数字至时间转换器410包括多个相同的元件。具体来说,图 7中示出的输入MUX728、输出MUX730和延迟单元(Dl-D6)726a-f可以对应于图4中示出的输 入MUX428、输出MUX430和延迟单元(Dl-D6)426a-f并且包括与之类似的功能。如前所述,可 以从N-分频器(未示出)接收到经分频的输出信号716并进行延迟以产生经相位校正的输出 信号718。可以从图6中示出的动态单元匹配器(DEM)667接收到第一控制信号732和第二控 制信号734。

[0053]如上文所讨论的,动态单元匹配可以被用于补偿延迟单元的不匹配,即晶体管(例 如,如在图5中示出的反相器536中所示出的)可随着温度、过程和电压而变化。因此,使得所 使用的特定延迟单元(Dl-D6)726a-f交替会是有益的。例如,如果重复地使用两个延迟单元 (Dl-D6)726a-f的延迟,则第一控制信号732和第二控制信号734可以指定第一路径772(即 通过D1726a和D2726b)、第二路径774(即通过D3726c和D4726d)和第三路径776(即通过 D5726e和D6726f)的循环。该一阶动态单元匹配可以被称为桶形移位。这可以将延迟单元 (Dl-D6)726a-f的不匹配误差体现到高频使得其随后可以被滤除。动态单元匹配中的高线 性度可以使得实现杂散抑制和相位噪声折叠。

[0054]图8是示出在全数字锁相环(ADPLU800中的数字至时间转换器810校准的框图。具 体来说,ADPLL800可以使用最小均方(LMS)自适应算法来动态地校准增益归一化因子(k) 856,即补偿压力、电压和温度的变化。换句话说,可以将数字至时间转换器810校准到时间 参考,例如一个VC0周期。

[0055] 在ADPLL800中,误差信号820可以由相位至数字转换器802输出给环路滤波器804。 误差信号820可以指示参考时钟812与经相位校正的输出信号818之间在相位上的差异。如 前所述,累加的分频比误差(A(n))860可以是对时间平均分数分频比(N.f)与瞬时整数分频 比(N(n))之间的误差的累加或积分。数字误差信号820还可以与数字累加的分频比误差(A (n))860相乘。该乘积可以被再次累加(例如,利用累加器878)以产生增益归一化因子(k) 856,增益归一化因子(k)856被用于解决数字至时间转换器810中的延迟单元中的不精确 性。当在相位至数字转换器802的输入处存在静态偏置时,对于LMS算法来说可能有问题。然 而,示出的LMS算法可以防止无界的增益归一化因子(k)856,即该配置可以确保对累加器的 平均输入为零。

[0056] 数字至时间转换器810可以延迟经分频的输出信号816以产生经相位校正的输出 信号818。虽然未示出,但ADPLL800可以包括图6中示出的其它反馈路径元件,即两个Δ-Σ 调制器622、664、另一个累加器662、动态单元匹配器667、数字加法器等。本系统和方法可以 即时地校准/归一化并且可以不需要可调谐的延迟线。

[0057]图9是示出了在模拟锁相环(PLL)900中的数字至时间转换器910的校准的一个配 置的框图。类似于图8中示出的ADPLL800,PLL900可以使用最小均方(LMS)自适应算法来动 态地校准增益归一化因子(k)956,即补偿压力、电压和温度的变化。

[0058] 在模拟PLL900中,PFD+CP902的输出可以使用参考时钟912和经相位校正的输出信 号918来产生误差信号920,但误差信号920可以不是数字的。因此,模数转换器(ADC)980可 以被用于将环路滤波器904的输出转换为数字控制字。在模拟PLL900中,环路滤波器904还 可以具有大电容,所述大电容用作对流出电荷栗902的电流的积分器。微分器982可以被用 于反向该积分过程,即执行微分以提取数据。或者,可以在模拟域中(例如在ADC980之前)执 行微分。

[0059] 在ADC980和微分器982之后,LMS算法可以类似于图8处示出的那样进行下去。具体 来说,(当前数字的)误差信号920还可以与数字的累加的分频比误差(A(n))960相乘。该乘 积可以被再次累加(例如,利用累加器978)以产生增益归一化因子(k)956,增益归一化因子 (k)956被用于解决数字至时间转换器910中的延迟单元中的不精确性。数字至时间转换器 910(例如使用来自动态单元匹配器(未示出)的控制信号)可以延迟经分频的输出信号916 以产生经相位校正的输出信号918。

[0060]图10是示出了模拟锁相环(PLL)1000 中的数字至时间转换器1010的校准的另一个 配置的框图。模拟PLL1000可以再次使用最小均方(LMS)自适应算法来动态地校准增益归一 化因子(k)1056。

[0061 ] 在模拟PLL1000中,PFD+CP1002可以再次使用参考时钟1012和经相位校正的输出 信号1018来产生误差信号1020。然而,在示出的配置中,可以在环路滤波器1004之前采用模 数转换器(ADCH080的输入。由于误差信号1020在其被用于LMS算法之前并不通过环路滤波 器1004传播,所以它未被积分。因此,图9中示出的微分器982不可以在图10中示出的 PLL1000中使用。例如,ADC1080的输入可以取自环路滤波器之前的电阻上,即Vsigl084。

[0062] 在ADC1080后,LMS算法可以类似于图8中示出的那样进行下去。具体来说,(当前数 字的)误差信号1020还可以与数字的累加的分频比误差(A(n) )1060相乘。该乘积可以被再 次累加(例如,利用累加器1078)以产生增益归一化因子(k)1056,增益归一化因子(k)1056 被用于解决数字至时间转换器1010中的延迟单元中的不精确性。数字至时间转换器1010 (例如使用来自动态单元匹配器(未示出)的控制信号)可以延迟经分频的输出信号1016以 产生经相位校正的输出信号1018。

[0063] 图11是示出了接收机1100的框图。接收机1100可以是被设计用于无线通信的移动 设备或基站的一部分。除了其它项以外,接收机1100可以包括低噪声放大器(LNAH102、在 反馈环路1120中使用相位校正的锁相环(PLL)和混频器1112。LNA1102可以从天线1104接收 无线通信信号。LNA1102可以将所接收的信号放大到可使用的水平并且产生射频(RF)信号 1106,即对所发送的原始信号的表示。在反馈环路1120中使用相位校正的PLL可以针对特定 的应用输出合成的频率1110。在反馈环路1120中使用相位校正的PLL能够产生不同的频率。 虽然示出在接收机1100中,但是在反馈环路1120中使用相位校正的PLL可以被用在被设计 用于无线通信的移动设备或基站中的各种应用中。混频器1112可以从LNA1102接收RF信号 1106和从在反馈环路1120中使用相位校正的PLL接收合成的频率1110,并且产生基带信号 1114。基带信号1114可以是由麦克风在发送设备上接收的实际的重构音频,例如发声的语 音或其它种类的数据。因此,接收机1100可以使用混频器1112来重构基带信号1114。

[0064]图12是示出了发射机1200的框图。发射机1200可以是还可以包括图11中示出的接 收机1100的无线设备的一部分。除了其它项以外,发射机1200可以包括在反馈环路1220中 使用相位校正的PLL、混频器1212、驱动放大器1216和功率放大器1218。如前所述,在反馈环 路1220中使用相位校正的PLL产生了合成的频率1210。混频器1212可以接收合成的频率 1210和基带信号1214(例如,发声的语音),并且产生RF信号1206。换句话说,发射机1200可 以使用混频器1212来产生经调制的、待发射的高频RF信号1206。在通过天线1204发射RF信 号1206之前,可以由驱动放大器1216、功率放大器1218或两者对其进行放大。因此,发射机 1200可以使用混频器1212来构建RF信号1206以用于传输。

[0065]图13示出了可以被包括在电子设备/无线设备1304内的某些组件。电子设备/无线 设备1304可以是接入终端、移动站、用户设备(UE)、基站、接入点、广播发射机、节点B、演进 型节点B等。例如,电子设备/无线设备1304可以包括分别在图11和图12中示出的接收机 1100或发射机1200。电子设备/无线设备1304包括处理器1303。处理器1303可以是通用单芯 片或多芯片微处理器(例如ARM)、专用微处理器(例如数字信号处理器(DSP))、微控制器、可 编程门阵列等。处理器1303可以被称为中央处理单元(CPU)。虽然在图13的电子设备/无线 设备1304中仅示出了单个处理器1303,但在替代配置中,可以使用处理器的组合(例如ARM 和DSP)。

[0066]电子设备/无线设备1304还包括存储器1305。存储器1305可以是能够存储电子信 息的任何电子组件。存储器1305可以体现为随机存取存储器(RAM)、只读存储器(R0M)、磁盘 存储介质、光学存储介质、RAM中的闪存、随处理器一起包括的板载存储器、EPROM存储器、 EEPR0M存储器、寄存器等等,包括其组合。

[0067] 数据1307a和指令1309a可以存储在存储器1305中。指令1309a可由处理器1303执 行以实现本文所公开的方法。执行指令1309a可以涉及使用存储在存储器1305中的数据 1307a。当处理器1303执行指令1309a时,指令1309b的各个部分可以被加载到处理器1303 上,并且数据1307b的各个片段可以被加载到处理器1303上。

[0068]电子设备/无线设备1304还可以包括发射机1311和接收机1313,以允许向和从电 子设备/无线设备1304发送和接收信号。发射机1311和接收机1313可被合称为收发机1315。 多个天线1317a-b可以电耦合到收发机1315。电子设备/无线设备1304还可以包括(未示出) 多个发射机、多个接收机、多个收发机、和/或附加的天线。

[0069]电子设备/无线设备1304可以包括数字信号处理器(DSP)1321。电子设备/无线设 备1304还可以包括通信接口 1323。通信接口 1323可以允许用户与电子设备/无线设备1304 交互。

[0070] 电子设备/无线设备1304的各个组件可以通过一条或多条总线耦合在一起,这些 总线可以包括电源总线、控制信号总线、状态信号总线、数据总线等。为清楚起见,各种总线 在图13中示出为总线系统1319。

[0071] 术语"耦合"涵盖各种各样的连接。例如,术语"耦合"应当被广义地解释为涵盖各 电路元件相互直接连接以及各电路元件经由其它电路元件间接连接。

[0072] 术语"确定"涵盖各种各样的动作,以及因此"确定"可以包括计算、运算、处理、推 导、调查、查找(例如,在表、数据库或另外的数据结构中查找)、断定等。此外,"确定"还可以 包括接收(例如接收信息)、存取(例如存取存储器中的数据)等。此外,"确定"可以包括解 析、选择、选取、建立等。

[0073] 除非明确指出,否则短语"基于"并不表示"仅基于"。换句话说,短语"基于"描述 "仅基于"和"至少基于"两者。

[0074] 术语"处理器"应当被广义地解释为涵盖通用处理器、中央处理单元(CPU)、微处理 器、数字信号处理器(DSP)、控制器、微控制器、状态机等等。在某些情况下,"处理器"可以是 指专用集成电路(ASIC)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)等。术语"处理 器"可以是指处理设备的组合,例如DSP与微处理器的组合、多个微处理器、一个或多个微处 理器结合DSP核、或任何其它此种配置。

[0075] 术语"存储器"应当被广义地解释为涵盖能够存储电子信息的任何电子组件。术语 存储器可以是指各种类型的处理器可读介质,例如随机存取存储器(RAM)、只读存储器 (R0M)、非易失性随机存取存储器(NVRAM)、可编程只读存储器(PR0M)、可擦除可编程只读存 储器(EPROM)、电可擦除PROM(EEPROM)、闪存、磁性或光学数据存储、寄存器等。如果处理器 可以从存储器读取信息和/或向存储器写入信息,则认为存储器与处理器处于电子通信中。 集成到处理器的存储器与处理器处于电子通信中。

[0076] 术语"指令"和"代码"应当被广义地解释为包括任何类型的计算机可读语句。例 如,术语"指令"和"代码"可以是指一个或多个程序、例程、子例程、函数、过程等。"指令"和 "代码"可以包括单条计算机可读语句或许多条计算机可读语句。

[0077] 本文所描述的功能可以在由硬件执行的软件或固件中实现。所述功能可以作为一 条或多条指令存储在计算机可读介质上。术语"计算机可读介质"或"计算机程序产品"是指 可以由计算机或处理器存取的任何有形存储介质。通过举例而非限制性的方式,计算机可 读介质可以包括RAM、ROM、EEPROM、⑶-ROM或其它光盘存储、磁盘存储或其它磁存储设备、或 可以用于以指令或数据结构的形式携带或存储期望的程序代码以及可以由计算机来存取 的任何其它的介质。如本文所使用的,磁盘和光盘包括压缩光盘(CD)、激光光盘、光盘、数字 多功能光盘(DVD)、软盘和蓝光光盘®,其中磁盘通常磁性地复制数据,而光盘则利用激光 来光学地复制数据。

[0078] 本文所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。在不脱 离本权利要求书的范围的情况下,这些方法步骤和/或动作可以相互交换。换句话说,除非 所描述的方法的适当操作要求步骤或动作的具体顺序,否则在不脱离本权利要求书的范围 的情况下,可以修改具体步骤和/或动作的顺序和/或使用。

[0079] 此外,应当意识到的是,用于执行本文描述的方法和技术(例如由图3示出的那些) 的模块和/或其它适当的单元可以由设备下载和/或以其它方式获得。例如,设备可以耦合 到服务器,以促进用于执行本文描述的方法的单元的传送。或者,本文描述的各种方法可以 经由存储单元(例如,随机存取存储器(RAM)、只读存储器(ROM)、诸如压缩光盘(CD)或软盘 的物理存储介质等)来提供,使得设备可以在将存储单元耦合到或提供给设备时获得各种 方法。

[0080] 应当理解的是,权利要求并不受限于上文所示出的精确配置和组件。在不脱离本 权利要求书的范围的情况下,可在本文所描述的系统、方法、和装置的排列、操作及细节上 作出各种修改、变化和变型。

Claims (26)

1. 一种频率合成器电路,包括: 比较器电路,其耦合到参考时钟和经相位校正的输出信号; 环路滤波器,其耦合到所述比较器电路; 振荡器,其耦合到所述环路滤波器; 分数分频器,其耦合到所述振荡器的输出;以及 相位校正电路,其校正所述分数分频器的输出的相位以产生所述经相位校正的输出信 号,其中,所述相位校正电路从数字延迟控制电路接收一个或多个控制信号,并且其中,所 述数字延迟控制电路包括: 第一 Δ - Σ调制器,其接收时间-平均分数分频比并且输出瞬时整数分频比; 第一累加器,其累加所述时间-平均分数分频比与所述瞬时整数分频比之间的差值以 产生累加的分频比误差; 数字乘法器,其利用增益归一化因子来缩放所述累加的分频比误差; 数字加法器,其向经增益归一化的比率误差添加偏移; 第二Δ-Σ调制器,其截短经偏移的比率误差;以及 动态单元匹配器,其基于经截短的比率误差来产生所述控制信号以使得在所述相位校 正电路中使用的延迟单元交替。
2. 根据权利要求1所述的频率合成器电路,其中,所述分数分频器在利用第一分频比与 利用第二分频比来对所述振荡器的输出频率进行分频之间交替。
3. 根据权利要求2所述的频率合成器电路,其中,所述分数分频器包括△ - Σ调制器,所 述Δ - Σ调制器随机化对所述分数分频器所使用的每个分频比的选择,同时保持所述分频 比之间的期望的时间-平均比率。
4. 根据权利要求1所述的频率合成器电路,其中,所述比较器被配置为产生误差信号, 所述误差信号指示所述参考时钟与所述经相位校正的输出信号在相位上的差异。
5. 根据权利要求1所述的频率合成器电路,其中,所述相位校正电路通过延迟所述分数 分频器的所述输出的相位来校正所述分数分频器的所述输出的相位,使得所述参考时钟与 所述经相位校正的输出信号之间的相位差随着时间达到稳定。
6. 根据权利要求1所述的频率合成器电路,其中,所述相位校正电路包括多个延迟单 元,每个延迟单元包括具有可调整的延迟的至少一个反相器电路。
7. 根据权利要求1所述的频率合成器电路,其中,所述数字延迟控制电路还包括增益归 一化因子校准电路,所述增益归一化因子校准电路包括: 第二累加器,其对所述累加的分频比误差与所述比较器电路的输出的乘积进行累加以 产生所述增益归一化因子。
8. -种用于在锁相环(PLL)的反馈环路中校正相位误差的集成电路,包括: 比较器电路,其耦合到参考时钟和经相位校正的输出信号; 环路滤波器,其耦合到所述比较器电路; 振荡器,其耦合到所述环路滤波器; 分数分频器,其耦合到所述振荡器的输出;以及 相位校正电路,其校正所述分数分频器的输出的相位以产生所述经相位校正的输出信 号,其中,所述相位校正电路从数字延迟控制电路接收一个或多个控制信号,并且其中,所 述数字延迟控制电路包括: 第一 Δ - Σ调制器,其接收时间-平均分数分频比并且输出瞬时整数分频比; 第一累加器,其累加所述时间-平均分数分频比与所述瞬时整数分频比之间的差值以 产生累加的分频比误差; 数字乘法器,其利用增益归一化因子来缩放所述累加的分频比误差; 数字加法器,其向经增益归一化的比率误差添加偏移; 第二Δ-Σ调制器,其截短经偏移的比率误差;以及 动态单元匹配器,其基于经截短的比率误差来产生所述控制信号以使得在所述相位校 正电路中使用的延迟单元交替。
9. 根据权利要求8所述的集成电路,其中,所述分数分频器在利用第一分频比与利用第 二分频比来对所述振荡器的输出频率进行分频之间交替。
10. 根据权利要求9所述的集成电路,其中,所述分数分频器包括△ - Σ调制器,所述Δ -Σ调制器随机化对所述分数分频器所使用的每个分频比的选择,同时保持所述分频比之间 的期望的时间-平均比率。
11. 根据权利要求8所述的集成电路,其中,所述比较器被配置为产生误差信号,所述误 差信号指示所述参考时钟与所述经相位校正的输出信号在相位上的差异。
12. 根据权利要求8所述的集成电路,其中,所述相位校正电路通过延迟所述分数分频 器的所述输出的相位来校正所述分数分频器的所述输出的相位,使得所述参考时钟与经相 位校正的输出信号之间的相位差随着时间达到稳定。
13. 根据权利要求8所述的集成电路,其中,所述相位校正电路包括多个延迟单元,每个 延迟单元包括具有可调整的延迟的至少一个反相器电路。
14. 根据权利要求8所述的集成电路,其中,所述数字延迟控制电路还包括增益归一化 因子校准电路,所述增益归一化因子校准电路包括: 第二累加器,其对所述累加的分频比误差与所述比较器电路的输出的乘积进行累加以 产生所述增益归一化因子。
15. -种用于在锁相环(PLL)的反馈环路中校正相位误差的方法,包括: 将经相位校正的输出信号与参考时钟进行比较以产生误差信号; 对所述误差信号进行滤波; 基于已滤波的误差信号来生成具有一频率的振荡器输出; 选择整数分频比以实现时间-平均分数分频比; 利用所选择的整数分频比来对所述振荡器输出的所述频率进行分频;以及 调整经分频的振荡器输出的相位以产生经相位校正的振荡器输出,所述调整是基于接 收的一个或多个控制信号,并且 所述方法还包括确定所述控制信号,所述确定所述控制信号包括: 基于接收的时间-平均分数分频比来输出瞬时整数分频比; 累加所述时间-平均分数分频比与所述瞬时整数分频比之间的差值以产生累加的分频 比误差; 利用增益归一化因子来缩放所述累加的分频比误差; 向经增益归一化的比率误差添加偏移; 截短经偏移的比率误差;以及 基于经截短的比率误差来产生所述控制信号以使得在所述调整中使用的延迟单元交 替。
16. 根据权利要求15所述的方法,其中,所述分频包括在利用第一分频因子与利用第二 分频比来对所述振荡器输出的所述频率进行分频之间交替。
17. 根据权利要求15所述的方法,其中,所述误差信号指示所述参考时钟与所述经相位 校正的输出信号在相位上的差异。
18. 根据权利要求15所述的方法,其中,所述调整包括通过延迟所述经分频的振荡器输 出的相位来校正所述经分频的振荡器输出的相位,使得所述参考时钟与所述经相位校正的 输出信号之间的相位差随着时间达到稳定。
19. 根据权利要求15所述的方法,其中,所述调整包括使用多个延迟单元,每个延迟单 元包括具有可调整的延迟的至少一个反相器电路。
20. 根据权利要求15所述的方法,还包括:通过对所述累加的分频比误差与所述误差信 号的乘积进行累加来产生所述增益归一化因子,以校准所述增益归一化因子。
21. -种用于在锁相环(PLL)的反馈环路中校正相位误差的频率合成器,包括: 用于将经相位校正的输出信号与参考时钟进行比较以产生误差信号的模块; 用于对所述误差信号进行滤波的模块; 用于基于已滤波的误差信号来生成具有一频率的振荡器输出的模块; 用于选择整数分频比以实现时间-平均分数分频比的模块; 用于利用所选择的整数分频比来对所述振荡器输出的所述频率进行分频的模块;以及 用于调整经分频的振荡器输出的相位以产生经相位校正的振荡器输出的模块,其中, 所述用于调整的模块使用接收的一个或多个控制信号,以及 用于确定所述控制信号的模块,所述用于确定所述控制信号的模块包括: 用于基于接收的时间-平均分数分频比来输出瞬时整数分频比的模块; 用于累加所述时间-平均分数分频比与所述瞬时整数分频比之间的差值以产生累加的 分频比误差的模块; 用于利用增益归一化因子来缩放所述累加的分频比误差的模块; 用于向经增益归一化的比率误差添加偏移的模块; 用于截短经偏移的比率误差的模块;以及 用于基于经截短的比率误差来产生所述控制信号以使得在所述用于调整的模块中使 用的延迟单元交替的模块。
22. 根据权利要求21所述的频率合成器,其中,所述用于分频的模块包括用于在利用第 一分频比与利用第二分频比来对所述振荡器输出的所述频率进行分频之间交替的模块。
23. 根据权利要求21所述的频率合成器,其中,所述误差信号指示所述参考时钟与所述 经相位校正的输出信号在相位上的差异。
24. 根据权利要求21所述的频率合成器,其中,所述用于调整的模块包括用于通过延迟 所述经分频的振荡器输出的相位来校正所述经分频的振荡器输出的相位,使得所述参考时 钟与所述经相位校正的输出信号之间的相位差随着时间达到稳定的模块。
25. 根据权利要求21所述的频率合成器,其中,所述用于调整的模块包括用于使用多个 延迟单元的模块,每个延迟单元包括具有可调整的延迟的至少一个反相器电路。
26.根据权利要求21所述的频率合成器,还包括:用于通过对所述累加的分频比误差与 所述误差信号的乘积进行累加来产生所述增益归一化因子以校准所述增益归一化因子的 模块。
CN201280043541.1A 2011-08-05 2012-08-01 在反馈环路中具有相位校正的锁相环 CN103814524B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/204,448 US8497716B2 (en) 2011-08-05 2011-08-05 Phase locked loop with phase correction in the feedback loop
US13/204,448 2011-08-05
PCT/US2012/049226 WO2013022679A1 (en) 2011-08-05 2012-08-01 Phase locked loop with phase correction in the feedback loop

Publications (2)

Publication Number Publication Date
CN103814524A CN103814524A (zh) 2014-05-21
CN103814524B true CN103814524B (zh) 2016-08-24

Family

ID=46750446

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280043541.1A CN103814524B (zh) 2011-08-05 2012-08-01 在反馈环路中具有相位校正的锁相环

Country Status (7)

Country Link
US (1) US8497716B2 (zh)
EP (1) EP2740219B1 (zh)
JP (1) JP5908587B2 (zh)
KR (1) KR101633886B1 (zh)
CN (1) CN103814524B (zh)
IN (1) IN2014CN00291A (zh)
WO (1) WO2013022679A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046414A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 相位与频率控制电路和包括其的系统

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101829404B1 (ko) * 2011-02-04 2018-02-19 마벨 월드 트레이드 리미티드 분수-n 위상 동기 루프(pll)를 위한 레퍼런스 클록 보상
EP2571165B1 (en) * 2011-05-18 2015-10-21 Asahi Kasei Microdevices Corporation Accumulator type fractional-n pll synthesizer and control method thereof
US8497716B2 (en) * 2011-08-05 2013-07-30 Qualcomm Incorporated Phase locked loop with phase correction in the feedback loop
US8629700B2 (en) * 2012-01-19 2014-01-14 Qualcomm Incorporated Capacitive multiplication in a phase locked loop
US8669890B2 (en) * 2012-01-20 2014-03-11 Mediatek Inc. Method and apparatus of estimating/calibrating TDC mismatch
US8786337B2 (en) * 2012-05-14 2014-07-22 Ensphere Solutions, Inc. Low jitter clock generator for multiple lanes high speed data transmitter
US8674731B1 (en) * 2013-01-22 2014-03-18 Applied Micro Circuits Corporations Fractional phase-locked loop with dynamic divide ratio adjustment
US9020089B2 (en) * 2013-07-12 2015-04-28 Infineon Technologies Ag Phase-locked loop (PLL)-based frequency synthesizer
US9246500B2 (en) * 2013-11-27 2016-01-26 Silicon Laboratories Inc. Time-to-voltage converter using a capacitor based digital to analog converter for quantization noise cancellation
DE102014104478A1 (de) * 2014-03-31 2015-10-01 Intel IP Corporation Eine Schaltung, eine integrierte Schaltung, ein Sender, ein Empfänger, ein Sende-Empfangs-Gerät, ein Verfahren zum Erhalten von Kalibrierungsdaten und ein Verfahren zum Erzeugen einesLokaloszillatorsignals
US9768809B2 (en) * 2014-06-30 2017-09-19 Intel IP Corporation Digital-to-time converter spur reduction
EP3119000B1 (en) * 2015-07-17 2018-03-28 Stichting IMEC Nederland All digital phase locked loop
US9379879B1 (en) * 2015-08-03 2016-06-28 Silicon Laboratories Inc. Noise-shaping time-to-digital converter
US9735952B2 (en) 2015-09-22 2017-08-15 Intel IP Corporation Calibration of dynamic error in high resolution digital-to-time converters
US10009167B2 (en) * 2015-11-11 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Carrier synchronization device
US9520890B1 (en) * 2015-12-23 2016-12-13 Intel IP Corporation Dual digital to time converter (DTC) based differential correlated double sampling DTC calibration
CN105959003B (zh) 2016-04-25 2019-02-26 华为技术有限公司 数字分频锁相环
EP3249817B1 (en) * 2016-05-25 2018-12-26 IMEC vzw Dtc-based pll and method for operating the dtc-based pll
US20170366376A1 (en) * 2016-06-21 2017-12-21 Marvell World Trade Ltd. Analog fractional-n phase-locked loop
US9698807B1 (en) 2016-06-30 2017-07-04 Silicon Laboratories Inc. Time signal conversion using dual time-based digital-to-analog converters
US10050634B1 (en) * 2017-02-10 2018-08-14 Apple Inc. Quantization noise cancellation for fractional-N phased-locked loop
US10090845B1 (en) * 2017-03-28 2018-10-02 Stmicroelectronics International N.V. Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator
US10243671B1 (en) * 2017-10-27 2019-03-26 Ciena Corporation Clock recovery circuits, systems and implementation for increased optical channel density
KR20190117300A (ko) * 2018-04-06 2019-10-16 삼성전자주식회사 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
US10498294B2 (en) * 2018-04-13 2019-12-03 KaiKuTek Inc. Method for enhancing linearity of a receiver front-end system by using a common-mode feedback process and receiver front-end system thereof
US10680622B2 (en) 2018-09-27 2020-06-09 Silicon Laboratories Inc. Spur canceller with multiplier-less correlator
US10659060B2 (en) 2018-09-27 2020-05-19 Silicon Laboratories Inc. Spur cancellation with adaptive frequency tracking
US10594329B1 (en) * 2018-12-07 2020-03-17 Si-Ware Systems S.A.E. Adaptive non-linearity identification and compensation using orthogonal functions in a mixed signal circuit
US10516403B1 (en) 2019-02-27 2019-12-24 Ciena Corporation High-order phase tracking loop with segmented proportional and integral controls

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359950B2 (en) * 1998-09-03 2002-03-19 Infineon Technologies. Digital PLL (phase-locked loop) frequency synthesizer
US7817768B2 (en) * 2005-12-17 2010-10-19 Atmel Automotive Gmbh PLL frequency generator
CN102007696B (zh) * 2008-04-14 2017-07-28 高通股份有限公司 全数字锁相回路中的相位‑数字转换器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415574B2 (ja) * 2000-08-10 2003-06-09 Necエレクトロニクス株式会社 Pll回路
DE60228597D1 (de) * 2002-12-23 2008-10-09 St Microelectronics Belgium Nv Frequenzsynthesizer mit gebrochenem Teilverhältnis und kompensierter Verzögerung
SE0301005D0 (sv) 2003-04-03 2003-04-03 Ericsson Telefon Ab L M Method and system of jitter compensation
US7417510B2 (en) * 2006-09-28 2008-08-26 Silicon Laboratories Inc. Direct digital interpolative synthesis
US7579886B2 (en) * 2006-12-07 2009-08-25 Cadence Design Systems, Inc. Phase locked loop with adaptive phase error compensation
US7764134B2 (en) * 2007-06-14 2010-07-27 Silicon Laboratories Inc. Fractional divider
US8049540B2 (en) * 2008-09-19 2011-11-01 Analog Devices, Inc. Calibration system and method for phase-locked loops
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
TW201121246A (en) * 2009-12-14 2011-06-16 Univ Nat Taiwan Frequency synthesizers
US8432231B2 (en) * 2010-07-19 2013-04-30 Analog Devices, Inc. Digital phase-locked loop clock system
KR101206436B1 (ko) * 2010-09-29 2012-11-29 전자부품연구원 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법
US8193867B2 (en) * 2010-10-29 2012-06-05 Silicon Laboratories Inc. Voltage controlled oscillator with dither
US8207770B1 (en) * 2010-12-23 2012-06-26 Intel Corporation Digital phase lock loop
US8248175B2 (en) * 2010-12-30 2012-08-21 Silicon Laboratories Inc. Oscillator with external voltage control and interpolative divider in the output path
US8497716B2 (en) * 2011-08-05 2013-07-30 Qualcomm Incorporated Phase locked loop with phase correction in the feedback loop
US8441291B2 (en) * 2011-09-23 2013-05-14 Silicon Laboratories Inc. PLL using interpolative divider as digitally controlled oscillator

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359950B2 (en) * 1998-09-03 2002-03-19 Infineon Technologies. Digital PLL (phase-locked loop) frequency synthesizer
US7817768B2 (en) * 2005-12-17 2010-10-19 Atmel Automotive Gmbh PLL frequency generator
CN102007696B (zh) * 2008-04-14 2017-07-28 高通股份有限公司 全数字锁相回路中的相位‑数字转换器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046414A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 相位与频率控制电路和包括其的系统

Also Published As

Publication number Publication date
KR101633886B1 (ko) 2016-07-08
CN103814524A (zh) 2014-05-21
EP2740219B1 (en) 2015-05-20
WO2013022679A1 (en) 2013-02-14
JP5908587B2 (ja) 2016-04-26
JP2014527755A (ja) 2014-10-16
KR20140058608A (ko) 2014-05-14
US8497716B2 (en) 2013-07-30
EP2740219A1 (en) 2014-06-11
US20130033293A1 (en) 2013-02-07
IN2014CN00291A (zh) 2015-04-03

Similar Documents

Publication Publication Date Title
JP5917734B2 (ja) 改善された分解能を有する時間デジタル変換器(tdc:time−to−digitalconverter)
US9000967B2 (en) Apparatuses and methods for linear to discrete quantization conversion with reduced sampling variation errors
JP5547259B2 (ja) 位相同期ループのための線形位相周波数検出器およびチャージポンプ
US8432231B2 (en) Digital phase-locked loop clock system
US8686771B2 (en) Digital phase-locked loop with wide capture range, low phase noise, and reduced spurs
EP2339753B1 (en) A digital phase locked loop
EP2425533B1 (en) Supply-regulated phase-locked loop (pll) and method of using
US7920081B2 (en) Digital phase locked loop with dithering
US6903615B2 (en) Digitally-controlled oscillator with switched-capacitor frequency selection
JP6324875B2 (ja) クロッククリーンアップ位相ロックループ(pll)
KR101228395B1 (ko) 자기-정정 위상-디지털 전달 함수를 갖는 위상-동기 루프
US7570182B2 (en) Adaptive spectral noise shaping to improve time to digital converter quantization resolution using dithering
US7986175B2 (en) Spread spectrum control PLL circuit and its start-up method
KR101296311B1 (ko) 다수의 조정 루프들을 갖는 주파수 합성기
JP5256535B2 (ja) 位相同期ループ回路
US7675370B2 (en) Dynamic calibration techniques for digitally controlled oscillator
US7579919B1 (en) Method and apparatus for compensating temperature changes in an oscillator-based frequency synthesizer
JP2016015743A (ja) 2点変調デジタル位相ロックループ
EP2711725B1 (en) Phase noise tolerant sampling
US8193963B2 (en) Method and system for time to digital conversion with calibration and correction loops
JP5021871B2 (ja) デジタル小位相検出器
US20110059704A1 (en) Transmitter and semiconductor integrated circuit available for it
US8253454B2 (en) Phase lock loop with phase interpolation by reference clock and method for the same
US20150381344A1 (en) Semiconductor device
KR101894868B1 (ko) 회로의 주파수 범위 확장 및 오버-클록킹 또는 언더-클록킹을 위한 장치 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant