CN113643733B - 信号调制装置、存储器存储装置及信号调制方法 - Google Patents

信号调制装置、存储器存储装置及信号调制方法 Download PDF

Info

Publication number
CN113643733B
CN113643733B CN202110945465.4A CN202110945465A CN113643733B CN 113643733 B CN113643733 B CN 113643733B CN 202110945465 A CN202110945465 A CN 202110945465A CN 113643733 B CN113643733 B CN 113643733B
Authority
CN
China
Prior art keywords
signal
circuit
observation
reference clock
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110945465.4A
Other languages
English (en)
Other versions
CN113643733A (zh
Inventor
吴冠纬
吴仁钜
王仁和
廖宇强
孙世洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phison Electronics Corp
Original Assignee
Phison Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phison Electronics Corp filed Critical Phison Electronics Corp
Priority to CN202110945465.4A priority Critical patent/CN113643733B/zh
Publication of CN113643733A publication Critical patent/CN113643733A/zh
Application granted granted Critical
Publication of CN113643733B publication Critical patent/CN113643733B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Abstract

本发明提供一种信号调制装置、存储器存储装置及信号调制方法。所述信号调制装置包括观测电路、信号调制电路及相位控制电路。所述信号调制电路用以根据第一信号与参考时钟信号产生第二信号。所述第一信号的频率不同于所述第二信号的频率。所述相位控制电路用以通过所述观测电路获得观测信息。所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异。所述相位控制电路更用以根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量。藉此，可提高(高速)信号输出的稳定性。

Description

信号调制装置、存储器存储装置及信号调制方法
技术领域
本发明涉及一种信号调制技术，且尤其涉及一种信号调制装置、存储器存储装置及信号调制方法。
背景技术
在高速信号传输技术中，信号在被传送出去之前往往需要经过调制，以满足高速信号的传输速率要求。例如，在高速信号的调制电路中，可通过对待传送的信号使用2倍以上的频率进行取样以提高信号的传输速率。但是，随着信号传输速率越来越高，信号的时间宽裕度(time margin)也越来越小，使得参考时钟信号与数据信号之间的校准也更加困难。
大多数的信号调制电路都是通过延迟元件的延迟控制和/或锁相环(PhaseLocked Loop,PLL)电路来进行参考时钟信号与数据信号之间的相位锁定。但是，实务上，无论使用延迟元件或锁相环电路来进行所述相位锁定，都很容易受到部分电路单元的工艺(process)变异影响，从而导致输出信号的抖动(jitter)增加。
发明内容
本发明提供一种信号调制装置、存储器存储装置及信号调制方法，可提高(高速)信号输出的稳定性。
本发明的范例实施例提供一种信号调制装置，其包括观测电路、信号调制电路及相位控制电路。所述信号调制电路用以根据第一信号与参考时钟信号产生第二信号。所述第一信号的频率不同于所述第二信号的频率。所述相位控制电路连接至所述信号调制电路与所述观测电路。所述相位控制电路用以通过所述观测电路获得观测信息。所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异。所述相位控制电路更用以根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量。
在本发明的一范例实施例中，所述相位控制电路包括逻辑控制电路与相位内插电路。所述逻辑控制电路连接至所述观测电路。所述相位内插电路连接至所述信号调制电路与所述逻辑控制电路。所述逻辑控制电路用以根据所述观测信息控制所述相位内插电路调整所述参考时钟信号相对于所述第一信号的取样点。
在本发明的一范例实施例中，所述信号调制电路包括取样电路。所述取样电路连接至所述相位控制电路。所述取样电路用以根据所述参考时钟信号取样所述第一信号以产生所述第二信号。
在本发明的一范例实施例中，所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号。所述第一参考时钟信号具有第一频率。所述第二参考时钟信号具有第二频率。所述第一频率不同于所述第二频率。所述取样电路包括第一级取样电路与第二级取样电路。所述第一级取样电路连接至所述相位控制电路。所述第二级取样电路连接至所述相位控制电路与所述第一级取样电路的输出端。所述第一级取样电路用以根据所述第一参考时钟信号取样所述第一信号并输出中间信号。所述第二级取样电路用以根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
在本发明的一范例实施例中，所述相位控制电路包括分频器。所述分频器连接至所述信号调制电路并用以对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
在本发明的一范例实施例中，所述信号调制装置是设置于电子装置的信号发送端并位于序列化电路中。所述信号发送端用以输出所述第二信号。
在本发明的一范例实施例中，所述观测电路包括复用器、解序列化电路及信号检测电路。所述复用器连接至所述信号调制电路与所述信号接收接口。所述序列化电路连接至所述复用器。所述信号检测电路连接至所述解序列化电路与所述相位控制电路。所述复用器用以将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至所述解序列化电路。所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号。所述信号检测电路用以产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元、信号调制装置及观测电路。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述信号调制装置设置于所述连接接口单元中。所述观测电路设置于所述信号调制装置中。所述信号调制装置用以根据第一信号与参考时钟信号产生第二信号。所述第一信号的频率不同于所述第二信号的频率。所述信号调制装置更用以通过所述观测电路获得观测信息。所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异。所述信号调制装置更用以根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量。
在本发明的一范例实施例中，根据所述观测信息控制所述第一信号与所述参考时钟信号之间的所述偏移量的操作包括：根据所述观测信息调整所述参考时钟信号相对于所述第一信号的取样点。
在本发明的一范例实施例中，通过所述观测电路获得所述观测信息的操作包括：检测所述至少一电路单元的电气特征以获得所述观测信息。
在本发明的一范例实施例中，所述观测信息包括所述第二信号的信号品质信息。所述观测电路连接至所述信号调制装置的内部回送路径。通过所述观测电路获得所述观测信息的操作包括：通过所述观测电路分析所述内部回送路径上的所述第二信号以获得所述观测信息。
在本发明的一范例实施例中，所述观测信息包括所述第二信号的信号品质信息。所述观测电路连接至所述信号调制装置的外部回送路径。通过所述观测电路获得所述观测信息的操作包括：通过所述观测电路分析所述外部回送路径上的所述第二信号以获得所述观测信息。
在本发明的一范例实施例中，根据所述第一信号与所述参考时钟信号产生所述第二信号的操作包括：根据所述参考时钟信号取样所述第一信号以产生所述第二信号。
在本发明的一范例实施例中，所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号。所述第一参考时钟信号具有第一频率。所述第二参考时钟信号具有第二频率。所述第一频率不同于所述第二频率。根据所述参考时钟信号取样所述第一信号以产生所述第二信号的操作包括：根据所述第一参考时钟信号取样所述第一信号并输出中间信号；以及根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
在本发明的一范例实施例中，所述信号调制装置更用以对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
在本发明的一范例实施例中，所述信号调制装置是设置于所述连接接口单元的信号发送端并位于序列化电路中，且所述信号发送端用以输出所述第二信号。
在本发明的一范例实施例中，所述信号调制装置包括信号传输接口与信号接收接口。所述信号传输接口连接至所述信号调制电路。所述信号接收接口连接至所述观测电路。所述信号传输接口用以将所述第二信号传输至所述信号调制装置外部。所述信号接收接口用以从所述信号调制装置外部接收信号。
在本发明的一范例实施例中，所述观测电路包括复用器、解序列化电路及信号检测电路。所述复用器连接至所述信号接收接口。所述解序列化电路连接至所述复用器。所述信号检测电路连接至所述解序列化电路。所述复用器用以将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至所述解序列化电路。所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号。所述信号检测电路用以产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
本发明的范例实施例另提供一种信号调制方法，其用于信号调制装置。所述信号调制方法包括：根据第一信号与参考时钟信号产生第二信号，其中所述第一信号的频率不同于所述第二信号的频率；通过观测电路获得观测信息，其中所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异；以及根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量。
在本发明的一范例实施例中，根据所述观测信息控制所述第一信号与所述参考时钟信号之间的所述偏移量的步骤包括：根据所述观测信息调整所述参考时钟信号相对于所述第一信号的取样点。
在本发明的一范例实施例中，通过所述观测电路获得所述观测信息的步骤包括：检测所述至少一电路单元的电气特征以获得所述观测信息。
在本发明的一范例实施例中，所述至少一电路单元包括振荡器与晶体管的至少其中之一。
在本发明的一范例实施例中，所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的内部回送路径，且通过所述观测电路获得所述观测信息的步骤包括：通过所述观测电路分析所述内部回送路径上的所述第二信号以获得所述观测信息。
在本发明的一范例实施例中，所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的外部回送路径，且通过所述观测电路获得所述观测信息的步骤包括：通过所述观测电路分析所述外部回送路径上的所述第二信号以获得所述观测信息。
在本发明的一范例实施例中，根据所述第一信号与所述参考时钟信号产生所述第二信号的步骤包括：根据所述参考时钟信号取样所述第一信号以产生所述第二信号。
在本发明的一范例实施例中，所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号，所述第一参考时钟信号具有第一频率，所述第二参考时钟信号具有第二频率，所述第一频率不同于所述第二频率，且根据所述参考时钟信号取样所述第一信号以产生所述第二信号的步骤包括：根据所述第一参考时钟信号取样所述第一信号并输出中间信号；以及根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
在本发明的一范例实施例中，所述的信号调制方法还包括：对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
在本发明的一范例实施例中，所述第二信号的所述频率高于所述第一信号的所述频率。
在本发明的一范例实施例中，所述信号调制装置是设置于所述信号调制装置的信号发送端并位于序列化电路中，且所述信号发送端用以输出所述第二信号。
在本发明的一范例实施例中，所述观测信息包括数据信号的数据抖动量、振荡信号的振荡频率及晶体管的启动电流的至少其中之一。
在本发明的一范例实施例中，所述的信号调制方法还包括：通过信号传输接口将所述第二信号传输至所述信号调制装置外部；以及通过信号接收接口从所述信号调制装置外部接收信号。
在本发明的一范例实施例中，通过所述观测电路获得所述观测信息的步骤包括：将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至解序列化电路；由所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号；以及产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
基于上述，本发明的范例实施例提出了可通过信号调制装置中的观测电路来获得与信号调制装置中的至少一电路单元的工艺变异有关的观测信息。尔后，即可根据此观测信息来控制第一信号与参考时钟信号之间的偏移量。藉此，可提高信号调制装置在根据第一信号与参考时钟信号产生第二信号时的操作稳定性。
附图说明
图1是根据本发明的实施例所示出的信号调制装置的示意图；
图2是根据本发明的范例实施例所示出的信号调制装置的示意图；
图3是根据本发明的范例实施例所示出的信号时序示意图；
图4是根据本发明的范例实施例所示出的信号调制装置的示意图；
图5是根据本发明的范例实施例所示出的可能存在工艺变异的电路单元的示意图；
图6是根据本发明的范例实施例所示出的可能存在工艺变异的电路单元的示意图；
图7是根据本发明的范例实施例所示出的信号调制装置的示意图；
图8是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；
图9是根据本发明的范例实施例所示出的信号调制方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的实施例所示出的信号调制装置的示意图。请参照图1，信号调制装置10可用以接收信号(亦称为第一信号)S(1)并对信号S(1)进行调制以输出信号(亦称为第二信号)S(2)。例如，信号调制装置10可设置于具有信号传输功能的各式电子装置中，且信号调制装置10可用以改变待输出的信号的传输频率或传输速率。例如，信号S(1)可用以表示电子装置内部待传输的信号(例如数据信号)，而信号调制装置10可将信号S(1)调制为满足特定传输频率或传输速率的信号S(2)。信号S(2)的频率可高于信号S(1)的频率。例如，信号S(1)与S(2)的频率可分别为8GHz与16GHz、8GHz与32GHz、或16GHz与32GHz等，且不限于此。尔后，信号S(2)可被传输至外部的传输介质或其余的电子装置。
在一范例实施例中，信号调制装置10可设置于特定电子装置的信号发送端，以将电子装置内部的低频信号S(1)转换为高频信号S(2)。例如，假设特定电子装置的信号发送端包括序列化电路(或称为串联器(serializer))，则信号调制装置10可设置于此序列化电路中以根据低频信号S(1)产生高频信号S(2)。例如，此序列化电路用以对信号S(1)执行并列(parallel)转序列(serial)的操作，以产生信号S(2)。在一范例实施例中，序列化电路亦称为并列转序列(P2S)电路。尔后，高频信号S(2)可通过此电子装置的信号发送端输出。
信号调制装置10包括观测电路11、信号调制电路12及相位控制电路13。观测电路11可用以提供信息(亦称为观测信息)Inf。特别是，信息Inf可反映信号调制装置10中的至少一电路单元的工艺变异。例如，此工艺变异可泛指信号调制装置10中的至少一电路单元在制造过程中产生的缺陷。此工艺变异可影响信号调制装置10中的任一电路单元的预设功能，使其运作结果偏离预设值或理想值。
在一范例实施例中，信号调制装置10中可能存在工艺变异的至少一电路单元可位于观测电路11中。在一范例实施例中，相位控制电路13可检测观测电路11中的所述至少一电路单元的电气特征以获得观测信息Inf。在一范例实施例中，信号调制装置10中可能存在工艺变异的至少一电路单元可不位于观测电路11中。
在一范例实施例中，信号调制装置10中可能存在工艺变异的至少一电路单元可包括振荡器与晶体管的至少其中之一。例如，所述振荡器可包括信号调制装置10中的环型振荡器(Ring Oscillator,ROSC)或其他类型的振荡器。例如，所述晶体管可包括场效晶体管(field-effect transistor,FET)或其他类型的晶体管。
信号调制电路12可接收信号S(1)与信号(亦称为参考时钟信号)Ck。信号调制电路12可用以根据信号S(1)与信号Ck产生信号S(2)。信号S(1)的频率不同于信号S(2)的频率。例如，假设信号S(1)的频率为k GHz，则信号S(2)的频率可约为(2×p)×k GHz，其中p为正整数。
相位控制电路13连接至观测电路11与信号调制电路12。相位控制电路13可通过观测电路11获得信息Inf并提供信号Ck至信号调制电路12。特别是，相位控制电路13可用以根据信息Inf控制信号S(1)与信号Ck之间的偏移量。例如，所述偏移量可以是指信号S(1)与信号Ck之间的相位差或频率差。
在一范例实施例中，相位控制电路13根据信息Inf来控制信号S(1)与信号Ck之间的偏移量，可减少或消除信号调制装置10中的至少一电路单元的工艺变异对信号S(2)的输出所造成的不良影响。藉此，可有效提高或维持信号S(2)的信号品质和/或提高信号调制装置10的操作稳定性。
图2是根据本发明的范例实施例所示出的信号调制装置的示意图。请参照图2，信号调制装置20可相同或相似于图1的信号调制装置10。信号调制装置20可包括观测电路21、信号调制电路22及相位控制电路23。观测电路21可相同或相似于图1的观测电路11。
信号调制电路22可包括取样电路221。取样电路221的输入端IN(+)与IN(-)用以同步接收信号S(1)的不同信号成分。取样电路221可根据信号Ck来对信号S(1)进行取样并根据取样结果输出信号S(2)。取样电路221的输出端OUT用以输出信号S(2)。例如，信号S(2)的频率可约为信号S(1)的频率的2倍。例如，假设信号S(1)的频率为8GHz，则信号S(2)的频率可约为16GHz，依此类推。
相位控制电路23可包括逻辑控制电路231与相位内插电路232。逻辑控制电路231连接至观测电路21。相位内插电路232连接至逻辑控制电路231与信号调制电路22。逻辑控制电路231可通过观测电路21获得信息Inf。逻辑控制电路231可根据信息Inf提供信号(亦称为控制信号)Ctrl至相位内插电路232。逻辑控制电路231可通过信号Ctrl来控制或指示相位内插电路232调整信号Ck相对于信号S(1)的取样点。相位内插电路232可用以输出信号Ck。此外，相位内插电路232可根据信号Ctrl来调整信号Ck相对于信号S(1)的取样点。
图3是根据本发明的范例实施例所示出的信号时序示意图。请参照图2与图3，取样电路221的输入端IN(+)可接收信号串D0、D2、D4及D6。取样电路221的输入端IN(-)可接收信号串D1、D3、D5及D7。取样电路221的输入端IN(+)与IN(-)接收到的两个数据信号串之间的相位差约为90度。取样电路221可使用信号Ck中夹带的信号Ck(+)与Ck(-)来分别对输入端IN(+)与IN(-)的信号进行取样。取样电路221可根据取样结果于输出端OUT输出信号串D0～D7。
一般来说，信号Ck(+)对输入端IN(+)上的信号D0、D2、D4及D6分别进行取样的取样点SP(1)～SP(4)越靠近信号D0、D2、D4及D6的中心位置，则取样结果会越精准，从而导致输出端OUT输出的信号D0、D2、D4及D6的信号品质原则上就会越好。同理，信号Ck(-)对输入端IN(-)上的信号D1、D3、D5及D7分别进行取样的取样点SP(5)～SP(8)越靠近信号D1、D3、D5及D7的中心位置，则取样结果同样会越精准，从而导致输出端OUT输出的信号D1、D3、D5及D7的信号品质原则上也会越好。但是，在某些情况下，例如当信号调制装置20中的至少一电路单元存在工艺变异时，取样点SP(1)～SP(8)容易发生偏移，使得输出端OUT输出的信号D1～D7的信号品质变差。
在一范例实施例中，逻辑控制电路231可根据信息Inf来控制相位内插电路232将信号Ck相对于信号S(1)的取样点(例如取样点SP(1)～SP(8))尽可能地维持在较佳的取样位置(例如对齐输入端IN(+)与IN(-)上的信号D1～D7各别的中心处)。藉此，即便信号调制装置20中的至少一电路单元存在工艺变异，此工艺变异对信号S(2)的输出所造成的不良影响也可根据信息Inf而被减少或消除。
在一范例实施例中，逻辑控制电路231可根据信息Inf来决定信号Ck的相位的调整方向(例如提前或延后)和/或调整幅度(例如几度)。此调整方向和/或调整幅度可用以弥补因信号调制装置20中的至少一电路单元存在工艺变异而可能对信号S(2)的输出所造成的不良影响。逻辑控制电路231可根据此调整方向和/或调整幅度来产生信号Ctrl。
须注意的是，在图2与图3的范例实施例中，是以一级的取样电路作为信号调制电路的范例，但本发明不限于此。在一范例实施例中，信号调制电路中还可包括多级的取样电路。
图4是根据本发明的范例实施例所示出的信号调制装置的示意图。请参照图4，信号调制装置40可相同或相似于图1的信号调制装置10(或图2的信号调制装置20)。信号调制装置40可包括观测电路41、信号调制电路42及相位控制电路43。观测电路41可相同或相似于图1的观测电路11(或图2的观测电路21)。
信号调制电路42可包括取样电路421～423。取样电路421与422亦称为第一级取样电路。取样电路423亦称为第二级取样电路。取样电路421与422的输入端IN(0)～IN(3)用以同步接收信号S(1)的不同信号成分。取样电路421与422连接至相位控制电路43并可从相位控制电路43接收信号(亦称为第一参考时钟信号)Ck(1)。信号Ck(1)具有一特定频率(亦称为第一频率)。取样电路421与422可分别根据信号Ck(1)来对信号S(1)进行取样并根据取样结果输出信号(亦称为中间信号)S(0)。
取样电路423连接至相位控制电路43与取样电路421与422的输出端。取样电路423可从相位控制电路43接收信号(亦称为第二参考时钟信号)Ck(2)并从取样电路421与422的输出端接收信号S(0)。信号Ck(2)具有一特定频率(亦称为第二频率)。信号Ck(1)的频率(即第一频率)不同于信号Ck(2)的频率(即第二频率)。例如，信号Ck(2)的频率(即第二频率)可为信号Ck(1)的频率(即第一频率)的2倍。取样电路423可根据信号Ck(2)来对信号S(0)进行取样并根据取样结果输出信号S(2)。取样电路423的输出端OUT可用以输出信号S(2)。例如，信号S(2)的频率可约为信号S(1)的频率的4倍。例如，假设信号S(1)的频率为8GHz，则信号S(2)的频率可约为32GHz，依此类推。
相位控制电路43可包括逻辑控制电路431与相位内插电路432。逻辑控制电路431连接至观测电路41。相位内插电路432连接至逻辑控制电路431与信号调制电路42。逻辑控制电路431可通过观测电路41获得信息Inf。逻辑控制电路431可根据信息Inf提供信号Ctrl至相位内插电路432。逻辑控制电路231可通过信号Ctrl来控制或指示相位内插电路432调整信号Ck(1)相对于信号S(1)的取样点。
相位内插电路432包括时钟产生器4321、分频器4322及相位内插器4323。时钟产生器4321可用以产生信号Ck(2)。例如，时钟产生器4321可包括环型振荡器或各式可用以产生振荡信号的振荡器。时钟产生器4321可将信号Ck(2)提供至信号调制电路42(例如取样电路423)。
分频器4322连接至时钟产生器4321与相位内插器4323。分频器4322可用以对信号Ck(2)分频。相位内插器4323可根据分频器4322对信号Ck(2)的分频而产生信号Ck(1)。例如，在对信号Ck(2)分频后，分频器4322可将指示相位级数的控制码传送给相位内插器4323。相位内插器4323可根据此控制码执行相位内差并输出信号Ck(1)。特别是，信号Ck(1)的相位可受此控制码控制。
须注意的是，在图4的范例实施例中，在分频器4322将指示相位级数的控制码传送给相位内插器4323后，相位内插器4323可根据信号Ctrl来更新此控制码。根据更新后的控制码，相位内插器4323所输出的信号Ck(1)的相位可更加准确地被维持在对于信号S(1)的较佳的取样位置。藉此，同样可减少或消除信号调制装置40中的至少一电路单元的工艺变异对信号S(2)的输出所造成的不良影响。
图5是根据本发明的范例实施例所示出的可能存在工艺变异的电路单元的示意图。请参照图5，振荡器51包括环型振荡器。振荡器51可包含于信号调整电路10、20或40中。振荡器51中的某些电路单元(例如缓冲单元501(1)～501(n))可能因工艺变异，而导致所输出的振荡信号的频率发生误差。在一范例实施例中，信息Inf可包括或反映振荡器51所输出的振荡信号的频率(即振荡频率)。
在一范例实施例中，观测电路11、21或41可用以检测振荡器51所输出的振荡信号的频率的误差并根据此误差提供信息Inf。以观测电路41为例，观测电路41可将振荡器51所输出的振荡信号的频率与一个标准振荡频率进行比较并根据比较结果产生信息Inf。藉此，信息Inf可反映振荡器51所输出的振荡信号的频率与一个标准振荡频率之间的差值。信息Inf与此差值皆可反映振荡器51中的某些电路单元(例如缓冲单元501(1)～501(n))的工艺变异。
图6是根据本发明的范例实施例所示出的可能存在工艺变异的电路单元的示意图。请参照图6，场效晶体管Q(1)可包含于观测电路61中。场效晶体管Q(1)可能因工艺变异，而导致流经场效晶体管Q(1)的电流(亦称为启动电流)I(in)发生变化。在一范例实施例中，信息Ink可包括或反映场效晶体管Q(1)的启动电流(即电流I(in))的电流值。
在一范例实施例中，观测电路61可通过阻抗元件R(1)～R(5)及比较元件601～603来检测电流I(in)。然后，观测电路61可将所检测到的电流I(in)的电流值与一个标准电流值进行比较并根据比较结果产生信息Inf。藉此，信息Inf可反映电流I(in)的电流值与标准电流值之间的差值。信息Inf与此差值皆可反映场效晶体管Q(1)的工艺变异。
在一范例实施例中，信息Ink包括信号S(2)的信号品质信息。信号S(2)的信号品质信息可反映信号S(2)的信号品质。例如，信号S(2)的信号品质信息包括信号S(2)的眼高和/或信号S(2)的眼宽等可反映信号S(2)的信号品质的相关信息。以图1为例，在一范例实施例中，观测电路11可分析信号S(2)并将可反映信号S(2)的信号品质的信息Ink提供给相位控制电路13。
在图1的一范例实施例中，观测电路11可连接至信号调制装置10的一个内部回送(Internal Loop-Back,Internal LPBK)路径。相位控制电路13可通过观测电路11分析此内部回送路径上的信号S(2)以获得信息Inf。在一范例实施例中，信息Inf可包括或反映信号S(2)的数据抖动量。
在图1的一范例实施例中，观测电路11可连接至信号调制装置10的一个外部回送(External Loop-Back,External LPBK)路径。相位控制电路13可通过观测电路11分析此外部回送路径上的信号S(2)’以获得信息Inf。在一范例实施例中，信息Inf可包括或反映信号S(2)’的数据抖动量。须注意的是，相较于信号S(2)，信号S(2)’进一步带有外部回送路径上的外部噪声(例如通道噪声)。
图7是根据本发明的范例实施例所示出的信号调制装置的示意图。请参照图7，信号调制装置70包括传输端电路710(图7中标记为TX)与接收端电路720(图7中标记为RX)。传输端电路710用以将信号传输至信号调制装置70外部。接收端电路720用以从信号调制装置70外部接收信号。
传输端电路710包括序列化电路72、相位控制电路73及信号传输接口74。序列化电路72连接至相位控制电路73与信号传输接口74。序列化电路72用以对信号S1执行并列转序列的操作以产生信号S2。序列化电路72可包括前述范例实施例中的信号调制电路12、22或42。相位控制电路73可相同或相似于前述范例实施例中的相位控制电路13、23或43。信号传输接口74可根据信号调制装置70内部的信号S(2)而输出信号S(2)’至信号调制装置70外部。例如，信号传输接口74可包括至少一信号放大器等调制电路。藉此，信号传输接口74可将信号S(2)调制为适于在信号调制装置70外部传输的信号S(2)’。
接收端电路720包括观测电路71与信号接收接口75。信号接收接口75连接至观测电路71。信号接收接口75可从信号调制装置70外部接收信号。例如，信号接收接口75可包括至少一均衡器等调制电路。藉此，信号接收接口75可将从外部接收的信号调制为适于在信号调制装置70内部进行分析的信号。
在一范例实施例中，观测电路71可连接至信号调制装置70的内部回送(InternalLPBK)路径701。相位控制电路73可通过观测电路71分析内部回送路径701上的信号S(2)以获得信息Inf。特别是，通过分析内部回送路径701上的信号S(2)所获得的信息Inf可反映尚未经过外部的噪声干扰的信号S(2)的信号品质。相位控制电路73可根据信息Inf(即尚未经过外部的噪声干扰的信号S(2)的信号品质)来控制信号S(1)与信号Ck之间的偏移量，以尝试减少或消除信号调制装置70中的至少一电路单元的工艺变异对信号S(2)的输出所造成的不良影响。相关的操作细节皆已详述于上，在此便不赘述。
在一范例实施例中，观测电路71可通过信号接收接口75连接至信号调制装置70的外部回送(External LPBK)路径702。相位控制电路73可通过观测电路71分析外部回送路径702上的信号S(2)’以获得信息Inf。特别是，通过分析外部回送路径702上的信号S(2)’所获得的信息Inf可反映经过外部的噪声干扰的信号S(2)’的信号品质。相位控制电路73可根据信息Inf(即经过外部的噪声干扰的信号S(2)’的信号品质)来控制信号S(1)与信号Ck之间的偏移量，以尝试减少或消除信号调制装置70中的至少一电路单元的工艺变异对信号S(2)’的输出所造成的不良影响。相关的操作细节皆已详述于上，在此便不赘述。
在一范例实施例中，观测电路71包括复用器711、解序列化电路712及信号检测电路713。复用器711连接至解序列化电路712、序列化电路72的输出端及信号接收接口75。信号检测电路713连接至解序列化电路712与相位控制电路73。复用器711可导通内部回送路径701或外部回送路径702。解序列化电路712用以对复用器711所输出的信号执行序列转并列的操作，以产生信号S(3)。在一范例实施例中，解序列化电路712亦称为序列转并列(S2P)电路。例如，信号S(3)的频率可低于信号S(2)或S(2)’的频率。或者，信号S(3)的频率可相同或趋近于信号S(1)的频率。信号检测电路713用以分析信号S(3)并根据分析结果产生信息Inf。信息Inf可反映信号S(3)的信号品质。例如，信号检测电路713可包括眼宽检测器和/或眼高检测器等可用以评估信号S(3)的信号品质的检测电路。
在一范例实施例中，假设内部回送路径701被导通，则复用器711可将内部回送路径701上的信号S(2)传送给解序列化电路712。解序列化电路712可对信号S(2)执行序列转并列的操作并产生信号S(3)。然后，信号检测电路713可分析信号S(3)并提供相应的信息Inf给相位控制电路73。须注意的是，在此范例实施例中，信息Inf可反映尚未经过外部的噪声干扰的信号S(2)的信号品质。
在一范例实施例中，假设外部回送路径702被导通，则复用器711可将外部回送路径702上的信号S(2)’回馈给解序列化电路712。解序列化电路712可对信号S(2)’执行序列转并列的操作并产生信号S(3)。然后，信号检测电路713可分析信号S(3)并提供相应的信息Inf给相位控制电路73。须注意的是，在此范例实施例中，信息Inf可反映经过外部的噪声干扰的信号S(2)’的信号品质。
须注意的是，前述范例实施例所提及的信号调制电路中所有电路模块的设置与连接方式仅为范例，而非用以限制本发明。在其他范例实施例中，信号调制电路中所有电路模块的设置与连接方式皆可以根据实务需求调整。此外，在其他范例实施例中，更多有用的电路模块和/或电子元件皆可以被加入至信号调制电路中或者用以取代信号调制电路中特定的电路模块和/或电子元件，视实务需求而定。
在一范例实施例中，前述范例实施例所提及的信号调制装置10、20、40和/或70可设置在存储器存储装置中。然而，在另一范例实施例中，信号调制装置10、20、40和/或70亦可设置于其他类型的电子装置中，而不限于存储器存储装置。
在一范例实施例中，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图8是根据本发明的范例实施例所示出的存储器存储装置的概要方块图。请参照图8，存储器存储装置80包括连接接口单元81、存储器控制电路单元82与可复写式非易失性存储器模块83。前述范例实施例所提及的信号调制装置10、20、40和/或70可设置在连接接口单元81、存储器控制电路单元82和/或可复写式非易失性存储器模块83中。
连接接口单元81用以将存储器存储装置80连接至主机系统。存储器存储装置80可通过连接接口单元81与主机系统通讯。在一范例实施例中，连接接口单元81是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元81亦可以是符合并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元81可与存储器控制电路单元82封装在一个芯片中，或者连接接口单元81是布设于一包含存储器控制电路单元82的芯片外。
存储器控制电路单元82用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统的指令在可复写式非易失性存储器模块83中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块83是连接至存储器控制电路单元82并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块83可包括单阶存储单元(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块83中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块83中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。
在本范例实施例中，可复写式非易失性存储器模块83的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图9是根据本发明的一范例实施例所示出的信号调制方法的流程图。请参照图9，在步骤S901中，根据第一信号与参考时钟信号产生第二信号，其中所述第一信号的频率不同于所述第二信号的频率。在步骤S902中，通过观测电路获得观测信息，其中所述观测信息反映信号调制装置中的至少一电路单元的工艺变异。在步骤S903中，根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量。
需注意的是，图9中各步骤已详细说明如上，在此便不再赘述。图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明的范例实施例提出了可通过信号调制装置中的观测电路来获得与信号调制装置中的至少一电路单元的工艺变异有关的观测信息。尔后，即可根据此观测信息来控制第一信号与参考时钟信号之间的偏移量，从而提高信号调制装置在根据第一信号与参考时钟信号产生第二信号时的操作稳定性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (36)

1.一种信号调制装置，其特征在于，包括：
观测电路；
信号调制电路，用以根据第一信号与参考时钟信号产生第二信号，其中所述第一信号的频率不同于所述第二信号的频率；
相位控制电路，连接至所述信号调制电路与所述观测电路，
其中所述相位控制电路用以通过所述观测电路获得观测信息，所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异，并且
所述相位控制电路更用以根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量；以及
取样电路，连接至所述相位控制电路，
其中所述取样电路用以根据所述参考时钟信号取样所述第一信号以产生所述第二信号，
其中所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号，所述第一参考时钟信号具有第一频率，所述第二参考时钟信号具有第二频率，所述第一频率不同于所述第二频率，且所述取样电路包括：
第一级取样电路，连接至所述相位控制电路；以及
第二级取样电路，连接至所述相位控制电路与所述第一级取样电路的输出端，
其中所述第一级取样电路用以根据所述第一参考时钟信号取样所述第一信号并输出中间信号，并且
所述第二级取样电路用以根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
2.根据权利要求1所述的信号调制装置，其中所述相位控制电路包括：
逻辑控制电路，连接至所述观测电路；以及
相位内插电路，连接至所述信号调制电路与所述逻辑控制电路，
其中所述逻辑控制电路用以根据所述观测信息控制所述相位内插电路调整所述参考时钟信号相对于所述第一信号的取样点。
3.根据权利要求1所述的信号调制装置，其中通过所述观测电路获得所述观测信息的操作包括：
检测所述至少一电路单元的电气特征以获得所述观测信息。
4.根据权利要求1所述的信号调制装置，其中所述至少一电路单元包括振荡器与晶体管的至少其中之一。
5.根据权利要求1所述的信号调制装置，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的内部回送路径，且通过所述观测电路获得所述观测信息的操作包括：
通过所述观测电路分析所述内部回送路径上的所述第二信号以获得所述观测信息。
6.根据权利要求1所述的信号调制装置，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的外部回送路径，且通过所述观测电路获得所述观测信息的操作包括：
通过所述观测电路分析所述外部回送路径上的所述第二信号以获得所述观测信息。
7.根据权利要求1所述的信号调制装置，其中所述相位控制电路包括：
分频器，连接至所述信号调制电路并用以对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
8.根据权利要求1所述的信号调制装置，其中所述第二信号的所述频率高于所述第一信号的所述频率。
9.根据权利要求1所述的信号调制装置，其中所述信号调制装置是设置于电子装置的信号发送端并位于序列化电路中，且所述信号发送端用以输出所述第二信号。
10.根据权利要求1所述的信号调制装置，其中所述观测信息包括数据信号的数据抖动量、振荡信号的振荡频率及晶体管的启动电流的至少其中之一。
11.根据权利要求1所述的信号调制装置，还包括：
信号传输接口，连接至所述信号调制电路；以及
信号接收接口，连接至所述观测电路，
其中所述信号传输接口用以将所述第二信号传输至所述信号调制装置外部，并且
所述信号接收接口用以从所述信号调制装置外部接收信号。
12.根据权利要求11所述的信号调制装置，其中所述观测电路包括：
复用器，连接至所述信号调制电路与所述信号接收接口；
解序列化电路，连接至所述复用器；以及
信号检测电路，连接至所述解序列化电路与所述相位控制电路，
其中所述复用器用以将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至所述解序列化电路，
所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号，并且
所述信号检测电路用以产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
13.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块；
信号调制装置，设置于所述连接接口单元中；以及
观测电路，设置于所述信号调制装置中，
其中所述信号调制装置用以根据第一信号与参考时钟信号产生第二信号，包括：根据所述参考时钟信号取样所述第一信号以产生所述第二信号，所述第一信号的频率不同于所述第二信号的频率，
所述信号调制装置更用以通过所述观测电路获得观测信息，所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异，并且
所述信号调制装置更用以根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量，
其中所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号，所述第一参考时钟信号具有第一频率，所述第二参考时钟信号具有第二频率，所述第一频率不同于所述第二频率，且根据所述参考时钟信号取样所述第一信号以产生所述第二信号的操作包括：
根据所述第一参考时钟信号取样所述第一信号并输出中间信号；以及
根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
14.根据权利要求13所述的存储器存储装置，其中根据所述观测信息控制所述第一信号与所述参考时钟信号之间的所述偏移量的操作包括：
根据所述观测信息调整所述参考时钟信号相对于所述第一信号的取样点。
15.根据权利要求13所述的存储器存储装置，其中通过所述观测电路获得所述观测信息的操作包括：
检测所述至少一电路单元的电气特征以获得所述观测信息。
16.根据权利要求13所述的存储器存储装置，其中所述至少一电路单元包括振荡器与晶体管的至少其中之一。
17.根据权利要求13所述的存储器存储装置，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的内部回送路径，且通过所述观测电路获得所述观测信息的操作包括：
通过所述观测电路分析所述内部回送路径上的所述第二信号以获得所述观测信息。
18.根据权利要求13所述的存储器存储装置，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的外部回送路径，且通过所述观测电路获得所述观测信息的操作包括：
通过所述观测电路分析所述外部回送路径上的所述第二信号以获得所述观测信息。
19.根据权利要求13所述的存储器存储装置，其中所述信号调制装置更用以对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
20.根据权利要求13所述的存储器存储装置，其中所述第二信号的所述频率高于所述第一信号的所述频率。
21.根据权利要求13所述的存储器存储装置，其中所述信号调制装置是设置于所述连接接口单元的信号发送端并位于序列化电路中，且所述信号发送端用以输出所述第二信号。
22.根据权利要求13所述的存储器存储装置，其中所述观测信息包括数据信号的数据抖动量、振荡信号的振荡频率及晶体管的启动电流的至少其中之一。
23.根据权利要求13所述的存储器存储装置，其中所述信号调制装置包括：
信号传输接口；以及
信号接收接口，连接至所述观测电路，
其中所述信号传输接口用以将所述第二信号传输至所述信号调制装置外部，并且
所述信号接收接口用以从所述信号调制装置外部接收信号。
24.根据权利要求23所述的存储器存储装置，其中所述观测电路包括：
复用器，连接至所述信号接收接口；
解序列化电路，连接至所述复用器；以及
信号检测电路，连接至所述解序列化电路，
其中所述复用器用以将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至所述解序列化电路，
所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号，并且
所述信号检测电路用以产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
25.一种信号调制方法，其特征在于，用于信号调制装置，且所述信号调制方法包括：
根据第一信号与参考时钟信号产生第二信号，包括：根据所述参考时钟信号取样所述第一信号以产生所述第二信号，其中所述第一信号的频率不同于所述第二信号的频率；
通过观测电路获得观测信息，其中所述观测信息反映所述信号调制装置中的至少一电路单元的工艺变异；以及
根据所述观测信息控制所述第一信号与所述参考时钟信号之间的偏移量，其中所述参考时钟信号包括第一参考时钟信号与第二参考时钟信号，所述第一参考时钟信号具有第一频率，所述第二参考时钟信号具有第二频率，所述第一频率不同于所述第二频率，且根据所述参考时钟信号取样所述第一信号以产生所述第二信号的步骤包括：
根据所述第一参考时钟信号取样所述第一信号并输出中间信号；以及
根据所述第二参考时钟信号取样所述中间信号并输出所述第二信号。
26.根据权利要求25所述的信号调制方法，其中根据所述观测信息控制所述第一信号与所述参考时钟信号之间的所述偏移量的步骤包括：
根据所述观测信息调整所述参考时钟信号相对于所述第一信号的取样点。
27.根据权利要求25所述的信号调制方法，其中通过所述观测电路获得所述观测信息的步骤包括：
检测所述至少一电路单元的电气特征以获得所述观测信息。
28.根据权利要求25所述的信号调制方法，其中所述至少一电路单元包括振荡器与晶体管的至少其中之一。
29.根据权利要求25所述的信号调制方法，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的内部回送路径，且通过所述观测电路获得所述观测信息的步骤包括：
通过所述观测电路分析所述内部回送路径上的所述第二信号以获得所述观测信息。
30.根据权利要求25所述的信号调制方法，其中所述观测信息包括所述第二信号的信号品质信息，所述观测电路连接至所述信号调制装置的外部回送路径，且通过所述观测电路获得所述观测信息的步骤包括：
通过所述观测电路分析所述外部回送路径上的所述第二信号以获得所述观测信息。
31.根据权利要求25所述的信号调制方法，还包括：
对所述第二参考时钟信号分频以产生所述第一参考时钟信号。
32.根据权利要求25所述的信号调制方法，其中所述第二信号的所述频率高于所述第一信号的所述频率。
33.根据权利要求25所述的信号调制方法，其中所述信号调制装置是设置于所述信号调制装置的信号发送端并位于序列化电路中，且所述信号发送端用以输出所述第二信号。
34.根据权利要求25所述的信号调制方法，其中所述观测信息包括数据信号的数据抖动量、振荡信号的振荡频率及晶体管的启动电流的至少其中之一。
35.根据权利要求25所述的信号调制方法，还包括：
通过信号传输接口将所述第二信号传输至所述信号调制装置外部；以及
通过信号接收接口从所述信号调制装置外部接收信号。
36.根据权利要求35所述的信号调制方法，其中通过所述观测电路获得所述观测信息的步骤包括：
将所述信号调制装置的内部回送路径或外部回送路径上的所述第二信号传送至解序列化电路；
由所述解序列化电路用以对所述第二信号执行序列转并列操作以产生第三信号；以及
产生对应于所述第三信号的信号品质信息，其中所述观测信息包括所述第三信号的所述信号品质信息。
CN202110945465.4A 2021-08-17 2021-08-17 信号调制装置、存储器存储装置及信号调制方法 Active CN113643733B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110945465.4A CN113643733B (zh) 2021-08-17 2021-08-17 信号调制装置、存储器存储装置及信号调制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110945465.4A CN113643733B (zh) 2021-08-17 2021-08-17 信号调制装置、存储器存储装置及信号调制方法

Publications (2)

Publication Number Publication Date
CN113643733A CN113643733A (zh) 2021-11-12
CN113643733B true CN113643733B (zh) 2023-10-13

Family

ID=78422480

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110945465.4A Active CN113643733B (zh) 2021-08-17 2021-08-17 信号调制装置、存储器存储装置及信号调制方法

Country Status (1)

Country Link
CN (1) CN113643733B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1758540A (zh) * 2005-02-23 2006-04-12 威盛电子股份有限公司 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路
CN101405970A (zh) * 2006-04-01 2009-04-08 华为技术有限公司 用于在光学双重调制中保持驱动信号之间时序对准的方法和系统
CN101542907A (zh) * 2006-11-30 2009-09-23 高通股份有限公司 用于锁相环路的线性相位频率检测器及电荷泵
CN102098045A (zh) * 2009-12-10 2011-06-15 Nxp股份有限公司 电子电路频率产生
CN102739246A (zh) * 2011-04-01 2012-10-17 联发科技（新加坡）私人有限公司 时钟产生装置与频率校正方法
CN103684454A (zh) * 2012-09-20 2014-03-26 联发科技股份有限公司 偏移调整方法以及偏移调整电路
CN103780252A (zh) * 2012-10-22 2014-05-07 联发科技股份有限公司 时钟产生装置、用于时钟产生装置的方法以及分数型分频器
CN104899165A (zh) * 2014-03-06 2015-09-09 联发科技股份有限公司 对电子装置执行存储接口控制的方法及其装置
CN111386657A (zh) * 2017-12-19 2020-07-07 华为国际有限公司 数字时间转换器（dtc）辅助的全数字锁相环（adpll）电路
CN111724834A (zh) * 2020-06-24 2020-09-29 群联电子股份有限公司 均衡器电路、存储器存储装置及信号调整方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443971B2 (en) * 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US9658118B2 (en) * 2012-11-16 2017-05-23 Linear Technology Corporation Precision temperature measurement devices, sensors, and methods

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1758540A (zh) * 2005-02-23 2006-04-12 威盛电子股份有限公司 具有输出偏移校正的比较器与金属氧化物半导体逻辑电路
CN101405970A (zh) * 2006-04-01 2009-04-08 华为技术有限公司 用于在光学双重调制中保持驱动信号之间时序对准的方法和系统
CN101542907A (zh) * 2006-11-30 2009-09-23 高通股份有限公司 用于锁相环路的线性相位频率检测器及电荷泵
CN102098045A (zh) * 2009-12-10 2011-06-15 Nxp股份有限公司 电子电路频率产生
CN102739246A (zh) * 2011-04-01 2012-10-17 联发科技（新加坡）私人有限公司 时钟产生装置与频率校正方法
CN103684454A (zh) * 2012-09-20 2014-03-26 联发科技股份有限公司 偏移调整方法以及偏移调整电路
CN103780252A (zh) * 2012-10-22 2014-05-07 联发科技股份有限公司 时钟产生装置、用于时钟产生装置的方法以及分数型分频器
CN104899165A (zh) * 2014-03-06 2015-09-09 联发科技股份有限公司 对电子装置执行存储接口控制的方法及其装置
CN111386657A (zh) * 2017-12-19 2020-07-07 华为国际有限公司 数字时间转换器（dtc）辅助的全数字锁相环（adpll）电路
CN111724834A (zh) * 2020-06-24 2020-09-29 群联电子股份有限公司 均衡器电路、存储器存储装置及信号调整方法

Also Published As

Publication number Publication date
CN113643733A (zh) 2021-11-12

Similar Documents

Publication Publication Date Title
US9811273B1 (en) System and method for reliable high-speed data transfer in multiple data rate nonvolatile memory
US10326622B2 (en) Equalizer tuning method, signal receiving circuit and a memory storage device
US9893912B1 (en) Equalizer adjustment method, adaptive equalizer and memory storage device
TW201639308A (zh) 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
US10523223B2 (en) Phase-locked loop circuit calibration method, memory storage device and connection interface circuit
US20200252072A1 (en) Clock and data recovery circuit, memory storage device and flash memory controller
CN112820344B (zh) 数据信号的裕量检测方法、装置及存储设备
US11636902B2 (en) Signal modulation apparatus, memory storage apparatus, and signal modulation method
US10627851B2 (en) Reference clock signal generation method, memory storage device and connection interface unit
TWI700896B (zh) 訊號校正電路、記憶體儲存裝置及訊號校正方法
CN113643733B (zh) 信号调制装置、存储器存储装置及信号调制方法
US20240111430A1 (en) Signal calibration method, memory storage device, and memory control circuit unit
US11251799B2 (en) Connection interface circuit, memory storage device and phase-locked loop circuit calibration method
CN110299914B (zh) 锁相回路电路校正方法、存储器储存装置及连接接口电路
US11206157B1 (en) Signal receiving circuit, memory storage device and calibration method of equalizer circuit
CN111724834B (zh) 均衡器电路、存储器存储装置及信号调整方法
TW201433901A (zh) 參考頻率設定方法、記憶體控制器及記憶體儲存裝置
CN112019225B (zh) 信号接收电路、存储器存储装置及均衡器电路的校准方法
CN107808685B (zh) 用于非接触卡类芯片的编程失败自检测电路及自检测方法
CN109698003B (zh) 等化器调校方法、信号接收电路及存储器存储装置
CN116301196A (zh) 时钟控制电路模块、存储器存储装置及时钟控制方法
CN113077825B (zh) 连接接口电路、存储器存储装置及锁相回路电路校正方法
CN111585547B (zh) 信号校正电路、存储器存储装置及信号校正方法
US11062781B1 (en) Equalizer circuit, memory storage device and signal adjustment method
CN113284527B (zh) 时钟数据回复电路、存储器存储装置及信号调整方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant