CN111724834A - 均衡器电路、存储器存储装置及信号调整方法 - Google Patents

Abstract

本发明提供一种均衡器电路、存储器存储装置及信号调整方法。均衡器电路用以接收输入信号、参考电压信号及感测时钟信号并产生误差信号。均衡器电路更用以根据误差信号产生第一调整信号与第二调整信号。均衡器电路更用以根据第一调整信号与第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据控制码产生调整控制信号。均衡器电路更用以根据调整控制信号产生反馈控制信号，以将控制码从第二控制码回复为第一控制码。藉此，可将号误差较大处测得的信息用于后续的眼高和/或眼宽检测等应用。

Description

均衡器电路、存储器存储装置及信号调整方法

技术领域

本发明涉及一种信号调整技术，尤其涉及一种均衡器电路、存储器存储装置及信号调整方法。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

为了确保数据接收的正确性，大部分的存储器存储装置中都设置有均衡器，以对输入信号进行补偿。在一般的均衡器校正技术中，可通过评估均衡器所输出的信号的误码率(Bit Error Rate,BER)来评估均衡器的校正状态和/或所使用的参数的好坏。此外，均衡器的校正状态也影响所输出的信号的眼宽和/或眼高。

然而，常见的均衡器本身并不涉及信号的眼宽和/或眼高检测。若欲检测所输出的信号的眼宽和/或眼高，则需要额外设置眼宽检测器和/或眼高检测器，进而导致电路布局面积加大。

发明内容

本发明提供一种均衡器电路、存储器存储装置及信号调整方法，可让均衡器电路收敛在信号误差较大处，进而将此处测得的信息用于后续的眼高和/或眼宽检测等应用。

本发明的范例实施例提供一种均衡器电路，其包括信号接收电路、逻辑处理电路、调整控制电路及定时反馈电路。所述信号接收电路用以接收输入信号、参考电压信号及感测时钟信号并产生误差信号。所述逻辑处理电路连接至所述信号接收电路并用以根据所述误差信号产生第一调整信号与第二调整信号。所述调整控制电路连接至所述逻辑处理电路并用以根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号。所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码。所述定时反馈电路连接至所述调整控制电路并用以根据所述调整控制信号产生反馈控制信号至所述调整控制电路，以指示所述调整控制电路将所述控制码从所述第二控制码回复为所述第一控制码。

在本发明的一范例实施例中，所述信号接收电路包括比较器，其连接至所述逻辑处理电路。所述比较器用以根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

在本发明的一范例实施例中，所述调整控制电路包括暂存器，其连接至所述逻辑处理电路。所述暂存器用以存储所述控制码。

在本发明的一范例实施例中，所述的均衡器电路更包括电压控制电路，其连接至所述调整控制电路与所述信号接收电路。所述电压控制电路用以根据所述调整控制信号调整所述参考电压信号。

在本发明的一范例实施例中，所述的均衡器电路更包括可控式时钟产生器，其连接至所述调整控制电路与所述信号接收电路。所述可控式时钟产生器用以根据所述调整控制信号调整所述感测时钟信号。

在本发明的一范例实施例中，所述定时反馈电路更用以切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径，以使所述调整控制电路无法接收到所述第一调整信号与所述第二调整信号的所述其中之一。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元及均衡器电路。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述均衡器电路设置于所述连接接口单元、所述可复写式非易失性存储器模块及所述存储器控制电路单元的至少其中之一中。所述均衡器电路用以接收输入信号、参考电压信号及感测时钟信号并产生误差信号。所述均衡器电路更用以根据所述误差信号产生第一调整信号与第二调整信号。所述均衡器电路更用以根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号。所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码。所述均衡器电路更用以根据所述调整控制信号产生反馈控制信号，以将所述控制码从所述第二控制码回复为所述第一控制码。

在本发明的一范例实施例中，所述均衡器电路包括比较器，其用以根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

在本发明的一范例实施例中，所述均衡器电路包括暂存器，其用以存储所述控制码。

在本发明的一范例实施例中，所述均衡器电路包括电压控制电路，其用以根据所述调整控制信号调整所述参考电压信号。

在本发明的一范例实施例中，所述均衡器电路包括可控式时钟产生器，其用以根据所述调整控制信号调整所述感测时钟信号。

在本发明的一范例实施例中，所述均衡器电路更用以切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径。

本发明的范例实施例另提供一种信号调整方法，其用于存储器存储装置。所述信号调整方法包括：接收输入信号、参考电压信号及感测时钟信号并产生误差信号；根据所述误差信号产生第一调整信号与第二调整信号；根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号，其中所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码；以及根据所述调整控制信号产生反馈控制信号，以将所述控制码从所述第二控制码回复为所述第一控制码。

在本发明的一范例实施例中，产生所述误差信号的步骤包括：根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

在本发明的一范例实施例中，所述第一调整信号用以将所述控制码增加第一预设值，且所述第二调整信号用以将所述控制码减少第二预设值。

在本发明的一范例实施例中，所述的信号调整方法更包括：存储所述控制码于暂存器。

在本发明的一范例实施例中，所述的信号调整方法更包括：由电压控制电路根据所述调整控制信号调整所述参考电压信号。

在本发明的一范例实施例中，所述的信号调整方法更包括：由可控式时钟产生器根据所述调整控制信号调整所述感测时钟信号。

在本发明的一范例实施例中，所述的信号调整方法更包括：切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径。

基于上述，在均衡器电路收敛过程中，反馈控制信号被额外加入并用于对收敛过程中产生的控制码进行定时反馈。藉此，均衡器电路可稳定收敛在信号误差较大处，进而可将此处测得的信息用于后续的眼高和/或眼宽检测等应用。

附图说明

图1是根据本发明的一范例实施例所示出的均衡器电路的示意图；

图2是根据本发明的一范例实施例所示出的均衡器电路收敛至预设稳态位置的示意图；

图3是根据本发明的一范例实施例所示出的均衡器电路收敛至新的稳态位置的示意图；

图4是根据本发明的一范例实施例所示出的切断第一调整信号的信号传输路径的示意图；

图5是根据本发明的一范例实施例所示出的均衡器电路收敛至新的稳态位置的示意图；

图6是根据本发明的一范例实施例所示出的均衡器电路的示意图；

图7是根据本发明的一范例实施例所示出的均衡器电路的示意图；

图8是根据本发明的一范例实施例所示出的存储器存储装置的示意图；

图9是根据本发明的一范例实施例所示出的信号调整方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应所述被解释成所述第一装置可以直接连接于所述第二装置，或者所述第一装置可以通过其他装置或某种连接手段而间接地连接至所述第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的均衡器电路的示意图。请参照图1，一般来说，信号(亦称为输入信号)S_in从信号发送端传送至信号接收端的过程中，可能会受到通道干扰而产生噪声。此噪声会影响信号S_in在接收端的信号品质，例如导致信号S_in的眼宽和/或眼高变窄，进而影响接收端的信号分析效能。均衡器电路100可设置于信号接收端并可根据不同的操作参数来对信号S_in进行调变与补偿，以改善信号S_in的信号品质，例如加大信号S_in的眼宽和/或眼高。此外，根据信号S_in的调变与补偿结果，均衡器电路100所使用的操作参数可被改变，以尝试改善均衡器电路100对于信号S_in的补偿能力。

在以下范例实施例中，是以采用ss LMS(sign-sign Least-Mean-Square)演算法的均衡器电路100作为范例，但本发明不限于此。在其他范例实施例中，均衡器电路100还可以采用其他类型的演算法，例如se(sign-error)LMS或sd(sign-data)LMS等。

均衡器电路100包括信号接收电路11、逻辑处理电路12、调整控制电路13及定时反馈电路14。信号接收电路11用以接收信号S_in、信号(亦称为参考电压信号)S_ref及信号(亦称为感测时钟信号)S_clk并产生信号(亦称为误差信号)S_error。

在一范例实施例中，信号接收电路11包括比较器101。比较器101可根据信号S_clk来比较信号S_in与S_ref并根据比较结果产生信号S_error。换言之，信号S_error可反映信号S_in与S_ref之间的差异(例如电压差或相位差)。

逻辑处理电路12连接至信号接收电路11并用以根据信号S_error产生信号(亦称为第一调整信号)S_up与信号(亦称为第二调整信号)S_dn。在一段预设时间范围内，信号S_up的产生与信号S_dn的产生会受到信号S_error影响。例如，根据信号S_error，逻辑处理电路12会尝试通过信号S_up与S_dn来使信号S_error收敛。

调整控制电路13连接至逻辑处理电路12。调整控制电路13用以接收信号S_up与S_dn并根据信号S_up与S_dn的至少其中之一更新一个控制码，例如，将此控制码从当前的码(亦称为第一控制码)更新为新的码(亦称为第二控制码)。第一控制码可不同于第二控制码。例如，第一控制码的数值可不同于第二控制码的数值。调整控制电路13可根据此控制码产生信号(亦称为调整控制信号)S_adj。信号S_adj可反映当前的控制码。在一范例实施例中，信号S_adj可用以调整信号S_ref与S_clk的其中之一。

在一范例实施例中，信号S_up可用以将所述控制码增加一个预设值(亦称为第一预设值)，而信号S_dn则可用以将所述控制码减少一个预设值(亦称为第二预设值)。第一预设值可相同或不同于第二预设值，本发明不加以限制。须注意的是，在不同的范例实施例中，第一控制码的数值可大于第二控制码的数值或者第一控制码的数值可小于第二控制码的数值，本发明不加以限制。

在一范例实施例中，调整控制电路13包括暂存器102。暂存器102可用以存储所述控制码。例如，所述控制码可为2进位或10进位的数值，本发明不加以限制。

定时反馈电路14连接至调整控制电路13并用以根据信号S_adj产生信号(亦称为反馈控制信号)S_t。定时反馈电路14可将信号S_t传送至调整控制电路13，以指示调整控制电路13将所述控制码从第二控制码回复至第一控制码。在一范例实施例中，将所述控制码从第二控制码回复至第一控制码的操作可称为定时反馈(timing feedback)。

在一范例实施例中，在将控制码从第一控制码更新为第二控制码后，调整控制电路13可从定时反馈电路14接收信号S_t。根据信号S_t，调整控制电路13可对当前的控制码执行定时反馈，以将控制码的数值回复到一段时间之前使用的数值。

在一范例实施例中，根据信号S_up和/或S_dn而将控制码从第一控制码更新为第二控制码的操作(亦称为第一操作)，可使得均衡器电路100收敛至一个预设稳态位置。当处于预设稳态位置时，均衡器电路100对信号S_in的取样结果会处于信号S_in的多个取样点的中心位置(例如在此中心位置附近震荡)附近。因此，当处于预设稳态位置时，信号S_in的误码率通常较低。换言之，在一范例实施例中，第一操作可用以降低信号S_in的误码率。

在一范例实施例中，根据信号S_t而将控制码从第二控制码回复为第一控制码的操作(亦称为第二操作)，可使均衡器电路100脱离上述预设稳态位置并收敛到一个新的稳态位置。在新的稳态位置，信号S_in的误码率会被提高。换言之，在一范例实施例中，第二操作(或定时反馈)可提高信号S_in的误码率。

图2是根据本发明的一范例实施例所示出的均衡器电路收敛至预设稳态位置的示意图。请参照图1与图2，标准点SP可对应信号S_ref与S_clk的其中之一。在均衡器电路100的收敛过程中，根据信号S_up和/或S_dn，标准点SP(例如信号S_ref的电压或信号S_clk的取样时钟)可以被持续调整并最终收敛至多个取样点的中心位置附近，使得标准点SP两侧的取样点的数目约略相等。此时，可视为均衡器电路100收敛至预设稳态位置，且标准点SP在此些取样点的中心位置附近震荡。

图3是根据本发明的一范例实施例所示出的均衡器电路收敛至新的稳态位置的示意图。请参照图1与图3，相较于图2的范例实施例，在图3的范例实施例中，根据信号S_t，均衡器电路100会脱离原先的预设稳态位置并收敛至新的稳态位置。例如，在新的稳态位置，标准点SP(例如信号S_ref的电压或信号S_clk的取样时钟)会移动至信号S_in的误码率较高的取样位置，并在此位置附近震荡。此时，标准点SP一侧(例如上方)的取样点的总数明显多于准点SP另一侧(例如下方)的取样点的总数，如图3所示。

在一范例实施例中，当均衡器电路100收敛至新的稳态位置时，这个误码率较高的取样位置可视为是信号S_in的信号边缘。此信号边缘可以反映信号S_in的上边缘、下边缘、左边缘或右边缘。因此，在一范例实施例中，于新的稳态位置所测得的数值即可用于评估信号S_in的眼宽或眼高。

请回到图1，在一范例实施例中，定时反馈电路14还可用以切断信号S_up与S_dn的其中之一的信号传输路径，以使调整控制电路13无法接收到逻辑处理电路12所产生的信号S_up或S_dn。藉此，可使得均衡器电路100脱离预设稳态位置并逐渐收敛至新的稳态位置。

图4是根据本发明的一范例实施例所示出的切断第一调整信号的信号传输路径的示意图。图5是根据本发明的一范例实施例所示出的均衡器电路收敛至新的稳态位置的示意图。

请参照图4与图5，在一范例实施例中，定时反馈信号14可切断信号S_up在逻辑处理电路12与调整控制电路13之间的信号传递路径401。在切断信号传递路径401后，逻辑处理电路12仍可正常产生信号S_up与S_dn，但是，只有信号S_dn可被调整控制电路13接收。因此，根据信号S_dn，暂存器102中的控制码的数值可被逐渐减少(即从第一控制码更新为第二控制码)。同时，受持续减少的控制码影响，标准点SP也可持续下降。

另一方面，定时反馈信号14可根据信号S_adj检测均衡器电路100当前的收敛状态或当前控制码的数值。若均衡器电路100当前的收敛状态符合一预设条件或当前控制码的数值符合一预设值(例如小于此预设值)，定时反馈电路14可送出信号S_t至调整控制电路13。根据信号S_t，调整控制电路13可对暂存器102中的控制码执行定时反馈，以将控制码所对应的数值回复到一段时间之前使用的较大的数值。因此，根据此控制码，标准点SP可被提高至新的稳态位置中的相应位置。依此类推，标准点SP可持续根据信号S_dn与S_t而在误码率较高的位置附近上下震荡，如图5所示。

在一范例实施例中，标准点SP可对应信号S_ref的电压准位。若标准点SP上升，表示信号S_ref的电压准位提高。若标准点SP下降，表示信号S_ref的电压准位降低。

图6是根据本发明的一范例实施例所示出的均衡器电路的示意图。请参照图6，在一范例实施例中，均衡器电路600更包括电压控制电路61。电压控制电路61连接至信号接收电路11与定时反馈电路14。电压控制电路61可根据信号S_adj调整信号S_ref。

以图5的范例实施例为例，在将标准点SP(即信号S_ref)控制于新的稳态位置中的相应电压位置后，信号S_ref当前的电压准位即可用于评估信号S_in的眼高。例如，在使用信号S_ref来量测信号S_in的眼的上边缘时，在将标准点SP(即信号S_ref)控制于新的稳态位置中的相应电压位置后，信号S_ref当前的电压准位可作为信号S_in的眼的上边缘的位置。类似的，在使用信号S_ref来量测信号S_in的眼的下边缘时，在将标准点SP(即信号S_ref)控制于新的稳态位置中的相应电压位置后，信号S_ref当前的电压准位可作为信号S_in的眼的下边缘的位置。所获得的上边缘的位置与下边缘的位置之间的高度差即可视为信号S_in的眼高。

在一范例实施例中，标准点SP也可对应信号S_clk的取样时钟。若标准点SP上升，表示信号S_clk的取样时钟在时间上向前。若标准点SP下降，表示信号S_clk的取样时钟在时间上向后。

图7是根据本发明的一范例实施例所示出的均衡器电路的示意图。请参照图7，在一范例实施例中，均衡器电路700更包括可控式时钟产生器71。可控式时钟产生器71连接至信号接收电路11与定时反馈电路14。可控式时钟产生器71可根据信号S_adj调整信号S_clk。例如，可控式时钟产生器71可根据信号S_adj调整信号S_clk的时钟位置(例如相位)。

同样以图5的范例实施例为例，在将标准点SP(即信号S_clk)控制于新的稳态位置中的相应时钟位置后，信号S_clk的时钟位置即可用于评估信号S_in的眼宽。例如，在使用信号S_clk来量测信号S_in的眼的左边缘时，在将标准点SP(即信号S_clk)控制于新的稳态位置中的相应时钟位置后，信号S_clk当前的时钟位置可作为信号S_in的眼的左边缘的位置。类似的，在使用信号S_clk来量测信号S_in的眼的右边缘时，在将标准点SP(即信号S_clk)控制于新的稳态位置中的相应时钟位置后，信号S_clk当前的时钟位置可作为信号S_in的眼的右边缘的位置。所获得的左边缘的位置与右边缘的位置之间的时间差即可视为信号S_in的眼宽。

在一范例实施例中，即便未在均衡器电路100、600或700中额外加入眼宽检测器和/或眼高检测器，信号S_in的眼宽和/或眼高也可以直接通过将均衡器电路100、600或700控制于新的稳态位置而测得。此外，须注意的是，在图4与图5的范例实施例中，虽然是以切断信号S_up的信号传输路径401作为范例，然而，在另一范例实施例中，亦可以是切断信号S_dn的信号传输路径来取代。或者，在另一范例实施例中，即便未切断信号S_up与S_dn的信号传输路径，仍可以通过执行定时反馈来适当地调整控制码以使得均衡器电路100、600或700收敛至新的稳态位置。

在一范例实施例中，均衡器电路100、600或700可设置在存储器存储装置中，以接收来自主机系统的信号S_in。然而，在另一范例实施例中，均衡器电路100、600或700亦可设置于其他类型的电子装置中，而不限于存储器存储装置。

图8是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图8，存储器存储装置80可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置80或从存储器存储装置80中读取数据。例如，所提及的主机系统为可实质地与存储器存储装置80配合以存储数据的任意系统，例如，台式计算机、笔记型计算机、数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等。

存储器存储装置80包括连接接口单元81、存储器控制电路单元82及可复写式非易失性存储器模块83。连接接口单元81用于将存储器存储装置80连接至主机系统。在一范例实施例中，连接接口单元81是相容于串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元81亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准或其他适合的标准。连接接口单元81可与存储器控制电路单元82封装在一个芯片中，或者连接接口单元81也可以是布设于一包含存储器控制电路单元82的芯片外。

存储器控制电路单元82用以根据主机系统的指令在可复写式非易失性存储器模块83中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块83是连接至存储器控制电路单元82并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块83可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个字节的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个字节的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个字节的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个字节的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块83中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个字节。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块83中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个字节。

在本范例实施例中，可复写式非易失性存储器模块83的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字元线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的字节，则同一条字元线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效字节(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效字节(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据字节区与冗余(redundancy)字节区。数据字节区包含多个实体扇，用以存储使用者数据，而冗余字节区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据字节区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据字节区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

在一范例实施例中，图8的可复写式非易失性存储器模块83亦称为快闪存储器模块。在一范例实施例中，图8的存储器控制电路单元82亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，均衡器电路100、600或700可设置于图8的连接接口单元81、存储器控制电路单元82和/或可复写式非易失性存储器模块83中，以用以对所接收到的信号S_in进行调变。

图9是根据本发明的一范例实施例所示出的信号调整方法的流程图。请参照图9，在步骤S901中，接收输入信号、参考电压信号及感测时钟信号并产生误差信号。在步骤S902中，根据所述误差信号产生第一调整信号与第二调整信号。在步骤S903中，根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号。所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码。在步骤S904中，根据所述调整控制信号产生反馈控制信号，以将所述控制码从所述第二控制码回复为所述第一控制码。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在均衡器电路收敛过程中，反馈控制信号会被额外加入并用于对收敛过程中产生的控制码进行定时反馈。藉此，均衡器电路可稳定收敛在信号误差较大处，进而可将此处测得的信息用于后续的眼高和/或眼宽检测等应用。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种均衡器电路，其特征在于，包括：

信号接收电路，用以接收输入信号、参考电压信号及感测时钟信号并产生误差信号；

逻辑处理电路，连接至所述信号接收电路并用以根据所述误差信号产生第一调整信号与第二调整信号；

调整控制电路，连接至所述逻辑处理电路并用以根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号，其中所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码；以及

定时反馈电路，连接至所述调整控制电路并用以根据所述调整控制信号产生反馈控制信号至所述调整控制电路，以指示所述调整控制电路将所述控制码从所述第二控制码回复为所述第一控制码。

2.根据权利要求1所述的均衡器电路，其中所述信号接收电路包括：

比较器，连接至所述逻辑处理电路，

其中所述比较器用以根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

3.根据权利要求1所述的均衡器电路，其中所述第一调整信号用以将所述控制码增加第一预设值，且所述第二调整信号用以将所述控制码减少第二预设值。

4.根据权利要求1所述的均衡器电路，其中所述调整控制电路包括：

暂存器，连接至所述逻辑处理电路，

其中所述暂存器用以存储所述控制码。

5.根据权利要求1所述的均衡器电路，更包括：

电压控制电路，连接至所述调整控制电路与所述信号接收电路，

其中所述电压控制电路用以根据所述调整控制信号调整所述参考电压信号。

6.根据权利要求1所述的均衡器电路，更包括：

可控式时钟产生器，连接至所述调整控制电路与所述信号接收电路，

其中所述可控式时钟产生器用以根据所述调整控制信号调整所述感测时钟信号。

7.根据权利要求1所述的均衡器电路，其中所述定时反馈电路更用以切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径，以使所述调整控制电路无法接收到所述第一调整信号与所述第二调整信号的所述其中之一。

8.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块；以及

均衡器电路，设置于所述连接接口单元、所述可复写式非易失性存储器模块及所述存储器控制电路单元的至少其中之一中，

其中所述均衡器电路用以接收输入信号、参考电压信号及感测时钟信号并产生误差信号，

所述均衡器电路更用以根据所述误差信号产生第一调整信号与第二调整信号；

所述均衡器电路更用以根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号，其中所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码，并且

所述均衡器电路更用以根据所述调整控制信号产生反馈控制信号，以将所述控制码从所述第二控制码回复为所述第一控制码。

9.根据权利要求8所述的存储器存储装置，其中所述均衡器电路包括：

比较器，用以根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

10.根据权利要求8所述的存储器存储装置，其中所述第一调整信号用以将所述控制码增加第一预设值，且所述第二调整信号用以将所述控制码减少第二预设值。

11.根据权利要求8所述的存储器存储装置，其中所述均衡器电路包括：

暂存器，用以存储所述控制码。

12.根据权利要求8所述的存储器存储装置，其中所述均衡器电路包括：

电压控制电路，用以根据所述调整控制信号调整所述参考电压信号。

13.根据权利要求8所述的存储器存储装置，其中所述均衡器电路包括：

可控式时钟产生器，用以根据所述调整控制信号调整所述感测时钟信号。

14.根据权利要求8所述的存储器存储装置，其中所述均衡器电路更用以切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径。

15.一种信号调整方法，其特征在于，用于存储器存储装置，且所述信号调整方法包括：

接收输入信号、参考电压信号及感测时钟信号并产生误差信号；

根据所述误差信号产生第一调整信号与第二调整信号；

根据所述第一调整信号与所述第二调整信号的至少其中之一将控制码从第一控制码更新为第二控制码并根据所述控制码产生调整控制信号，其中所述调整控制信号用以调整所述参考电压信号与所述感测时钟信号的其中之一，且所述第一控制码不同于所述第二控制码；以及

根据所述调整控制信号产生反馈控制信号，以将所述控制码从所述第二控制码回复为所述第一控制码。

16.根据权利要求15所述的信号调整方法，其中产生所述误差信号的步骤包括：

根据所述感测时钟信号比较所述输入信号与所述参考电压信号并根据比较结果产生所述误差信号。

17.根据权利要求15所述的信号调整方法，其中所述第一调整信号用以将所述控制码增加第一预设值，且所述第二调整信号用以将所述控制码减少第二预设值。

18.根据权利要求15所述的信号调整方法，更包括：

存储所述控制码于暂存器。

19.根据权利要求15所述的信号调整方法，更包括：

由电压控制电路根据所述调整控制信号调整所述参考电压信号。

20.根据权利要求15所述的信号调整方法，更包括：

由可控式时钟产生器根据所述调整控制信号调整所述感测时钟信号。

21.根据权利要求15所述的信号调整方法，更包括：

切断所述第一调整信号与所述第二调整信号的其中之一的信号传输路径。

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