CN111654266B - 时脉数据回复电路、存储器存储装置及快闪存储器控制器 - Google Patents

Abstract

本发明的实施例提供一种时脉数据回复电路、存储器存储装置及快闪存储器控制器。所述时脉数据回复电路包括相位检测器、数字回路滤波器及相位内插器。相位检测器用以检测数据信号与时脉信号之间的相位差。相位内插器用以根据所述数字回路滤波器的输出产生所述时脉信号。数字回路滤波器用以在初始状态下自动根据存储于数字回路滤波器的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差。藉此，可有效改善时脉数据回复电路的工作效率。

Description

时脉数据回复电路、存储器存储装置及快闪存储器控制器

技术领域

本发明涉及一种电子电路技术，尤其涉及一种时脉数据回复电路、存储器存储装置及快闪存储器控制器。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

大部分的电子装置中都设置有时脉数据回复电路，以提供必要的时脉校正。但是，在某些情况下，若时脉信号中存在时脉偏移(skew)，则可能会因为初始产生的时脉信号的相位处于检测死区，而导致时脉数据回复电路中的相位检测器无法顺利提供相应的时脉调整信号。若时脉信号经过一段预设时间仍无法离开检测死区，则可能会导致数据信号的分析发生错误。

发明内容

本发明提供一种时脉数据回复电路、存储器存储装置及快闪存储器控制器，可改善上述问题。

本发明的范例实施例提供一种时脉数据回复电路，其包括相位检测器、数字回路滤波器及相位内插器。所述相位检测器用以检测数据信号与时脉信号之间的相位差。所述数字回路滤波器连接至所述相位检测器。所述相位内插器连接至所述相位检测器与所述数字回路滤波器并用以根据所述数字回路滤波器的输出产生所述时脉信号。所述数字回路滤波器用以在初始状态下自动根据存储于所述数字回路滤波器的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、存储器控制电路单元及时脉数据回复电路。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述时脉数据回复电路设置于所述连接接口单元与所述存储器控制电路单元的至少其中之一中。所述时脉数据回复电路用以接收数据信号、产生时脉信号并检测所述数据信号与所述时脉信号之间的相位差。所述时脉数据回复电路还用以在初始状态下自动根据存储于所述时脉数据回复电路的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差。

本发明的范例实施例另提供一种快闪存储器控制器，其用以控制可复写式非易失性存储器模块。所述快闪存储器控制器包括时脉数据回复电路。所述时脉数据回复电路用以接收数据信号、产生时脉信号并检测所述数据信号与所述时脉信号之间的相位差。所述时脉数据回复电路还用以在初始状态下自动根据存储于所述时脉数据回复电路的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差。

在本发明的一范例实施例中，所述预设值非由所述相位检测器提供。

在本发明的一范例实施例中，所述预设值与所述相位差无关。

在本发明的一范例实施例中，所述时脉数据回复电路包括相位检测器、数字回路滤波器及相位内插器。所述数字回路滤波器包括至少一放大器与至少一累积器。所述放大器连接至所述相位检测器的输出端。所述累积器连接至所述放大器的输出端与所述相位内插器的输入端。所述预设值是烧录于所述累积器中。

在本发明的一范例实施例中，所述放大器包括第一放大器与第二放大器。所述累积器包括第一累积器与第二累积器。所述第一放大器的输入端与所述第二放大器的输入端连接至所述相位检测器的所述输出端。所述第一累积器的输入端连接至所述第二放大器的输出端。所述第二累积器的输入端连接至所述第一放大器的输出端与所述第一累积器的输出端。所述第二累积器的输出端连接至所述相位内插器。

在本发明的一范例实施例中，所述预设值是烧录于所述第一累积器中。

在本发明的一范例实施例中，所述预设值为整数，且所述预设值不为零。

基于上述，时脉数据回复电路中可预先存储一预设值，且此预设值是用以在数据信号与时脉信号被比较前建立时脉信号相对于数据信号的预设相位移或频率差。在某些情况下，若时脉信号的相位(或取样点)处于检测死区，则此预设相位移或频率差有助于快速驱使时脉信号离开检测死区，从而有效提高时脉数据回复电路的工作效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的时脉数据回复电路的示意图；

图2是根据本发明的一范例实施例所示出的信号之间的相位关系的示意图；

图3是根据本发明的一范例实施例所示出的数字回路滤波器的示意图；

图4是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图5是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图6是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图7是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

附图标号说明：

10：时脉数据回复电路

11：相位检测器

12、32：数字回路滤波器

13：相位内插器

14：锁相回路电路

301、302：放大器

311、312：累积器

321：加法器

40、60、70：存储器存储装置

41、61：主机系统

410：系统总线

411：处理器

412：随机存取存储器

413：只读存储器

414：数据传输接口

42：输入/输出(I/O)装置

50：主机板

501：随身盘

502：存储卡

503：固态硬盘

504：无线存储器存储装置

505：全球定位系统模块

506：网络接口卡

507：无线传输装置

508：键盘

509：屏幕

510：喇叭

62：SD卡

63：CF卡

64：嵌入式存储装置

641：嵌入式多媒体卡

642：嵌入式多芯片封装存储装置

702：连接接口单元

704：存储器控制电路单元

706：可复写式非易失性存储器模块

具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的时脉数据回复电路的示意图。请参照图1，时脉数据回复电路10可用于接收信号Din并产生信号CDR_CLK。时脉数据回复电路10亦可检测信号Din与CDR_CLK之间的相位差并根据此相位差调整信号CDR_CLK。例如，时脉数据回复电路10可根据信号Din的相位和/或频率来调整信号CDR_CLK的相位和/或频率。藉此，时脉数据回复电路10可用于将信号Din与CDR_CLK锁定于一个预设的相位关系。例如，信号Din与CDR_CLK之间的相位差可被锁定于90度、180度、270度或360度。经锁定的信号CDR_CLK可用于分析(例如取样)信号Din，以获得信号Din所传递的比特数据(例如比特1/0)。在一范例实施例中，信号Din亦称为数据信号和/或信号CDR_CLK亦称为时脉信号。

时脉数据回复电路10包括相位检测器11、数字回路滤波器12及相位内插器13。相位检测器11可用以接收信号Din与CDR_CLK并检测信号Din与CDR_CLK之间的相位差。相位检测器11可根据此相位差输出信号UP/DN。信号UP/DN可用于改变信号CDR_CLK的相位和/或频率。例如，信号UP可用于提前信号CDR_CLK的至少一个上升缘和/或至少一个下降缘。信号DN可用于延迟信号CDR_CLK的至少一个上升缘和/或至少一个下降缘。在一范例实施例中，信号UP/DN亦称为校正信号。

数字回路滤波器12连接至相位检测器11。数字回路滤波器12用以接收信号UP/DN并根据信号UP/DN产生信号PI。信号PI可对应一个代码(或控制码)。此代码(或控制码)可用于控制信号CDR_CLK的相位和/或频率。在一范例实施例中，信号PI亦称为相位控制信号。相位内插器13连接至数字回路滤波器12与相位检测器11。相位内插器13用以接收信号PI与信号PLL_CLK。相位内插器13可根据信号PI对信号PLL_CLK执行相位内插以产生信号CDR_CLK。例如，相位内插器13可根据信号PI调整信号CDR_CLK的相位和/或频率。信号PLL_CLK可以是由一个锁相回路(Phase Locked Loop,PLL)电路14提供。锁相回路电路14可包含于时脉数据回复电路10内或独立于时脉数据回复电路10之外，本发明不加以限制。通过相位检测器11、数字回路滤波器12及相位内插器13的运作，信号Din与CDR_CLK可被锁定于所述预设的相位关系，以利于后续的信号分析。此外，信号CDR_CLK亦可被提供给其他的电路元件使用。

在一范例实施例中，相位检测器11可为半速率(half-rate)相位检测器或1/4速率相位检测器。因此，在运作时，相位检测器11可能会因为某些原因(例如信号CDR_CLK的取样点位于检测死区)而无法正常工作，例如无法正常产生信号UP/DN。

图2是根据本发明的一范例实施例所示出的信号之间的相位关系的示意图。请参照图1与图2，假设信号CDR_CLK包括4个信号CLK(1)～CLK(4)。在理想状态下，信号CLK(1)～CLK(4)的频率相同且信号CLK(1)～CLK(4)彼此之间的相位差为90度。例如，信号CLK(1)与CLK(3)反相，信号CLK(2)与CLK(4)反相，且信号CLK(1)与CLK(2)之间的相位差为90度。此外，在理想状态下，时脉数据回复电路10可通过调整信号CLK(1)～CLK(4)的相位来将信号CKL(1)与Din之间的相位差锁定于90度，以利于后续对信号Din进行分析(例如取样)。

然而，在一范例实施例中，若信号CLK(1)～CLK(4)之间存在时脉偏移(skew)，则时脉数据回复电路10可能无法正确地对信号CLK(1)～CLK(4)进行校正。例如，若信号CLK(1)～CLK(4)之间存在时脉偏移，则信号Din的任两个眼之间的交界处可能存在一个检测死区DZ。若信号CLK(1)～CLK(4)中任一者的上升缘或下降缘处于此检测死区DZ内，则时脉数据回复电路10可能无法正确地对其进行校正或因此无法产生校正信号。例如，若信号CLK(1)的至少一取样点位于信号Din的上升缘或下降缘处和/或信号CLK(3)的至少一取样点位于信号Din的上升缘或下降缘处，则可能发生时脉偏移造成取样错误，进而使得相位检测器11无法顺利产生信号UP/DN。若信号UP/DN无法被产生，则信号CDR_CLK可能无法被校正。

换言之，在一范例实施例中，若信号CLK(1)～CLK(4)之间存在时脉偏移，则相位检测器11可能无法顺利产生信号UP/DN以协助信号CLK(1)～CLK(4)脱离检测死区DZ。此外，在一范例实施例中，检测死区DZ亦可以是位于信号Din中的其他位置，本发明不加以限制。

在一范例实施例中，一个预设值可被存储于时脉数据回复电路10(例如数字回路滤波器12)中。此预设值非由相位检测器11提供。此预设值也与相位检测器11所检测的相位差无关。此外，此预设值可为正整数或负整数，且此预设值不为零。

在初始状态下(例如刚开始对信号CDR_CLK进行校正时)，若信号CDR_CLK(例如信号CLK(1)～CLK(4)的至少其中之一)的相位(或取样点)处于检测死区DZ中，则数字回路滤波器12可根据此预设值来产生相应的信号PI。根据这个信号PI，相位内插器13可在未经过相位检测器11比较的信号Din与CDR_CLK之间建立信号CDR_CLK相对于信号Din的一个预设相位移或频率差。此预设相位移或频率差受控于此预设值。通过此预设相位移或频率差，时脉数据回复电路10可快速驱使信号CDR_CLK离开检测死区DZ。在信号CDR_CLK离开检测死区DZ后，通过相位检测器11、数字回路滤波器12及相位内插器13之间的持续运作，信号Din与CDR_CLK可被锁定于正确的相位关系。

从另一角度来看，通过在时脉数据回复电路10(例如数字回路滤波器12)中预先存储此预设值，可减少时脉数据回复电路10因信号CDR_CLK的时脉偏移而造成无法脱离(或需要长时间校正才能脱离)检测死区DZ的问题发生，进而提高时脉数据回复电路10的工作效率。

图3是根据本发明的一范例实施例所示出的数字回路滤波器的示意图。请参照图1与图3，数字回路滤波器32可相同或相似于数字回路滤波器12。数字回路滤波器32包括放大器(亦称为第一放大器)301、放大器(亦称为第二放大器)302、累积器(亦称为第一累积器)311、累积器(亦称为第二累积器)312及加法器321。

在本范例实施例中，放大器301与302的输入端可连接至相位检测器11的输出端以接收信号UP/DN。累积器311的输入端可连接至放大器302的输出端。累积器311与放大器301的输出端可连接至加法器321的输入端。累积器312的输入端可连接至加法器321的输出端。累积器312的输出端可连接至相位内插器13的输入端，以将信号PI提供给相位内插器13。

在本范例实施例中，放大器301亦称为比例增益放大器，且放大器302亦称为积分增益放大器。例如，放大器301可将信号UP/DN所对应的数值放大N倍，且放大器302可将信号UP/DN所对应的数值放大M倍。N大于M。例如，N可为6和/或M可为4，且N与M的数值不限于此。经放大器302放大M倍的数值可用于更新累积器311所存储的数值。加法器321可将存储于累积器311的数值与放大器301输出的数值相加并根据运算结果更新存储于累积器312的数值。然后，信号PI可根据累积器312中存储的数值产生。

在本范例实施例中，前述预设值可预先存储于累积器311中。例如，此预设值可烧录于累积器311中以作为累积器311的初始值。此预设值为非零的整数(可为正整数或负整数)，故累积器311的初始值也为非零的整数(可为正整数或负整数)。

在一范例实施例中，假设此预设值为“1”(即累积器311的初始值为“1”)，N为6，且M为4。在启动时脉数据回复电路10后，响应于一个UP信号(例如对应于数值“1”)，累积器311所存储的数值可被更新为“5”(例如4+1＝5)，且累积器312所存储的数值可被更新为“11”(例如6+5＝11)。因此，对应于累积器312所存储的数值(例如“11”)，相应的信号PI可被输出。接着，响应于一个DN信号(对应于数值“-1”)，累积器311所存储的数值可被更新为“1”(5+(-4)＝1)，且累积器312所存储的数值可被更新为“6”((-6)+1+11＝6)。因此，对应于累积器312所存储的数值(例如“6”)，相应的信号PI可被输出。依此类推，响应于输入的信号UP/DN，累积器311与312所存储的数值可持续被更新且相应的信号PI可被持续输出。

传统上，累积器311的初始值可能没有被预先设定和/或累积器311的初始值是被设定为零。因此，受到检测死区DZ的影响，相位检测器11可能无法提供信号UP/DN，从而导致信号CDR_CLK无法脱离(或需要长时间校正才能脱离)检测死区DZ。然而，在本范例实施例中，累积器311的初始值是预先被设定为不为零的整数。因此，即便相位检测器11受到检测死区DZ的影响而无法提供信号UP/DN，一个初始的信号PI也可以响应于累积器311的初始值而被产生，以协助信号CDR_CLK脱离检测死区DZ。

须注意的是，此初始的信号PI可影响信号CDR_CLK的相位和/或频率并且用以在初次比较信号Din与CDR_CLK之前，就预先建立信号CDR_CLK相对于信号Din的一个预设相位移或频率差。在产生此预设相位移或频率差之后，通过相位检测器11、数字回路滤波器12及相位内插器13之间的持续运作，信号CDR_CLK可被快速地移出检测死区DZ，且信号Din与CDR_CLK可被锁定于正确的相位关系。

须注意的是，图3的范例实施例所示出的数字回路滤波器32仅为范例而非用以限制本发明。在另一范例实施例中，数字回路滤波器32中的放大器的数目、累积器的数目及各电子元件之间的连接关系皆可以视实务需求而调整。此外，数字回路滤波器32中还可包含其他类型的电子元件以提供其他附加功能，本发明不加以限制。或者，在一范例实施例中，所述预设值也可以存储或烧录于时脉数据回复电路(或数字回路滤波器)中其他类型的电子元件中，只要可用于产生图1中信号Din与CDR_CLK之间的预设相位移或频率差即可。

在一范例实施例中，图1的时脉数据回复电路10可设置于一个存储器存储装置或一个存储器控制电路单元中。或者，在一范例实施例中，图1的时脉数据回复电路10亦可设置于任意类型的电子装置中，本发明不加以限制。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图4是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图5是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图4与图5，主机系统41一般包括处理器411、随机存取存储器(randomaccess memory,RAM)412、只读存储器(read only memory,ROM)413及数据传输接口414。处理器411、随机存取存储器412、只读存储器413及数据传输接口414皆连接至系统总线(system bus)410。

在本范例实施例中，主机系统41是通过数据传输接口414与存储器存储装置40连接。例如，主机系统41可经由数据传输接口414将数据存储至存储器存储装置40或从存储器存储装置40中读取数据。此外，主机系统41是通过系统总线410与I/O装置42连接。例如，主机系统41可经由系统总线410将输出信号传送至I/O装置42或从I/O装置42接收输入信号。

在本范例实施例中，处理器411、随机存取存储器412、只读存储器413及数据传输接口414可设置在主机系统41的主机板50上。数据传输接口414的数目可以是一或多个。通过数据传输接口414，主机板50可以经由有线或无线方式连接至存储器存储装置40。存储器存储装置40可例如是随身盘501、存储卡502、固态硬盘(Solid State Drive,SSD)503或无线存储器存储装置504。无线存储器存储装置504可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板50也可以通过系统总线410连接至全球定位系统(Global Positioning System,GPS)模块505、网络接口卡506、无线传输装置507、键盘508、屏幕509、喇叭510等各式I/O装置。例如，在一范例实施例中，主机板50可通过无线传输装置507存取无线存储器存储装置504。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图6是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图6，在另一范例实施例中，主机系统61也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置60可为其所使用的安全数字(SecureDigital,SD)卡62、小型快闪(Compact Flash,CF)卡63或嵌入式存储装置64等各式非易失性存储器存储装置。嵌入式存储装置64包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)641和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置642等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图7是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图7，存储器存储装置70包括连接接口单元702、存储器控制电路单元704与可复写式非易失性存储器模块706。

连接接口单元702用以将存储器存储装置70连接至主机系统61。存储器存储装置70可通过连接接口单元702与主机系统61通讯。在本范例实施例中，连接接口单元702是相容于序列高级附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元702亦可以是符合并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元702可与存储器控制电路单元704封装在一个芯片中，或者连接接口单元702是布设于一包含存储器控制电路单元704的芯片外。

存储器控制电路单元704用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统61的指令在可复写式非易失性存储器模块706中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块706是连接至存储器控制电路单元704并且用以存储主机系统61所写入的数据。可复写式非易失性存储器模块706可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块706中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块706中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块706的存储单元可构成多个物理程序化单元，并且此些物理程序化单元可构成多个物理抹除单元。具体来说，同一条字线上的存储单元可组成一或多个物理程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理程序化单元可至少可被分类为下物理程序化单元与上物理程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下物理程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上物理程序化单元。一般来说，在MLC NAND型快闪存储器中，下物理程序化单元的写入速度会大于上物理程序化单元的写入速度，和/或下物理程序化单元的可靠度是高于上物理程序化单元的可靠度。

在本范例实施例中，物理程序化单元为程序化的最小单元。即，物理程序化单元为写入数据的最小单元。例如，物理程序化单元可为物理页面(page)或是物理扇(sector)。若物理程序化单元为物理页面，则此些物理程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个物理扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。例如，物理抹除单元为物理区块(block)。

在一范例实施例中，图7的可复写式非易失性存储器模块706亦称为快闪存储器模块。在一范例实施例中，图7的存储器控制电路单元704亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图1的时脉数据回复电路10可设置于图7的连接接口单元702或存储器控制电路单元704中。例如，时脉数据回复电路10可用于处理来自主机系统的数据信号。

综上所述，本发明的范例实施例可在时脉数据回复电路中预先存储一个预设值。此预设值是用以在数据信号与时脉信号被比较前建立时脉信号相对于数据信号的预设相位移或频率差。在某些情况下，若时脉信号的相位(或取样点)处于检测死区，则此预设相位移或频率差有助于快速驱使时脉信号离开检测死区，从而有效提高时脉数据回复电路的工作效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (17)

1.一种时脉数据回复电路，包括：

相位检测器，用以检测数据信号与时脉信号之间的相位差；

数字回路滤波器，连接至所述相位检测器；以及

相位内插器，连接至所述相位检测器与所述数字回路滤波器并用以根据所述数字回路滤波器的输出产生所述时脉信号，

其中所述数字回路滤波器用以在初始状态下自动根据存储于所述数字回路滤波器的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差，

其中所述数字回路滤波器包括：

至少一放大器，连接至所述相位检测器的输出端；以及

至少一累积器，连接至所述至少一放大器的输出端与所述相位内插器的输入端，

所述预设值是烧录于所述至少一累积器中，

其中所述至少一放大器包括第一放大器与第二放大器，所述至少一累积器包括第一累积器与第二累积器，所述第一放大器的输入端与所述第二放大器的输入端连接至所述相位检测器的所述输出端，所述第一累积器的输入端连接至所述第二放大器的输出端，所述第二累积器的输入端连接至所述第一放大器的输出端与所述第一累积器的输出端，且所述第二累积器的输出端连接至所述相位内插器。

2.根据权利要求1所述的时脉数据回复电路，其中所述预设值非由所述相位检测器提供。

3.根据权利要求1所述的时脉数据回复电路，其中所述预设值与所述相位差无关。

4.根据权利要求1所述的时脉数据回复电路，其中所述预设值是烧录于所述第一累积器中。

5.根据权利要求1所述的时脉数据回复电路，其中所述预设值为整数，且所述预设值不为零。

6.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块；以及

时脉数据回复电路，设置于所述连接接口单元与所述存储器控制电路单元的至少其中之一中，

所述时脉数据回复电路用以接收数据信号、产生时脉信号并检测所述数据信号与所述时脉信号之间的相位差，并且

所述时脉数据回复电路还用以在初始状态下自动根据存储于所述时脉数据回复电路的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差，

其中所述时脉数据回复电路包括相位检测器、数字回路滤波器及相位内插器，且所述数字回路滤波器包括：

至少一放大器，连接至所述相位检测器的输出端；以及

至少一累积器，连接至所述至少一放大器的输出端与所述相位内插器的输入端，

所述预设值是烧录于所述至少一累积器中，

其中所述至少一放大器包括第一放大器与第二放大器，所述至少一累积器包括第一累积器与第二累积器，所述第一放大器的输入端与所述第二放大器的输入端连接至所述相位检测器的所述输出端，所述第一累积器的输入端连接至所述第二放大器的输出端，所述第二累积器的输入端连接至所述第一放大器的输出端与所述第一累积器的输出端，且所述第二累积器的输出端连接至所述相位内插器。

7.根据权利要求6所述的存储器存储装置，其中所述预设值非由相位检测器提供。

8.根据权利要求6所述的存储器存储装置，其中所述预设值与所述相位差无关。

9.根据权利要求6所述的存储器存储装置，其中所述预设值是烧录于所述第一累积器中。

10.根据权利要求6所述的存储器存储装置，其中所述预设值为整数，且所述预设值不为零。

11.根据权利要求6所述的存储器存储装置，其中

所述相位内插器，连接至所述相位检测器与所述数字回路滤波器并用以根据所述数字回路滤波器的输出产生所述时脉信号，

其中所述数字回路滤波器用以在所述初始状态下自动根据所述预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的所述预设相位移或所述频率差。

12.一种快闪存储器控制器，用以控制可复写式非易失性存储器模块，且所述快闪存储器控制器包括：

时脉数据回复电路，用以接收数据信号、产生时脉信号并检测所述数据信号与所述时脉信号之间的相位差，并且

所述时脉数据回复电路还用以在初始状态下自动根据存储于所述时脉数据回复电路的预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的预设相位移或频率差，

其中所述时脉数据回复电路包括相位检测器、数字回路滤波器及相位内插器，且所述数字回路滤波器包括：

至少一放大器，连接至所述相位检测器的输出端；以及

至少一累积器，连接至所述至少一放大器的输出端与所述相位内插器的输入端，

所述预设值是烧录于所述至少一累积器中，

其中所述至少一放大器包括第一放大器与第二放大器，所述至少一累积器包括第一累积器与第二累积器，所述第一放大器的输入端与所述第二放大器的输入端连接至所述相位检测器的所述输出端，所述第一累积器的输入端连接至所述第二放大器的输出端，所述第二累积器的输入端连接至所述第一放大器的输出端与所述第一累积器的输出端，且所述第二累积器的输出端连接至所述相位内插器。

13.根据权利要求12所述的快闪存储器控制器，其中所述预设值非由相位检测器提供。

14.根据权利要求12所述的快闪存储器控制器，其中所述预设值与所述相位差无关。

15.根据权利要求12所述的快闪存储器控制器，其中所述预设值是烧录于所述第一累积器中。

16.根据权利要求12所述的快闪存储器控制器，其中所述预设值为整数，且所述预设值不为零。

17.根据权利要求12所述的快闪存储器控制器，其中

所述相位内插器，连接至所述相位检测器与所述数字回路滤波器并用以根据所述数字回路滤波器的输出产生所述时脉信号，

其中所述数字回路滤波器用以在所述初始状态下自动根据所述预设值运作，以在所述数据信号与所述时脉信号被比较前建立所述时脉信号相对于所述数据信号的所述预设相位移或所述频率差。

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