CN111585547B

CN111585547B - 信号校正电路、存储器存储装置及信号校正方法

Info

Publication number: CN111585547B
Application number: CN201910116821.4A
Authority: CN
Inventors: 吴仁钜; 廖宇强
Original assignee: Phison Electronics Corp
Current assignee: Phison Electronics Corp
Priority date: 2019-02-15
Filing date: 2019-02-15
Publication date: 2023-04-07
Anticipated expiration: 2039-02-15
Also published as: CN111585547A

Abstract

本发明的范例实施例提供一种信号校正电路、存储器存储装置及信号校正方法。所述信号校正电路包括第一相位内插器、第二相位内插器、相位检测器、控制电路及延迟电路。第一相位内插器用以接收多个第一信号并根据第一信号产生多个第一正交信号。第二相位内插器用以根据第一正交信号产生第二信号。相位检测器用以检测第二信号与第一信号的其中之一之间的相位差。控制电路用以根据相位差产生校正参数。延迟电路用以根据校正参数调整第一信号的至少其中之一，以使第一信号包括多个第二正交信号。藉此，可有效提高信号校正电路的工作效率。

Description

信号校正电路、存储器存储装置及信号校正方法

技术领域

本发明涉及一种信号校正技术，尤其涉及一种信号校正电路、存储器存储装置及信号校正方法。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

在信号传输过程中，时脉信号中的同相(in phase)分量信号与正交(quadrature)分量信号彼此可能不匹配，例如，同相分量信号与正交分量信号之间的相位差可能不为90度，从而影响信号分析效能。在某些应用中，虽可通过互斥或(Exclusive OR,XOR)闸来检测同相分量信号与正交分量信号之间的不匹配，但在实务上，互斥或闸的非理想效应可能会降低检测结果的正确性，进而降低。

发明内容

本发明提供一种信号校正电路、存储器存储装置及信号校正方法，可提高对于不匹配的信号的校正效率。

本发明的范例实施例提供一种信号校正电路，其包括第一相位内插器、第二相位内插器、相位检测器、控制电路及延迟电路。第一相位内插器用以接收多个第一信号并根据所述第一信号产生多个第一正交信号。第二相位内插器连接至所述第一相位内插器并用以根据所述第一正交信号产生第二信号。相位检测器连接至所述第二相位内插器并用以检测所述第二信号与所述第一信号的其中之一之间的相位差。控制电路连接至所述相位检测器并用以根据所述相位差产生校正参数。延迟电路连接至所述第一相位内插器与所述控制电路并用以根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。

在本发明的一范例实施例中，所述第一相位内插器根据所述第一信号产生所述第一正交信号的操作包括：对所述第一信号中的同相分量信号与正交分量信号执行相位内插，以产生所述第一正交信号的其中之一。

在本发明的一范例实施例中，所述控制电路根据所述相位差产生所述校正参数的操作包括：根据所述相位差与所述第一信号中的同相分量信号与正交分量信号之间的预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，所述控制电路根据所述相位差与所述第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的操作包括：将所述第二信号的相位设定为第一相位；获得所述第一相位与所述同相分量信号的相位之间的第一差值；将所述第二信号的所述相位设定为第二相位；获得所述第二相位与所述正交分量信号的相位之间的第二差值；以及根据所述第一差值、所述第二差值及所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，所述延迟电路根据所述校正参数调整所述第一信号的所述至少其中之一，以使所述第一信号包括所述第二正交信号的操作包括：根据所述校正参数延迟所述第一信号中的同相分量信号与正交分量信号的至少其中之一，以使所述同相分量信号与所述正交分量信号彼此正交。

在本发明的一范例实施例中，所述的信号校正电路还包括多工器，其连接至所述延迟电路与所述相位检测器。所述多工器用以根据选择信号将所述第一信号的所述其中之一传递至所述相位检测器。

在本发明的一范例实施例中，所述的信号校正电路还包括时脉数据回复电路，其连接至所述第一相位内插器。所述时脉数据回复电路用以接收所述第二正交信号与数据信号并产生输出时脉。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括信号校正电路。所述信号校正电路用以接收多个第一信号并根据所述第一信号产生多个第一正交信号。所述信号校正电路还用以根据所述第一正交信号产生第二信号。所述信号校正电路还用以检测所述第二信号与所述第一信号的其中之一之间的相位差。所述信号校正电路还用以根据所述相位差产生校正参数。所述信号校正电路还用以根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。

在本发明的一范例实施例中，所述信号校正电路根据所述第一信号产生所述第一正交信号的操作包括：对所述第一信号中的同相分量信号与正交分量信号执行相位内插，以产生所述第一正交信号的其中之一。

在本发明的一范例实施例中，所述信号校正电路根据所述相位差产生所述校正参数的操作包括：根据所述相位差与所述第一信号中的同相分量信号与正交分量信号之间的预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，所述信号校正电路根据所述相位差与所述第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的操作包括：将所述第二信号的相位设定为第一相位；获得所述第一相位与所述同相分量信号的相位之间的第一差值；将所述第二信号的所述相位设定为第二相位；获得所述第二相位与所述正交分量信号的相位之间的第二差值；以及根据所述第一差值、所述第二差值及所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，所述信号校正电路根据所述校正参数调整所述第一信号的所述至少其中之一，以使所述第一信号包括所述第二正交信号的操作包括：根据所述校正参数延迟所述第一信号中的同相分量信号与正交分量信号的至少其中之一，以使所述同相分量信号与所述正交分量信号彼此正交。

在本发明的一范例实施例中，所述信号校正电路还用以经由多工器将所述第一信号的所述其中之一传递至相位检测器，以检测所述第二信号与所述第一信号的所述其中之一之间的所述相位差。

在本发明的一范例实施例中，所述信号校正电路还用以接收所述第二正交信号与数据信号并产生输出时脉。

本发明的范例实施例另提供一种信号校正方法，其用于存储器存储装置。所述信号校正方法包括：接收多个第一信号并根据所述第一信号产生多个第一正交信号；根据所述第一正交信号产生第二信号；检测所述第二信号与所述第一信号的其中之一之间的相位差；根据所述相位差产生校正参数；以及根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。

在本发明的一范例实施例中，根据所述第一信号产生所述第一正交信号的步骤包括：对所述第一信号中的同相分量信号与正交分量信号执行相位内插，以产生所述第一正交信号的其中之一。

在本发明的一范例实施例中，根据所述相位差产生所述校正参数的步骤包括：根据所述相位差与所述第一信号中的同相分量信号与正交分量信号之间的预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，根据所述相位差与所述第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的步骤包括：将所述第二信号的相位设定为第一相位；获得所述第一相位与所述同相分量信号的相位之间的第一差值；将所述第二信号的所述相位设定为第二相位；获得所述第二相位与所述正交分量信号的相位之间的第二差值；以及根据所述第一差值、所述第二差值及所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数。

在本发明的一范例实施例中，根据所述校正参数调整所述第一信号的所述至少其中之一，以使所述第一信号包括所述第二正交信号的步骤包括：根据所述校正参数延迟所述第一信号中的同相分量信号与正交分量信号的至少其中之一，以使所述同相分量信号与所述正交分量信号彼此正交。

在本发明的一范例实施例中，所述的信号校正方法还包括：经由多工器将所述第一信号的所述其中之一传递至相位检测器，以检测所述第二信号与所述第一信号的所述其中之一之间的所述相位差。

在本发明的一范例实施例中，所述的信号校正方法还包括：由时脉数据回复电路接收所述第二正交信号与数据信号并产生输出时脉。

基于上述，第一相位内插器可接收多个第一信号并根据所述第一信号产生多个第一正交信号。第二相位内插器可根据所述第一正交信号产生第二信号。相位检测器可检测所述第二信号与所述第一信号的其中之一之间的相位差。控制电路可根据所述相位差产生校正参数。然后，延迟电路可根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。藉此，可有效将第一信号中可能不匹配的信号校正为正交信号，从而提高对于不匹配之信号的校正效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的信号校正电路的示意图；

图2是根据本发明的一范例实施例所示出的第一信号的相位的示意图；

图3是根据本发明的一范例实施例所示出的第一正交信号的相位的示意图；

图4是根据本发明的一范例实施例所示出的决定校正参数的示意图；

图5是根据本发明的一范例实施例所示出的调整第一信号的相位的示意图；

图6是根据本发明的一范例实施例所示出的信号校正方法的流程图；

图7是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图8是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图9是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图10是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

附图标记说明

10：信号校正电路

100：锁相回路电路

101、102：相位内插器

103：相位检测器

104：控制电路

105：延迟电路

106：多工器

107：时脉数据回复电路

S601：步骤(接收多个第一信号并根据第一信号产生多个第一正交信号)

S602：步骤(根据第一正交信号产生第二信号)

S603：步骤(检测第二信号与第一信号的其中之一之间的相位差)

S604：步骤(根据相位差产生校正参数)

S605：步骤(根据校正参数调整第一信号的至少其中之一，以使第一信号包括多个第二正交信号)

71、91：主机系统

710：系统总线

711：处理器

712：随机存取存储器

713：只读存储器

714：数据传输接口

72：输入/输出(I/O)装置

80：主机板

801：U盘

802：存储卡

803：固态硬盘

804：无线存储器存储装置

805：全球定位系统模块

806：网络接口卡

807：无线传输装置

808：键盘

809：屏幕

810：喇叭

92：SD卡

93：CF卡

94：嵌入式存储装置

941：嵌入式多媒体卡

942：嵌入式多芯片封装存储装置

1002：连接接口单元

1004：存储器控制电路单元

1006：可复写式非易失性存储器模块

具体实施方式

以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的信号校正电路的示意图。请参照图1，信号校正电路10可用以接收信号S0。信号S0可以是由一个锁相回路(Phase-locked loops,PLL)电路100产生。锁相回路电路100可包含于信号校正电路10内或独立于信号校正电路10之外。信号S0可包括经由多个通道独立传输的多个信号。例如，信号S0可包括信号I、Q、IB及QB。此外，信号S0中的每一个信号可视为一个时脉信号。

在理想状态下，信号I与Q预设为一正交信号组(即信号I与Q之间的相位差预设为90度)，信号IB与QB预设为一正交信号组(即信号IB与QB之间的相位差预设为90度)，信号I与IB反相(即信号I与IB之间的相位差预设为180度)，且信号Q与QB反相(即信号Q与QB之间的相位差预设为180度)。此外，信号I与Q(或IB与QB)也分别称为某一正交信号组中的同相分量信号与正交分量信号。

然而，实际上经过通道干扰后，信号S0中预设为一正交信号组的两个信号可能不呈现正交(也称为不匹配)。例如，经过通道干扰后，信号I与Q之间的相位差可能不等于90度，和/或信号IB与QB之间的相位差可能不等于90度。若预设为一正交信号组的某两个信号(例如信号I与Q)之间的相位差偏离90度太远，则使用此两个信号来分析其他信号(例如带有0/1的数据比特的数据信号)或控制其他电子元件可能会导致系统出现错误。在一范例实施例中，信号校正电路10可通过至少两个相位内插器来校正信号S0，以使经校正的信号S0包含正确的正交信号组。

在一范例实施例中，信号校正电路10包括相位内插器(也称为第一相位内插器)101、相位内插器(也称为第二相位内插器)102、相位检测器103、控制电路104、延迟电路(也称为延迟线电路)105及多工器106。延迟电路105用以接收信号S0并对信号S0进行调整以产生信号(也称为第一信号)S1。例如，延迟电路105可包括彼此串接的多个延迟单元(未示出)。每一个延迟单元可以是一个放大器或其他类型的延迟元件。延迟电路105可基于某一延迟级数来延迟信号S0中的任一信号，以改变信号的频率和/或相位。一个延迟级数对应于一个信号延迟量。不同的延迟级数对应于不同的信号延迟量。例如，延迟电路105可基于相同或不同的延迟级数来延迟信号I、Q、IB及QB。换言之，信号S1可包含经延迟的信号I、Q、IB及QB。

相位内插器101连接至延迟电路105。相位内插器101用以接收信号S1并产生信号S1’。信号S1’包含多个正交信号(也称为第一正交信号)。例如，信号S1’可包含信号I’、Q’、IB’及QB’。信号I’与Q’为一正交信号组(即信号I’与Q’之间的相位差为90度)，信号IB’与QB’为一正交信号组(即信号IB’与QB’之间的相位差为90度)，信号I’与IB’反相(即信号I’与IB’之间的相位差为180度)，且信号Q’与QB’反相(即信号Q’与QB’之间的相位差为180度)。例如，相位内插器101可对信号I与Q执行相位内插以产生信号I’。例如，相位内插器101可对信号Q与IB执行相位内插以产生信号Q’。例如，相位内插器101可对信号IB与QB执行相位内插以产生信号IB’。例如，相位内插器101可对信号QB与I执行相位内插以产生信号QB’。

图2是根据本发明的一范例实施例所示出的第一信号的相位的示意图。图3是根据本发明的一范例实施例所示出的第一正交信号的相位的示意图。请参照图2，假设经过通道干扰后，信号I与Q之间的相位差不等于90度，且信号IB与QB之间的相位差不等于90度。请参照图3，信号I’的相位可根据信号I的相位(例如i度)与Q的相位(例如q度)而获得，且信号Q’的相位可根据信号IB的相位(例如i bar度)与Q的相位而获得。例如，假设信号I的相位为0度且信号Q的相位为120度(信号I与Q之间的相位差不为90度)，则信号I’的相位可为60度((0+120)/2＝60，即(i+q)/2)，且信号Q’的相位可为150度((180+120)/2＝150，即(i bar+q)/2)。须注意的是，本发明并不限制要如何根据信号I、Q、IB及QB来产生彼此正交的信号I’与Q’(或IB’与QB’)。例如，在一范例实施例中，信号Q’的相位也可根据信号I的相位与QB的相位(例如q bar度)而获得((0+300)/2＝150，即(i+q bar)/2)。

相位内插器102连接至相位内插器101。相位内插器102可接收信号S1’并根据信号S1’产生信号(也称为第二信号)S2。例如，信号S1’中的信号I’、Q’、IB’及QB’可作为相位内插器102的基底，以产生对应于某一相位的信号S2。例如，信号S2的相位可为0度～360度中的任意度数。

相位检测器103连接至相位内插器102与多工器106。相位检测器103用以接收信号S2。此外，相位检测器103还用以从多工器106接收信号S3。多工器106连接至延迟电路105与相位检测器103。多工器106可根据信号(也称为选择信号)SEL选择性地将信号S1中的某一信号视为信号S3传递至相位检测器103。例如，信号S3可为信号I、Q、IB及QB的其中之一。相位检测器103可用以检测信号S2与S3之间的相位差。

控制电路104连接至相位内插器102、相位检测器103及延迟电路105。控制电路104可包括中央处理单元、图形处理器或是其他可程序化的一般用途或特殊用途的微处理器、数字信号处理器、可程序化控制器、特殊应用集成电路、可程序化逻辑装置或其他类似装置或这些装置的组合。控制电路104用以根据信号S2与S3之间的相位差产生校正参数CP。控制电路104可将校正参数CP提供至延迟电路105。校正参数CP用以控制延迟电路105对于信号I、Q、IB及QB中的至少一者的延迟量。例如，延迟电路105可根据校正参数CP来延迟信号S0中的信号I、Q、IB和/或QB，使得信号S1中的信号I与Q(或IB与QB)彼此正交。在一范例实施例中，信号S1中彼此正交的信号I与Q(和/或IB与QB)也称为第二正交信号。

在一范例实施例中，控制电路104可通过信号SEL指示多工器106将信号I(或Q)传递至相位检测器103并指示相位内插器102产生具有某一相位的信号S2。然后，控制电路104可根据信号S2与信号I(或Q)之间的相位差以及信号I与Q之间的预设正交关系来产生校正参数CP，以校正信号I和/或Q。类似地，在一范例实施例中，控制电路104可通过信号SEL指示多工器106将信号IB(或QB)传递至相位检测器103并指示相位内插器102产生具有某一相位的信号S2。然后，控制电路104可根据信号S2与信号IB(或QB)之间的相位差以及信号IB与QB之间的预设正交关系来产生校正参数CP，以校正信号IB和/或QB。经校正的信号I与Q(或IB与QB)可回复至预设的正交状态。

图4是根据本发明的一范例实施例所示出的决定校正参数的示意图。图5是根据本发明的一范例实施例所示出的调整第一信号的相位的示意图。请参照图1与图4，控制电路104可通过信号SEL指示多工器106将信号I传递至相位检测器103。此外，控制电路104可指示相位内插器102产生具有某一相位(也称为第一相位)的信号S2。在此，为了说明方便，是假设第一相位等于信号I’的相位。控制电路104可检测信号I与信号S2(或I’)之间的相位差θ1。相位差θ1也称为第一相位与信号I的相位之间的第一差值。根据相位差θ1以及信号I与Q之间的预设正交关系(即信号I与Q之间的预设相位差为90度)，控制电路104可获得经校正的信号Q”与信号S2之间的相位差θ2(θ2＝90-θ1)。例如，假设θ1为60度，则θ2可为30度。

在获得相位差θ1之后，控制电路104可通过信号SEL指示多工器106将信号Q传递至相位检测器103。同时，控制电路104可指示相位内插器102产生具有另一相位(也称为第二相位)的信号S2。在此，为了说明方便，是假设第二相位等于信号Q’的相位。控制电路104可检测信号Q与信号S2(或Q’)之间的相位差θ3。相位差θ3也称为第二相位与信号Q的相位之间的第二差值。根据相位差θ2、θ3及信号I’与Q’之间的正交关系(即信号I’与Q’之间的相位差为90度)，控制电路104可获得待校正的信号Q与经校正的信号Q”之间的相位差θ4(θ4＝90-θ2-θ3)。例如，假设θ2为30度且θ3为30度，则θ4可为30度。控制电路104可根据相位差θ4产生相应的校正参数CP，以指示延迟电路105延迟信号I和/或Q以将信号I与Q之间的相位差减少θ4。藉此，经校正的信号I与Q之间的相位差可回复为90度(即预设的正交状态)。

须注意的是，虽然图4的范例实施例是以信号I’与Q’的相位作为信号S2的相位的范例，然而，在另一范例实施例中，信号S2的相位也可以是以信号I’与Q’(或IB’与QB’)作为基底而产生的任意相位，本发明不加以限制。此外，虽然图4的范例实施例是以校正信号I与Q作为范例，然而，相同或相似的校正机制也可以用于校正信号IB与QB，使得经校正的信号IB与QB之间的相位差回复为90度(即预设的正交状态)，在此不重复赘述。

在一范例实施例中，信号校正电路10还包括时脉数据回复(Clock and DataRecovery,CDR)电路107。时脉数据回复电路107连接至相位内插器101。在校正信号S0(或S1)的期间，时脉数据回复电路107不被启动。例如，在校正信号S0(或S1)的期间，时脉数据回复电路107可处于禁能或闲置状态。此外，在校正信号S0(或S1)的期间，相位内插器101的输出信号(即信号S1’)的相位可被锁定(例如锁定在图3的信号I’、Q’、IB’及QB’的相位)且不受时脉数据回复电路107影响，以避免影响信号S0(或S1)的校正。

在完成对于信号S0(或S1)的校正后，信号S0(或S1)中的信号I与Q(或IB与QB)可彼此正交并作为相位内插器101的基底。此外，在完成对于信号S0(或S1)的校正后，时脉数据回复电路107可被启动以接收数据信号DATA与信号S1’并产生输出时脉CLK。在时脉数据回复电路107的运作中，相位内插器101可接收输出时脉CLK，且相位内插器101的输出信号(即信号S1’)的相位可响应于输出时脉CLK的变化而改变。藉此，在时脉数据回复电路107的运作中，信号S1’中的某一信号(例如信号I)的相位可根据数据信号DATA而被锁定在适当位置，以有效地对数据信号DATA进行取样。

图6是根据本发明的一范例实施例所示出的信号校正方法的流程图。请参照图6，在步骤S601中，接收多个第一信号并根据所述第一信号产生多个第一正交信号。在步骤S602中，根据所述第一正交信号产生第二信号。在步骤S603中，检测所述第二信号与所述第一信号的其中之一之间的相位差。在步骤S604中，根据所述相位差产生校正参数。在步骤S605中，根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。

然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

在一范例实施例中，图1的信号校正电路10可设置于存储器存储装置中。一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图7是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图8是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图7与图8，主机系统71一般包括处理器711、随机存取存储器(randomaccess memory,RAM)712、只读存储器(read only memory,ROM)713及数据传输接口714。处理器711、随机存取存储器712、只读存储器713及数据传输接口714皆连接至系统总线(system bus)710。

在本范例实施例中，主机系统71是通过数据传输接口714与存储器存储装置70连接。例如，主机系统71可经由数据传输接口714将数据存储至存储器存储装置70或从存储器存储装置70中读取数据。此外，主机系统71是通过系统总线710与I/O装置72连接。例如，主机系统71可经由系统总线710将输出信号传送至I/O装置72或从I/O装置72接收输入信号。

在本范例实施例中，处理器711、随机存取存储器712、只读存储器713及数据传输接口714可设置在主机系统71的主机板80上。数据传输接口714的数目可以是一或多个。通过数据传输接口714，主机板80可以经由有线或无线方式连接至存储器存储装置70。存储器存储装置70可例如是U盘801、存储卡802、固态硬盘(Solid State Drive,SSD)803或无线存储器存储装置804。无线存储器存储装置804可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板80也可以通过系统总线710连接至全球定位系统(Global Positioning System,GPS)模块805、网络接口卡806、无线传输装置807、键盘808、屏幕809、喇叭810等各式I/O装置。例如，在一范例实施例中，主机板80可通过无线传输装置807存取无线存储器存储装置804。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图9是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图9，在另一范例实施例中，主机系统91也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置90可为其所使用的安全数字(SecureDigital,SD)卡92、小型快闪(Compact Flash,CF)卡93或嵌入式存储装置94等各式非易失性存储器存储装置。嵌入式存储装置94包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)941和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置942等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图10是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图10，存储器存储装置1000包括连接接口单元1002、存储器控制电路单元1004与可复写式非易失性存储器模块1006。

连接接口单元1002用以将存储器存储装置1000连接至主机系统71。存储器存储装置1000可通过连接接口单元1002与主机系统71通讯。在本范例实施例中，连接接口单元1002是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元1002可与存储器控制电路单元1004封装在一个芯片中，或者连接接口单元1002是布设于一包含存储器控制电路单元1004的芯片外。

存储器控制电路单元1004用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统71的指令在可复写式非易失性存储器模块1006中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块1006是连接至存储器控制电路单元1004并且用以存储主机系统71所写入的数据。可复写式非易失性存储器模块1006可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块1006中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块1006中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块1006的存储单元可构成多个物理程序化单元，并且此些物理程序化单元可构成多个物理抹除单元。具体来说，同一条字线上的存储单元可组成一或多个物理程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的物理程序化单元可至少可被分类为下物理程序化单元与上物理程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit，LSB)是属于下物理程序化单元，并且一存储单元的最高有效比特(Most Significant Bit，MSB)是属于上物理程序化单元。一般来说，在MLC NAND型快闪存储器中，下物理程序化单元的写入速度会大于上物理程序化单元的写入速度，和/或下物理程序化单元的可靠度是高于上物理程序化单元的可靠度。

在本范例实施例中，物理程序化单元为程序化的最小单元。即，物理程序化单元为写入数据的最小单元。例如，物理程序化单元可为物理页面(page)或是实体扇(sector)。若物理程序化单元为物理页面，则此些物理程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。也即，每一物理抹除单元含有最小数目之一并被抹除的存储单元。例如，物理抹除单元为物理区块(block)。

在一范例实施例中，图10的可复写式非易失性存储器模块1006也称为快闪(flash)存储器模块。在一范例实施例中，图10的存储器控制电路单元1004也称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，信号校正电路10可设置于图10的连接接口单元1002或存储器控制电路单元1004。例如，信号校正电路10可用于处理来自主机系统的数据信号和/或时脉信号。

综上所述，第一相位内插器可接收多个第一信号并根据所述第一信号产生多个第一正交信号。第二相位内插器可根据所述第一正交信号产生第二信号。相位检测器可检测所述第二信号与所述第一信号的其中之一之间的相位差。控制电路可根据所述相位差产生校正参数。然后，延迟电路可根据所述校正参数调整所述第一信号的至少其中之一，以使所述第一信号包括多个第二正交信号。藉此，可有效将第一信号中可能不匹配的信号组校正为正交信号组，从而提高对于不匹配的信号的校正效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims

1.一种信号校正电路，包括：

第一相位内插器，用以接收多个第一信号并根据所述多个第一信号产生多个第一正交信号；

第二相位内插器，连接至所述第一相位内插器并用以根据所述多个第一正交信号产生第二信号；

相位检测器，连接至所述第二相位内插器并用以检测所述第二信号与所述多个第一信号的其中之一之间的相位差；

控制电路，连接至所述相位检测器并用以根据所述相位差产生校正参数；以及

延迟电路，连接至所述第一相位内插器与所述控制电路并用以根据所述校正参数调整所述多个第一信号的至少其中之一，以使所述多个第一信号包括多个第二正交信号。

2.根据权利要求1所述的信号校正电路，其中所述第一相位内插器根据所述多个第一信号产生所述多个第一正交信号的操作包括：

对所述多个第一信号中的同相分量信号与正交分量信号执行相位内插，以产生所述多个第一正交信号的其中之一。

3.根据权利要求1所述的信号校正电路，其中所述控制电路根据所述相位差产生所述校正参数的操作包括：

根据所述相位差与所述多个第一信号中的同相分量信号与正交分量信号之间的预设正交关系，产生所述校正参数。

4.根据权利要求3所述的信号校正电路，其中所述控制电路根据所述相位差与所述多个第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的操作包括：

将所述第二信号的相位设定为第一相位；

获得所述第一相位与所述同相分量信号的相位之间的第一差值；

将所述第二信号的所述相位设定为第二相位；

获得所述第二相位与所述正交分量信号的相位之间的第二差值；以及

根据所述第一差值、所述第二差值及所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数。

5.根据权利要求1所述的信号校正电路，其中所述延迟电路根据所述校正参数调整所述多个第一信号的所述至少其中之一，以使所述多个第一信号包括所述多个第二正交信号的操作包括：

根据所述校正参数延迟所述多个第一信号中的同相分量信号与正交分量信号的至少其中之一，以使所述同相分量信号与所述正交分量信号彼此正交。

6.根据权利要求1所述的信号校正电路，还包括：

多工器，连接至所述延迟电路与所述相位检测器，

其中所述多工器用以根据选择信号将所述多个第一信号的所述其中之一传递至所述相位检测器。

7.根据权利要求1所述的信号校正电路，还包括：

时脉数据回复电路，连接至所述第一相位内插器，

其中所述时脉数据回复电路用以接收所述多个第二正交信号与数据信号并产生输出时脉。

8.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述连接接口单元包括信号校正电路，

所述信号校正电路用以接收多个第一信号并根据所述多个第一信号产生多个第一正交信号，

所述信号校正电路还用以根据所述多个第一正交信号产生第二信号，

所述信号校正电路还用以检测所述第二信号与所述多个第一信号的其中之一之间的相位差，

所述信号校正电路还用以根据所述相位差产生校正参数，并且

所述信号校正电路还用以根据所述校正参数调整所述多个第一信号的至少其中之一，以使所述多个第一信号包括多个第二正交信号。

9.根据权利要求8所述的存储器存储装置，其中所述信号校正电路根据所述多个第一信号产生所述多个第一正交信号的操作包括：

10.根据权利要求8所述的存储器存储装置，其中所述信号校正电路根据所述相位差产生所述校正参数的操作包括：

11.根据权利要求10所述的存储器存储装置，其中所述信号校正电路根据所述相位差与所述多个第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的操作包括：

将所述第二信号的相位设定为第一相位；

将所述第二信号的所述相位设定为第二相位；

12.根据权利要求8所述的存储器存储装置，其中所述信号校正电路根据所述校正参数调整所述多个第一信号的所述至少其中之一，以使所述多个第一信号包括所述多个第二正交信号的操作包括：

13.根据权利要求8所述的存储器存储装置，其中所述信号校正电路还用以经由多工器将所述多个第一信号的所述其中之一传递至相位检测器，以检测所述第二信号与所述多个第一信号的所述其中之一之间的所述相位差。

14.根据权利要求8所述的存储器存储装置，其中所述信号校正电路还用以接收所述多个第二正交信号与数据信号并产生输出时脉。

15.一种信号校正方法，用于存储器存储装置，所述信号校正方法包括：

接收多个第一信号并根据所述多个第一信号产生多个第一正交信号；

根据所述多个第一正交信号产生第二信号；

检测所述第二信号与所述多个第一信号的其中之一之间的相位差；

根据所述相位差产生校正参数；以及

根据所述校正参数调整所述多个第一信号的至少其中之一，以使所述多个第一信号包括多个第二正交信号。

16.根据权利要求15所述的信号校正方法，其中根据所述多个第一信号产生所述多个第一正交信号的步骤包括：

17.根据权利要求15所述的信号校正方法，其中根据所述相位差产生所述校正参数的步骤包括：

根据所述相位差与所述多个第一信号中的同相分量信号与正交分量信号之间的一预设正交关系，产生所述校正参数。

18.根据权利要求17所述的信号校正方法，其中根据所述相位差与所述多个第一信号中的所述同相分量信号与所述正交分量信号之间的所述预设正交关系，产生所述校正参数的步骤包括：

将所述第二信号的相位设定为第一相位；

将所述第二信号的所述相位设定为第二相位；

19.根据权利要求15所述的信号校正方法，其中根据所述校正参数调整所述多个第一信号的所述至少其中之一，以使所述多个第一信号包括所述多个第二正交信号的步骤包括：

20.根据权利要求15所述的信号校正方法，还包括：

经由多工器将所述多个第一信号的所述其中之一传递至相位检测器，以检测所述第二信号与所述多个第一信号的所述其中之一之间的所述相位差。

21.根据权利要求15所述的信号校正方法，还包括：

由时脉数据回复电路接收所述多个第二正交信号与数据信号并产生输出时脉。