TWI663837B - 鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路 - Google Patents

鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路 Download PDF

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Abstract

本發明的一範例實施例提供一種鎖相迴路電路校正方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置。 所述方法包括：從主機系統接收第一訊號；由所述記憶體儲存裝置產生抖動訊號；根據所述第一訊號與所述抖動訊號產生第二訊號；由鎖相迴路電路對所述第二訊號執行鎖相操作以產生第三訊號；以及偵測所述第三訊號以校正所述鎖相迴路電路的電氣參數。

Description

鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路
本發明是有關於一種鎖相迴路(Phase-locked loop, PLL)電路的校正機制，且特別是有關於一種鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路。
鎖相迴路在通訊領域中應用廣泛。在鎖相迴路中，根據回授訊號，參考訊號與輸出訊號可被鎖定在相同的頻率與相位，藉以降低因訊號在傳遞過程中產生頻率偏移而在接收端電路產生的訊號誤差。在某些應用上，鎖相迴路的迴路頻寬(loop bandwidth)必須被控制在特定範圍。但是，鎖相迴路的迴路頻寬很容易因外在環境(例如溫度)、製程誤差或電壓變化而相應地變化，使得鎖相迴路的迴路頻寬校正不易。
本發明提供一種鎖相迴路電路校正方法、記憶體儲存裝置及連接介面電路，可有效校正鎖相迴路的電氣參數。
本發明的一範例實施例提供一種鎖相迴路電路校正方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置，所述鎖相迴路電路校正方法包括：從主機系統接收第一訊號；由所述記憶體儲存裝置產生抖動訊號；根據所述第一訊號與所述抖動訊號產生第二訊號；由鎖相迴路電路對所述第二訊號執行鎖相操作以產生第三訊號；以及偵測所述第三訊號以校正所述鎖相迴路電路的電氣參數。
在本發明的一範例實施例中，偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的步驟包括：調整所述鎖相迴路電路的至少一電路參數，以校正所述鎖相迴路電路的迴路頻寬或迴路抖動峰值。
在本發明的一範例實施例中，調整所述鎖相迴路電路的所述電路參數的步驟包括：調整所述鎖相迴路電路的閉迴路路徑上的電流、阻抗及增益的至少其中之一。
在本發明的一範例實施例中，偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的步驟包括：偵測所述第三訊號的訊號品質評估資訊；以及根據所述訊號品質評估資訊校正所述鎖相迴路電路的所述電氣參數。
在本發明的一範例實施例中，偵測所述第三訊號的所述訊號品質評估資訊的步驟包括：獲得所述第三訊號的量測值，其中所述量測值反映出所述第三訊號的眼寬、所述第三訊號的眼高及所述第三訊號的抖動值的其中之一。
在本發明的一範例實施例中，偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的步驟包括：將所述抖動訊號的頻率設定為第一頻率；在對根據所述第一訊號與具有所述第一頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第一量測值；根據所述第一量測值決定目標值；將所述抖動訊號的所述頻率設定為第二頻率，其中所述第二頻率不同於所述第一頻率；在對根據所述第一訊號與具有所述第二頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第二量測值；以及根據所述目標值與所述第二量測值校正所述鎖相迴路電路的所述電氣參數。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元包括鎖相迴路電路。所述連接介面單元用以從所述主機系統接收第一訊號。所述連接介面單元更用以產生抖動訊號。所述連接介面單元更用以根據所述第一訊號與所述抖動訊號產生第二訊號。所述鎖相迴路電路用以對所述第二訊號執行鎖相操作以產生第三訊號。所述連接介面單元更用以偵測所述第三訊號以校正所述鎖相迴路電路的電氣參數。
在本發明的一範例實施例中，所述連接介面單元偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：調整所述鎖相迴路電路的至少一電路參數，以校正所述鎖相迴路電路的迴路頻寬或迴路抖動峰值。
在本發明的一範例實施例中，所述連接介面單元調整所述鎖相迴路電路的所述電路參數的操作包括：調整所述鎖相迴路電路的閉迴路路徑上的電流、阻抗及增益的至少其中之一。
在本發明的一範例實施例中，所述連接介面單元偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：偵測所述第三訊號的訊號品質評估資訊；以及根據所述訊號品質評估資訊校正所述鎖相迴路電路的所述電氣參數。
在本發明的一範例實施例中，所述連接介面單元偵測所述第三訊號的所述訊號品質評估資訊的操作包括：獲得所述第三訊號的量測值，其中所述量測值反映出所述第三訊號的眼寬、所述第三訊號的眼高及所述第三訊號的抖動值的其中之一。
在本發明的一範例實施例中，所述連接介面單元偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：將所述抖動訊號的頻率設定為第一頻率；在對根據所述第一訊號與具有所述第一頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第一量測值；根據所述第一量測值決定目標值；將所述抖動訊號的所述頻率設定為第二頻率，其中所述第二頻率不同於所述第一頻率；在對根據所述第一訊號與具有所述第二頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第二量測值；以及根據所述目標值與所述第二量測值校正所述鎖相迴路電路的所述電氣參數。
本發明的一範例實施例提供一種連接介面電路，其用於將記憶體儲存裝置連接至主機系統，所述連接介面電路包括抖動控制電路、抖動產生電路、鎖相迴路電路及控制電路。所述抖動控制電路用以產生抖動訊號。所述抖動產生電路耦接所述抖動控制電路並且用以接收來自所述主機系統的第一訊號並根據所述第一訊號與所述抖動訊號產生第二訊號。所述鎖相迴路電路耦接至所述抖動產生電路並且用以對所述第二訊號執行鎖相操作以產生第三訊號。所述控制電路耦接至所述鎖相迴路電路與所述抖動控制電路並且用以偵測所述第三訊號以校正所述鎖相迴路電路的電氣參數。
在本發明的一範例實施例中，所述抖動訊號的頻率不高於所述第一訊號的頻率。
在本發明的一範例實施例中，所述控制電路偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：調整所述鎖相迴路電路的至少一電路參數，以校正所述鎖相迴路電路的迴路頻寬或迴路抖動峰值。
在本發明的一範例實施例中，所述控制電路調整所述鎖相迴路電路的所述電路參數的操作包括：調整所述鎖相迴路電路的閉迴路路徑上的電流、阻抗及增益的至少其中之一。
在本發明的一範例實施例中，所述控制電路偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：偵測所述第三訊號的訊號品質評估資訊；以及根據所述訊號品質評估資訊校正所述鎖相迴路電路的所述電氣參數。
在本發明的一範例實施例中，所述控制電路偵測所述第三訊號的所述訊號品質評估資訊的操作包括：獲得所述第三訊號的量測值，其中所述量測值反映出所述第三訊號的眼寬、所述第三訊號的眼高及所述第三訊號的抖動值的其中之一。
在本發明的一範例實施例中，所述控制電路偵測所述第三訊號以校正所述鎖相迴路電路的所述電氣參數的操作包括：將所述抖動訊號的頻率設定為第一頻率；在對根據所述第一訊號與具有所述第一頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第一量測值；根據所述第一量測值決定目標值；將所述抖動訊號的所述頻率設定為第二頻率，其中所述第二頻率不同於所述第一頻率；在對根據所述第一訊號與具有所述第二頻率的所述抖動訊號產生的所述第二訊號進行所述鎖相操作後，獲得所述第三訊號的第二量測值；以及根據所述目標值與所述第二量測值校正所述鎖相迴路電路的所述電氣參數。
在本發明的一範例實施例中，所述第一訊號為交握階段中用以建立所述主機系統與所述記憶體儲存裝置之間的連線的初始訊號。
在本發明的一範例實施例中，所述第一訊號為測試階段中用以校正所述鎖相迴路電路的測試訊號。
在本發明的一範例實施例中，所述抖動訊號用以調整所述第一訊號使得所述第二訊號之位元流的至少一上升緣或至少一下降緣有不同量的時間位移。
基於上述，在從主機系統接收到第一訊號後，可根據第一訊號與記憶體儲存裝置自身產生的抖動訊號產生第二訊號。在對第二訊號執行鎖相操作以產生第三訊號後，可偵測第三訊號以校正鎖相迴路電路的電氣參數。藉此，可提高對於鎖相迴路電路的電氣參數的校正效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的連接介面電路的示意圖。請參照圖1，連接介面電路10包括抖動產生電路11、鎖相迴路電路12、控制電路13及抖動控制電路14。抖動產生電路11耦接至鎖相迴路電路12與抖動控制電路14。控制電路13耦接至鎖相迴路電路12與抖動控制電路14。
抖動控制電路14用以產生訊號(亦稱為抖動訊號)SJ並將訊號SJ提供至抖動產生電路11。抖動產生電路11可接收來自主機系統的訊號(亦稱為第一訊號)S1以及訊號SJ。在一範例實施例中，訊號S1可為差動(differential)訊號或非差動訊號。例如，訊號S1可包括振幅相同但相位相反的兩個訊號。在一範例實施例中，訊號SJ可視為人為及/或刻意產生的雜訊。例如，訊號SJ可為弦波、方波、三角波或由上述基本波組合而成之具有固定周期之訊號。在一範例實施例中，訊號SJ的頻率(亦稱為時脈頻率)不高於訊號S1的頻率。例如，訊號SJ的頻率可為3.5MHz，且訊號S1的頻率可為100MHz。然而，在另一範例實施例中，訊號SJ與S1的頻率皆可視實務需求調整。
抖動產生電路11可根據訊號S1與訊號SJ產生訊號(亦稱為第二訊號)S2。其中，抖動產生電路11可依訊號SJ調整訊號S1使得訊號S2之位元流的至少一個上升緣或/和至少一個下降緣有不同量的時間位移。例如，抖動產生電路11可藉由加法器(adder)、插入器(injector)或電壓控制延遲電路等邏輯電路元件將訊號SJ反應至訊號S1以產生訊號S2。換言之，透過將訊號SJ反應至訊號S1，可隨機改變訊號S1的頻率、振幅、周期或其他電氣參數。
鎖相迴路電路12可從抖動產生電路11接收訊號S2。鎖相迴路電路12可對訊號S2執行鎖相操作以產生訊號(亦稱為第三訊號)S3。例如，鎖相迴路電路12為一回授電路，且鎖相迴路電路12可鎖定訊號S2與S3的頻率與相位。例如，透過鎖相迴路電路12，訊號S3的頻率與相位可分別趨近於訊號S2的頻率與相位。
控制電路13可偵測訊號S3以校正鎖相迴路電路12的迴路頻寬及/或迴路抖動峰值(loop jitter peaking)等電氣參數。例如，根據所偵測的訊號S3，控制電路13可輸出訊號(亦稱為控制訊號)SC至鎖相迴路電路12。訊號SC用以指示鎖相迴路電路12使用或調整特定電路參數。根據訊號SC，鎖相迴路電路12可自動地使用或調整特定電路參數，從而對鎖相迴路電路12的電氣參數進行校正。此外，控制電路13也可以控制抖動控制電路14以調整訊號SJ的頻率、振幅、周期或其他電氣參數。
傳統上，鎖相迴路電路12的迴路頻寬等電氣參數容易受到外在環境(例如溫度)、製程誤差或電壓變化而相應地變化，使得鎖相迴路的迴路頻寬校正不易。然而，在圖1的範例實施例中，在將訊號SJ反映至訊號S1之後，透過對訊號S3進行偵測並根據偵測結果調整鎖相迴路電路12的電路參數，可有效對鎖相迴路電路12的迴路頻寬及/或迴路抖動峰值等電氣參數進行校正。
圖2是根據本發明的另一範例實施例所繪示的連接介面電路的示意圖。請參照圖2，連接介面電路20包括抖動控制電路21、抖動產生電路22、鎖相迴路電路23及控制電路24。抖動控制電路21用以提供訊號SJ。例如，抖動控制電路21可相同或相似於圖1的範例實施例中的抖動控制電路14。
抖動產生電路22可接收訊號S1與SJ並根據訊號S1與SJ產生訊號S2。例如，抖動產生電路22可將訊號SJ反映至訊號S1，藉以影響訊號S2的頻率、振幅、周期或其他電氣參數。在一範例實施例中，抖動產生電路22可包括一電壓控制延遲電路。電壓控制延遲電路可為一延遲線(delay line)電路並包括多個延遲元件。電壓控制延遲電路可接收訊號S1並根據訊號SJ對訊號S1進行延遲以輸出經延遲的訊號S1(即訊號S2)。藉此，訊號SJ可用於控制訊號S1(或訊號S2)的頻率、振幅、周期或其他電氣參數。
鎖相迴路電路23包括相位偵測器(phase detector, PD)電路231、充電幫浦(charge pump, CP)電路232、壓控振盪器(voltage controlled oscillator, VCO)電路233及迴路濾波器(loop filter, LP)電路234。充電幫浦電路232耦接至相位偵測器電路231、壓控振盪器電路233及迴路濾波器電路234。相位偵測器電路231用以比較訊號S2與訊號S3的相位。充電幫浦電路232用以根據相位偵測器電路231的比較結果輸出表示升壓(boost)或降壓(buck)的訊號Vout。
迴路濾波器電路234為低通濾波器(lowpass filter, LPF)並且用以濾除訊號Vout的高頻噪聲(high frequency noise)。例如，迴路濾波器電路234可包括電阻Rf及電容Cf。電阻Rf的第一端接收訊號Vout。電阻Rf的第二端耦接電容Cf的第一端，且電容Cf的第二端耦接至參考電位(例如，接地)。須注意的是，在另一範例實施例中，迴路濾波器電路234的電路結構可視實務需求加以調整。
壓控振盪器電路233用以根據訊號Vout輸出訊號S3，且訊號S3的頻率受控於訊號Vout。例如，當訊號Vout的電壓增加時，訊號S3的頻率可能提高。當訊號Vout的電壓降低時，訊號S3的頻率可能降低。此外，壓控振盪器電路233可將訊號S3回授至相位偵測器電路231。
控制電路24用以偵測訊號S3。在一範例實施例中，控制電路13可偵測訊號S3的訊號品質評估資訊。例如，控制電路13可偵測訊號S3並獲得訊號S3的一個量測值作為訊號S3的訊號品質評估資訊。此量測值可反映出訊號S3的眼寬(eye width)、訊號S3的眼高(eye high)及訊號S3的抖動值(或抖動大小)的至少其中之一。
一般來說，訊號S3的眼寬越寬及/或眼高越寬，對於訊號S3的取樣越容易且越精確。反之，若訊號S3的眼寬越窄及/或眼高越窄，則對於訊號S3的取樣越困難且越不精確。例如，訊號S3的眼寬及/或眼高可透過描繪訊號S3的眼圖或對訊號S3執行其他訊號分析手段而獲得。
根據訊號S3的訊號品質評估資訊，控制電路24可輸出訊號SC。根據訊號SC，鎖相迴路電路23的特定電路參數可被調整。例如，根據訊號SC，鎖相迴路電路23的閉迴路(close loop)路徑上的電流、阻抗及增益的至少其中一者可被調整。以圖2為例，相位偵測器電路231、充電幫浦電路232、壓控振盪器電路233及迴路濾波器電路234皆位於鎖相迴路電路23的閉迴路路徑上。因此，根據訊號SC，相位偵測器電路231的增益(Kpd)、流經充電幫浦電路232的電流(Icp)、迴路濾波器電路234的阻抗及/或調整壓控振盪器電路233的增益(Kvco)皆可被調整，以對鎖相迴路電路12的迴路頻寬及/或迴路抖動峰值等電氣參數進行校正。
圖3A是根據本發明的一範例實施例所繪示的控制電路的示意圖。請參照圖2與圖3A，控制電路34包括訊號品質偵測電路341、緩衝器342及決策電路343。訊號品質偵測電路341耦接至緩衝器342與決策電路343。訊號品質偵測電路341用以接收訊號S3並對訊號S3進行分析以獲得訊號S3的一個量測值(即訊號品質評估資訊)。
在校正鎖相迴路電路23時，決策電路343可產生指示使用不同電路參數的訊號SC。此外，在校正鎖相迴路電路23時，決策電路343也可對訊號SJ的頻率進行調整。對應於鎖相迴路電路23的特定電路參數被改變及/或訊號SJ的頻率被調整，訊號S3的眼寬、眼高及抖動值的至少其中一者可能對應地改變。訊號品質偵測電路341可持續對訊號S3進行偵測與分析並獲得相應的量測值。訊號品質偵測電路341可將所測得的量測值與當時採用的參數設定(例如電路參數及/或訊號SJ的頻率)進行配對並儲存至緩衝器342。決策電路343可從緩衝器342中讀取並比較所儲存的量測值。在連續調整鎖相迴路電路23的特定電路參數及/或訊號SJ的頻率後，決策電路343可根據緩衝器342中儲存的量測值來產生訊號SC。例如，根據緩衝器342中儲存的某一量測值(例如最大眼寬值、最大眼高值或最小抖動值)所產生的訊號SC，決策電路343可指示鎖相迴路電路23使用特定電路參數(例如，調整壓控振盪器電路233的增益至特定值)，以穩定鎖相迴路電路23的迴路頻寬及/或將鎖相迴路電路23的迴路頻寬控制在特定範圍。
在圖2與圖3的一範例實施例中，決策電路343可指示抖動控制電路21將訊號SJ的頻率設定為某一頻率(亦稱為第一頻率)。根據訊號S1與具有第一頻率的訊號SJ，抖動產生電路22可產生訊號S2。鎖相迴路電路23可對訊號S2執行鎖相操作以產生訊號S3。訊號品質偵測電路341可分析訊號S3以獲得訊號S3的一個量測值(亦稱為第一量測值)並將第一量測值記錄於緩衝器342。此第一量測值可反映出基於使用具有第一頻率的訊號SJ而產生的第三訊號(或第二訊號)的眼寬、眼高或抖動值。
在獲得第一量測值之後，決策電路343可根據第一量測值決定一個目標值並將此目標值記錄於緩衝器342。然後，決策電路343可指示抖動控制電路21將訊號SJ的頻率設定為另一頻率(亦稱為第二頻率)。根據訊號S1與具有第二頻率的訊號SJ，抖動產生電路22可產生訊號S2。鎖相迴路電路23可對訊號S2執行鎖相操作以產生訊號S3。訊號品質偵測電路341可分析訊號S3以獲得訊號S3的另一個量測值(亦稱為第二量測值)並將第二量測值記錄於緩衝器342。此第二量測值可反映出基於使用具有第二頻率的訊號SJ而產生的第三訊號(或第二訊號)的眼寬、眼高或抖動值。決策電路343可根據目標值與第二量測值來校正鎖相迴路電路23的電氣參數。
圖3B是根據本發明的一範例實施例所繪示的第三訊號的示意圖。圖3C是根據本發明的一範例實施例所繪示的頻率對應量測值的曲線圖。
請參照圖3B與圖3C，對於訊號S3的一個眼來說，脈寬UI等於眼寬EW與抖動值(G1+G2)的和。圖3B中的斜線(或抖動)部分表示訊號S3的抖動。第一頻率(例如1MHz)對應於功率0db(低頻)。第二頻率(例如3.5MHz)對應於功率-3db(目標頻寬)。第一量測值反映出基於使用具有第一頻率的訊號SJ而產生的第三訊號的抖動值。第二量測值反映出基於使用具有第二頻率的訊號SJ而產生的第三訊號的抖動值。假設當訊號SJ的頻率為第一頻率時所測得的第一量測值為100皮秒(picosecond)，則可將第一量測值乘上0.707(-3db)而獲得目標值為70皮秒。
在調整訊號SJ的頻率為第二頻率並測得第二量測值後，若第二量測值不等於(或不接近)目標值，則鎖相迴路電路23的一或多個電路參數可被持續調整。在調整鎖相迴路電路23的一或多個電路參數後，若所測得的第二量測值等於(或接近)目標值，表示完成鎖相迴路電路23的迴路頻寬及/或迴路抖動峰值等電氣參數之校正。
在圖3的一範例實施例中，訊號品質偵測電路341可包括眼寬偵測器及/或眼高偵測器。此外，控制電路13、24或34可包括取樣電路、正反器、比較器、微處理器、微控制器及/或嵌入式控制器等邏輯電路元件，以實現前述功能。
須注意的是，雖然圖3B與圖3C的範例實施例是以第三訊號的抖動值作為訊號品質評估資訊的範例，然而，本發明並不限制訊號品質評估資訊的類型。在另一範例實施例中，其餘與第三訊號之訊號品質相關的資訊(第三訊號的眼寬或眼高)皆可作為訊號品質評估資訊。隨著訊號品質評估資訊的類型改變，控制電路的內部電路及其功能亦可相應改變。此外，前述範例實施例中提及的電路元件耦接關係僅為範例，非用以限定本發明。在另一範例實施例中，更多的電路元件亦可以加入至所述連接介面電路中以提供額外功能，視實務需求而定。
在前述範例實施例中，連接介面電路10及/或20可設置在記憶體儲存裝置中，以接收來自主機系統的訊號S1。圖4與圖5是根據本發明的範例實施例所繪示的執行鎖相迴路電路的校正的時機的示意圖。在一範例實施例中，鎖相迴路電路12及/或23的校正操作可在記憶體儲存裝置本身的測試階段中執行，如圖4所示。例如，此測試階段可以是記憶體儲存裝置出廠前或維修時。在圖4的範例實施例中，主機系統例如為測試主機，且訊號S1例如為此測試階段中用以校正鎖相迴路電路12及/或23的測試訊號。
在一範例實施例中，鎖相迴路電路12及/或23的校正操作可在記憶體儲存裝置與主機系統之間的交握階段中(即時間點T0至T1之間)執行，如圖5所示。在此交握階段中，記憶體儲存裝置與主機系統之間會相互傳遞初始訊號(亦稱為交握訊號)以建立連線。換言之，在圖5的範例實施例中，所傳遞的訊號S1為交握階段中用以建立主機系統與記憶體儲存裝置之間的連線的初始訊號。在完成交握階段(即時間點T1之後)之後，可進入傳輸階段(即時間點T1至T2之間)。在傳輸階段中，記憶體儲存裝置可利用經校正的鎖相迴路電路12及/或23來解析來自主機系統的資料訊號。
圖6是根據本發明的一範例實施例所繪示的鎖相迴路電路校正方法的流程圖。請參照圖6，在步驟S601中，從主機系統接收第一訊號。在步驟S602中，由記憶體儲存裝置產生抖動訊號。在步驟S603中，根據第一訊號與抖動訊號產生第二訊號。在步驟S604中，由鎖相迴路電路對第二訊號執行鎖相操作以產生第三訊號。在步驟S605中，偵測第三訊號以校正鎖相迴路電路的電氣參數。
然而，圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖6中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖7與圖8，主機系統71一般包括處理器711、隨機存取記憶體(random access memory, RAM)712、唯讀記憶體(read only memory, ROM)713及資料傳輸介面714。處理器711、隨機存取記憶體712、唯讀記憶體713及資料傳輸介面714皆耦接至系統匯流排(system bus)710。
在本範例實施例中，主機系統71是透過資料傳輸介面714與記憶體儲存裝置70耦接。例如，主機系統71可經由資料傳輸介面714將資料儲存至記憶體儲存裝置70或從記憶體儲存裝置70中讀取資料。此外，主機系統71是透過系統匯流排710與I/O裝置72耦接。例如，主機系統71可經由系統匯流排710將輸出訊號傳送至I/O裝置72或從I/O裝置72接收輸入訊號。
在本範例實施例中，處理器711、隨機存取記憶體712、唯讀記憶體713及資料傳輸介面714可設置在主機系統71的主機板80上。資料傳輸介面714的數目可以是一或多個。透過資料傳輸介面714，主機板80可以經由有線或無線方式耦接至記憶體儲存裝置70。記憶體儲存裝置70可例如是隨身碟801、記憶卡802、固態硬碟(Solid State Drive, SSD)803或無線記憶體儲存裝置204。無線記憶體儲存裝置804可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板80也可以透過系統匯流排710耦接至全球定位系統(Global Positioning System, GPS)模組805、網路介面卡806、無線傳輸裝置807、鍵盤808、螢幕809、喇叭810等各式I/O裝置。例如，在一範例實施例中，主機板80可透過無線傳輸裝置807存取無線記憶體儲存裝置804。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖9，在另一範例實施例中，主機系統91也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置90可為其所使用的安全數位(Secure Digital, SD)卡92、小型快閃(Compact Flash, CF)卡93或嵌入式儲存裝置94等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置94包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)941及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置942等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖10，記憶體儲存裝置1000包括連接介面單元1002、記憶體控制電路單元1004與可複寫式非揮發性記憶體模組1006。須注意的是，連接介面單元1002可包含圖1的範例實施例中的連接介面電路10或圖2的範例實施例中的連接介面電路20。
連接介面單元1002用以將記憶體儲存裝置70耦接至主機系統71。在本範例實施例中，連接介面單元1002是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元1002亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元1002可與記憶體控制電路單元1004封裝在一個晶片中，或者連接介面單元1002是佈設於一包含記憶體控制電路單元1004之晶片外。
記憶體控制電路單元1004用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統71的指令在可複寫式非揮發性記憶體模組1006中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組1006是耦接至記憶體控制電路單元1004並且用以儲存主機系統71所寫入之資料。可複寫式非揮發性記憶體模組1006可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組1006中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組1006的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
綜上所述，在從主機系統接收到第一訊號後，可根據第一訊號與記憶體儲存裝置自身產生的抖動訊號產生第二訊號。在對第二訊號執行鎖相操作以產生第三訊號後，可偵測第三訊號以校正鎖相迴路電路的電氣參數。藉此，可提高對於鎖相迴路電路的電氣參數的校正效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20‧‧‧連接介面電路
11、22‧‧‧抖動產生電路
12、23‧‧‧鎖相迴路電路
13、24、34‧‧‧控制電路
14、21‧‧‧抖動控制電路
231‧‧‧相位偵測器電路
232‧‧‧充電幫浦電路
233‧‧‧壓控振盪器電路
234‧‧‧迴路濾波器電路
341‧‧‧訊號品質偵測電路
342‧‧‧緩衝器
343‧‧‧決策電路
S601‧‧‧步驟(從主機系統接收第一訊號)
S602‧‧‧步驟(由記憶體儲存裝置產生抖動訊號)
S603‧‧‧步驟(根據第一訊號與抖動訊號產生第二訊號)
S604‧‧‧步驟(由鎖相迴路電路對第二訊號執行鎖相操作以產生第三訊號)
S605‧‧‧步驟(偵測第三訊號以校正鎖相迴路電路的電氣參數)
71、91‧‧‧主機系統
710‧‧‧系統匯流排
711‧‧‧處理器
712‧‧‧隨機存取記憶體
713‧‧‧唯讀記憶體
714‧‧‧資料傳輸介面
72‧‧‧輸入/輸出(I/O)裝置
80‧‧‧主機板
801‧‧‧隨身碟
802‧‧‧記憶卡
803‧‧‧固態硬碟
804‧‧‧無線記憶體儲存裝置
805‧‧‧全球定位系統模組
806‧‧‧網路介面卡
807‧‧‧無線傳輸裝置
808‧‧‧鍵盤
809‧‧‧螢幕
810‧‧‧喇叭
92‧‧‧SD卡
93‧‧‧CF卡
94‧‧‧嵌入式儲存裝置
941‧‧‧嵌入式多媒體卡
942‧‧‧嵌入式多晶片封裝儲存裝置
1002‧‧‧連接介面單元
1004‧‧‧記憶體控制電路單元
1006‧‧‧可複寫式非揮發性記憶體模組
圖1是根據本發明的一範例實施例所繪示的連接介面電路的示意圖。 圖2是根據本發明的另一範例實施例所繪示的連接介面電路的示意圖。 圖3A是根據本發明的一範例實施例所繪示的控制電路的示意圖。 圖3B是根據本發明的一範例實施例所繪示的第三訊號的示意圖。 圖3C是根據本發明的一範例實施例所繪示的頻率對應量測值的曲線圖。 圖4與圖5是根據本發明的範例實施例所繪示的執行鎖相迴路電路的校正的時機的示意圖。 圖6是根據本發明的一範例實施例所繪示的鎖相迴路電路校正方法的流程圖。 圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

Claims (26)

  1. 一種鎖相迴路電路校正方法，用於包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，該鎖相迴路電路校正方法包括：從一主機系統接收一第一訊號，其中該第一訊號為一交握階段中用以建立該主機系統與該記憶體儲存裝置之間的連線的初始訊號；由該記憶體儲存裝置產生一抖動訊號；根據該第一訊號與該抖動訊號產生一第二訊號；由一鎖相迴路電路對該第二訊號執行一鎖相操作以產生一第三訊號；以及偵測該第三訊號以校正該鎖相迴路電路的一電氣參數。
  2. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中該抖動訊號的頻率不高於該第一訊號的頻率。
  3. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中偵測該第三訊號以校正該鎖相迴路電路的該電氣參數的步驟包括：調整該鎖相迴路電路的至少一電路參數，以校正該鎖相迴路電路的一迴路頻寬或一迴路抖動峰值。
  4. 如申請專利範圍第3項所述的鎖相迴路電路校正方法，其中調整該鎖相迴路電路的該至少一電路參數的步驟包括：調整該鎖相迴路電路的一閉迴路路徑上的電流、阻抗及增益的至少其中之一。
  5. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中偵測該第三訊號以校正該鎖相迴路電路的該電氣參數的步驟包括：偵測該第三訊號的一訊號品質評估資訊；以及根據該訊號品質評估資訊校正該鎖相迴路電路的該電氣參數。
  6. 如申請專利範圍第5項所述的鎖相迴路電路校正方法，其中偵測該第三訊號的該訊號品質評估資訊的步驟包括：獲得該第三訊號的一量測值，其中該量測值反映出該第三訊號的眼寬、該第三訊號的眼高及該第三訊號的抖動值的其中之一。
  7. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中偵測該第三訊號以校正該鎖相迴路電路的該電氣參數的步驟包括：將該抖動訊號的頻率設定為一第一頻率；在對根據該第一訊號與具有該第一頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第一量測值；根據該第一量測值決定一目標值；將該抖動訊號的該頻率設定為一第二頻率，其中該第二頻率不同於該第一頻率；在對根據該第一訊號與具有該第二頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第二量測值；以及根據該目標值與該第二量測值校正該鎖相迴路電路的該電氣參數。
  8. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中該第一訊號還包括一測試階段中用以校正該鎖相迴路電路的測試訊號。
  9. 如申請專利範圍第1項所述的鎖相迴路電路校正方法，其中該抖動訊號用以調整該第一訊號使得該第二訊號之位元流的至少一上升緣或至少一下降緣有不同量的時間位移。
  10. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該連接介面單元包括一鎖相迴路電路，其中該連接介面單元用以從該主機系統接收一第一訊號，其中該連接介面單元更用以產生一抖動訊號，其中該連接介面單元更用以根據該第一訊號與該抖動訊號產生一第二訊號，其中該鎖相迴路電路用以對該第二訊號執行一鎖相操作以產生一第三訊號，其中該連接介面單元更用以偵測該第三訊號以校正該鎖相迴路電路的一電氣參數，其中該連接介面單元偵測該第三訊號以校正該鎖相迴路電路的該電氣參數的操作包括：將該抖動訊號的頻率設定為一第一頻率；在對根據該第一訊號與具有該第一頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第一量測值；根據該第一量測值決定一目標值；將該抖動訊號的該頻率設定為一第二頻率，其中該第二頻率不同於該第一頻率；在對根據該第一訊號與具有該第二頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第二量測值；以及根據該目標值與該第二量測值校正該鎖相迴路電路的該電氣參數。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該抖動訊號的頻率不高於該第一訊號的頻率。
  12. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該連接介面單元偵測該第三訊號以校正該鎖相迴路電路的該電氣參數的操作包括：調整該鎖相迴路電路的至少一電路參數，以校正該鎖相迴路電路的一迴路頻寬或一迴路抖動峰值。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該連接介面單元調整該鎖相迴路電路的該至少一電路參數的操作包括：調整該鎖相迴路電路的一閉迴路路徑上的電流、阻抗及增益的至少其中之一。
  14. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一量測值與該第二量測值屬於該第三訊號的訊號品質評估資訊。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該訊號品質評估資訊反映出該第三訊號的眼寬、該第三訊號的眼高及該第三訊號的抖動值的其中之一。
  16. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一訊號為一交握階段中用以建立該主機系統與該記憶體儲存裝置之間的連線的初始訊號。
  17. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一訊號為一測試階段中用以校正該鎖相迴路電路的測試訊號。
  18. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該抖動訊號用以調整該第一訊號使得該第二訊號之位元流的至少一上升緣或至少一下降緣有不同量的時間位移。
  19. 一種連接介面電路，用於將一記憶體儲存裝置連接至一主機系統，該連接介面電路包括：一抖動控制電路，用以產生一抖動訊號；一抖動產生電路，耦接該抖動控制電路並且用以接收來自該主機系統的一第一訊號並根據該第一訊號與該抖動訊號產生一第二訊號；一鎖相迴路電路，耦接至該抖動產生電路並且用以對該第二訊號執行一鎖相操作以產生一第三訊號；以及一控制電路，耦接至該鎖相迴路電路與該抖動控制電路並且用以偵測該第三訊號的一量測值並根據該量測值校正該鎖相迴路電路的一電氣參數，其中該量測值反映出該第三訊號的眼寬與該第三訊號的眼高的其中之一。
  20. 如申請專利範圍第19項所述的連接介面電路，其中該抖動訊號的頻率不高於該第一訊號的頻率。
  21. 如申請專利範圍第19項所述的連接介面電路，其中該控制電路偵測該第三訊號的該量測值並根據該量測值校正該鎖相迴路電路的該電氣參數的操作包括：調整該鎖相迴路電路的至少一電路參數，以校正該鎖相迴路電路的一迴路頻寬或一迴路抖動峰值。
  22. 如申請專利範圍第21項所述的連接介面電路，其中該控制電路調整該鎖相迴路電路的該至少一電路參數的操作包括：調整該鎖相迴路電路的一閉迴路路徑上的電流、阻抗及增益的至少其中之一。
  23. 如申請專利範圍第19項所述的連接介面電路，其中該控制電路偵測該第三訊號的該量測值並根據該量測值校正該鎖相迴路電路的該電氣參數的操作包括：將該抖動訊號的頻率設定為一第一頻率；在對根據該第一訊號與具有該第一頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第一量測值；根據該第一量測值決定一目標值；將該抖動訊號的該頻率設定為一第二頻率，其中該第二頻率不同於該第一頻率；在對根據該第一訊號與具有該第二頻率的該抖動訊號產生的該第二訊號進行該鎖相操作後，獲得該第三訊號的一第二量測值；以及根據該目標值與該第二量測值校正該鎖相迴路電路的該電氣參數。
  24. 如申請專利範圍第19項所述的連接介面電路，其中該第一訊號為一交握階段中用以建立該主機系統與該記憶體儲存裝置之間的連線的初始訊號。
  25. 如申請專利範圍第19項所述的連接介面電路，其中該第一訊號為一測試階段中用以校正該鎖相迴路電路的測試訊號。
  26. 如申請專利範圍第19項所述的連接介面電路，其中該抖動訊號用以調整該第一訊號使得該第二訊號之位元流的至少一上升緣或至少一下降緣有不同量的時間位移。
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