TW201639308A - 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法 - Google Patents

時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法 Download PDF

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Abstract

一種時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法。所述模組包括取樣電路、第一邏輯電路模組、延遲電路模組、第二邏輯電路模組、頻率調整電路及時脈控制電路。取樣電路根據多個參考時脈來對資料訊號進行取樣。第一邏輯電路模組根據取樣結果執行第一邏輯操作。延遲電路模組延遲第一邏輯操作的第一邏輯結果。第二邏輯電路模組根據第一邏輯結果與延遲後的第一邏輯結果執行第二邏輯操作。頻率調整電路根據第二邏輯操作的結果輸出頻率調整訊號並且時脈控制電路據以執行相位鎖定。藉此，可降低所述時脈資料回復電路模組的電路複雜度。

Description

時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
本發明是有關於一種時脈資料回復電路，且特別是有關於一種時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法。
在訊號傳輸系統中，傳送端根據其時脈來產生資料訊號並將此資料訊號傳送至接收端。而接收端為了正確地識別資料訊號之邏輯位準，接收端必須根據與傳送端之時脈同步之時脈來讀取此資料訊號。因此，接收端往往會使用時脈資料回復電路(Clock and Data Recovery,CDR)來回復傳送端之時脈。
在某些情況下，接收端可能會偵測資料訊號的頻率並且根據所偵測到的頻率來對一個參考時脈進行取樣，據以執行較為精確的相位鎖定。然而，利用資料訊號的頻率來對參考時脈進行取樣會產生較大的系統功耗並且需要電路複雜度很高的電路來對取樣結果進行處理，導致設計成本上升。
有鑑於此，本發明提供一種時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法，藉由改變取樣方式與對於取樣結果的處理方式，可降低系統功耗、降低電路複雜度並執行精確的相位鎖定。
本發明的一範例實施例提供一種時脈資料回復電路模組，其包括資料頻率偵測電路與時脈控制電路。所述資料頻率偵測電路包括取樣電路模組、第一邏輯電路模組、延遲電路模組、第二邏輯電路模組及頻率調整電路。所述取樣電路模組包括多個取樣電路並且用以根據多個參考時脈來對所述資料訊號進行取樣並且輸出取樣結果。所述第一邏輯電路模組耦接至所述取樣電路並且用以根據所述取樣結果執行第一邏輯操作並且輸出第一邏輯結果。所述延遲電路模組耦接至所述第一邏輯電路模組並且用以延遲所述第一邏輯結果並且輸出延遲後的所述第一邏輯結果。所述第二邏輯電路模組耦接至所述延遲電路模組並且用以根據所述第一邏輯結果與延遲後的所述第一邏輯結果執行第二邏輯操作並且輸出第二邏輯結果。所述頻率調整電路耦接至所述第二邏輯電路模組並且用以根據所述第二邏輯結果輸出第一頻率調整訊號。所述時脈控制電路耦接至所述資料頻率偵測電路並且用以根據所述第一頻率調整訊號與所述資料訊號的頻率來執行相位鎖定。
在本發明的一範例實施例中，所述參考時脈包括第一參考時脈、第二參考時脈及第三參考時脈，所述取樣電路模組包括 第一取樣電路、第二取樣電路及第三取樣電路。所述第一取樣電路用以根據所述第一參考時脈對所述資料訊號進行取樣並且輸出第一取樣結果。所述第二取樣電路用以根據所述第二參考時脈對所述資料訊號進行取樣並且輸出第二取樣結果。所述第三取樣電路用以根據所述第三參考時脈對所述資料訊號進行取樣並且輸出第三取樣結果。
在本發明的一範例實施例中，所述取樣結果包括第一取樣結果、第二取樣結果及第三取樣結果，所述第一邏輯電路模組包括第一子邏輯電路與第二子邏輯電路。所述第一子邏輯電路用以根據所述第一取樣結果與所述第二取樣結果執行第一子邏輯操作並且輸出第一子邏輯結果。所述第二子邏輯電路用以根據所述第二取樣結果與所述第三取樣結果執行第二子邏輯操作並且輸出第二子邏輯結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，所述延遲電路模組包括第一延遲電路與第二延遲電路。所述第一延遲電路用以延遲所述第一子邏輯結果並且輸出第一延遲結果。所述第二延遲電路用以延遲所述第二子邏輯結果並且輸出第二延遲結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，延遲後的所述第一邏輯結果包括經由延遲所述第一子邏輯結果而獲得的第一延遲結果與經由延遲所述第二子邏輯結果而獲得的第二延遲結果，所述第二邏輯電 路模組包括第三子邏輯電路與第四子邏輯電路。所述第三子邏輯電路用以根據所述第二子邏輯結果與所述第一延遲結果執行第三子邏輯操作並且輸出第三子邏輯結果。所述第四子邏輯電路用以根據所述第一子邏輯結果與所述第二延遲結果執行第四子邏輯操作並且輸出第四子邏輯結果。
在本發明的一範例實施例中，若所述第二邏輯結果符合第一條件，所述頻率調整電路用以輸出升頻調整訊號，若所述第二邏輯結果符合第二條件，所述頻率調整電路用以輸出降頻調整訊號。
在本發明的一範例實施例中，所述時脈控制電路包括第一電荷幫浦、低通濾波電路及壓控振盪電路。所述第一電荷幫浦耦接至所述資料頻率偵測電路並且用以根據所述第一頻率調整訊號輸出第一頻率調整電壓。所述低通濾波電路耦接至所述第一電荷幫浦並且用以根據所述第一頻率調整電壓輸出頻率控制電壓。所述壓控振盪電路耦接至所述低通濾波電路並且用以根據所述頻率控制電壓輸出回授時脈。
在本發明的一範例實施例中，所述時脈控制電路更包括相位偵測電路與第二電荷幫浦。所述相位偵測電路耦接至所述壓控振盪電路並且用以偵測所述資料訊號與所述回授時脈之間的相位差。所述第二電荷幫浦耦接至所述相位偵測電路並且用以根據所述相位差輸出第二頻率調整電壓。所述低通濾波電路更用以根據所述第二頻率調整電壓輸出所述頻率控制電壓。
在本發明的一範例實施例中，所述時脈控制電路更包括調變電路。所述調變電路耦接至所述相位偵測電路並且用以根據所述相位差輸出第一相位控制電壓與第二相位控制電壓。所述壓控振盪電路更用以接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，所述調變電路包括相位調整電路、反相電路及相位控制電路。所述相位調整電路用以根據所述相位差輸出第一相位調整訊號與第二相位調整訊號。所述反相電路耦接至所述相位調整電路並且用以將所述第二相位調整訊號反相。所述相位控制電路耦接至所述相位調整電路與所述反相電路並且用以根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
在本發明的一範例實施例中，所述時脈資料回復電路模組更包括時脈頻率偵測電路。所述時脈頻率偵測電路耦接至所述第一電荷幫浦。所述時脈頻率偵測電路用以偵測回授時脈與預設參考時脈的頻率差並且根據所述頻率差輸出第二頻率調整訊號。所述第一電荷幫浦更用以根據所述第二頻率調整訊號輸出所述第一頻率調整電壓。所述資料頻率偵測電路僅在所述資料訊號的頻率變化量大於預設值時被啟動。
本發明的另一範例實施例提供一種記憶體儲存裝置，其 包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元包括時脈資料回復電路模組。所述時脈資料回復電路模組包括資料頻率偵測電路與時脈控制電路。所述資料頻率偵測電路包括取樣電路模組、第一邏輯電路模組、延遲電路模組、第二邏輯電路模組及頻率調整電路。所述取樣電路模組包括多個取樣電路並且用以根據多個參考時脈來對所述資料訊號進行取樣並且輸出取樣結果。所述第一邏輯電路模組耦接至所述取樣電路並且用以根據所述取樣結果執行第一邏輯操作並且輸出第一邏輯結果。所述延遲電路模組耦接至所述第一邏輯電路模組並且用以延遲所述第一邏輯結果並且輸出延遲後的所述第一邏輯結果。所述第二邏輯電路模組耦接至所述延遲電路模組並且用以根據所述第一邏輯結果與延遲後的所述第一邏輯結果執行第二邏輯操作並且輸出第二邏輯結果。所述頻率調整電路耦接至所述第二邏輯電路模組並且用以根據所述第二邏輯結果輸出第一頻率調整訊號。所述時脈控制電路耦接至所述資料頻率偵測電路並且用以根據所述第一頻率調整訊號與所述資料訊號的頻率來執行相位鎖定。
在本發明的一範例實施例中，所述參考時脈包括第一參考時脈、第二參考時脈及第三參考時脈，所述取樣電路模組包括 第一取樣電路、第二取樣電路及第三取樣電路。所述第一取樣電路用以根據所述第一參考時脈對所述資料訊號進行取樣並且輸出第一取樣結果。所述第二取樣電路用以根據所述第二參考時脈對所述資料訊號進行取樣並且輸出第二取樣結果。所述第三取樣電路用以根據所述第三參考時脈對所述資料訊號進行取樣並且輸出第三取樣結果。
在本發明的一範例實施例中，所述取樣結果包括第一取樣結果、第二取樣結果及第三取樣結果，所述第一邏輯電路模組包括第一子邏輯電路與第二子邏輯電路。所述第一子邏輯電路用以根據所述第一取樣結果與所述第二取樣結果執行第一子邏輯操作並且輸出第一子邏輯結果。所述第二子邏輯電路用以根據所述第二取樣結果與所述第三取樣結果執行第二子邏輯操作並且輸出第二子邏輯結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，所述延遲電路模組包括第一延遲電路與第二延遲電路。所述第一延遲電路用以延遲所述第一子邏輯結果並且輸出第一延遲結果。所述第二延遲電路用以延遲所述第二子邏輯結果並且輸出第二延遲結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，延遲後的所述第一邏輯結果包括經由延遲所述第一子邏輯結果而獲得的第一延遲結果與經由延遲所述第二子邏輯結果而獲得的第二延遲結果，所述第二邏輯電 路模組包括第三子邏輯電路與第四子邏輯電路。所述第三子邏輯電路用以根據所述第二子邏輯結果與所述第一延遲結果執行第三子邏輯操作並且輸出第三子邏輯結果。所述第四子邏輯電路用以根據所述第一子邏輯結果與所述第二延遲結果執行第四子邏輯操作並且輸出第四子邏輯結果。
在本發明的一範例實施例中，若所述第二邏輯結果符合第一條件，所述頻率調整電路用以輸出升頻調整訊號，若所述第二邏輯結果符合第二條件，所述頻率調整電路用以輸出降頻調整訊號。
在本發明的一範例實施例中，所述時脈控制電路包括第一電荷幫浦、低通濾波電路及壓控振盪電路。所述第一電荷幫浦耦接至所述資料頻率偵測電路並且用以根據所述第一頻率調整訊號輸出第一頻率調整電壓。所述低通濾波電路耦接至所述第一電荷幫浦並且用以根據所述第一頻率調整電壓輸出頻率控制電壓。所述壓控振盪電路耦接至所述低通濾波電路並且用以根據所述頻率控制電壓輸出回授時脈。
在本發明的一範例實施例中，所述時脈控制電路更包括相位偵測電路與第二電荷幫浦。所述相位偵測電路耦接至所述壓控振盪電路並且用以偵測所述資料訊號與所述回授時脈之間的相位差。所述第二電荷幫浦耦接至所述相位偵測電路並且用以根據所述相位差輸出第二頻率調整電壓。所述低通濾波電路更用以根據所述第二頻率調整電壓輸出所述頻率控制電壓。
在本發明的一範例實施例中，所述時脈控制電路更包括調變電路。所述調變電路耦接至所述相位偵測電路並且用以根據所述相位差輸出第一相位控制電壓與第二相位控制電壓。所述壓控振盪電路更用以接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，所述調變電路包括相位調整電路、反相電路及相位控制電路。所述相位調整電路用以根據所述相位差輸出第一相位調整訊號與第二相位調整訊號。所述反相電路耦接至所述相位調整電路並且用以將所述第二相位調整訊號反相。所述相位控制電路耦接至所述相位調整電路與所述反相電路並且用以根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
在本發明的一範例實施例中，所述時脈資料回復電路模組更包括時脈頻率偵測電路。所述時脈頻率偵測電路耦接至所述第一電荷幫浦。所述時脈頻率偵測電路用以偵測回授時脈與預設參考時脈的頻率差並且根據所述頻率差輸出第二頻率調整訊號。所述第一電荷幫浦更用以根據所述第二頻率調整訊號輸出所述第一頻率調整電壓。所述資料頻率偵測電路僅在所述資料訊號的頻率變化量大於預設值時被啟動。
本發明的另一範例實施例提供一種相位鎖定方法，其包 括：根據多個參考時脈來對資料訊號進行取樣並且輸出取樣結果；根據所述取樣結果執行第一邏輯操作並且輸出第一邏輯結果；延遲所述第一邏輯結果並且輸出延遲後的所述第一邏輯結果；根據所述第一邏輯結果與延遲後的所述第一邏輯結果執行第二邏輯操作並且輸出第二邏輯結果；根據所述第二邏輯結果輸出第一頻率調整訊號；以及根據所述第一頻率調整訊號與所述資料訊號的頻率來執行相位鎖定。
在本發明的一範例實施例中，所述參考時脈包括第一參考時脈、第二參考時脈及第三參考時脈，其中根據所述參考時脈來對所述資料訊號進行取樣並且輸出所述取樣結果的步驟包括：根據所述第一參考時脈對所述資料訊號進行取樣並且輸出第一取樣結果；根據所述第二參考時脈對所述資料訊號進行取樣並且輸出第二取樣結果；以及根據所述第三參考時脈對所述資料訊號進行取樣並且輸出第三取樣結果。
在本發明的一範例實施例中，所述取樣結果包括第一取樣結果、第二取樣結果及第三取樣結果，其中根據所述取樣結果執行所述第一邏輯操作並且輸出所述第一邏輯結果的步驟包括：根據所述第一取樣結果與所述第二取樣結果執行第一子邏輯操作並且輸出第一子邏輯結果；以及根據所述第二取樣結果與所述第三取樣結果執行第二子邏輯操作並且輸出第二子邏輯結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，其中延遲所述第一邏輯結果並 且輸出延遲後的所述第一邏輯結果的步驟包括：延遲所述第一子邏輯結果並且輸出第一延遲結果；以及延遲所述第二子邏輯結果並且輸出第二延遲結果。
在本發明的一範例實施例中，所述第一邏輯結果包括第一子邏輯結果與第二子邏輯結果，延遲後的所述第一邏輯結果包括經由延遲所述第一子邏輯結果而獲得的第一延遲結果與經由延遲所述第二子邏輯結果而獲得的第二延遲結果，其中根據所述第一邏輯結果與延遲後的所述第一邏輯結果執行所述第二邏輯操作並且輸出所述第二邏輯結果的步驟包括：根據所述第二子邏輯結果與所述第一延遲結果執行第三子邏輯操作並且輸出第三子邏輯結果；以及根據所述第一子邏輯結果與所述第二延遲結果執行第四子邏輯操作並且輸出第四子邏輯結果。
在本發明的一範例實施例中，根據所述第二邏輯結果輸出所述第一頻率調整訊號的步驟包括：若所述第二邏輯結果符合第一條件，輸出升頻調整訊號；以及若所述第二邏輯結果符合一第二條件，輸出降頻調整訊號。
在本發明的一範例實施例中，根據所述第一頻率調整訊號與所述資料訊號的所述頻率來執行所述相位鎖定的步驟包括：根據所述第一頻率調整訊號輸出第一頻率調整電壓；根據所述第一頻率調整電壓輸出頻率控制電壓；以及根據所述頻率控制電壓輸出回授時脈。
在本發明的一範例實施例中，根據所述第一頻率調整訊 號與所述資料訊號的所述頻率來執行所述相位鎖定的步驟更包括：偵測所述資料訊號與所述回授時脈之間的相位差；根據所述相位差輸出第二頻率調整電壓；以及根據所述第二頻率調整電壓輸出所述頻率控制電壓。
在本發明的一範例實施例中，根據所述第一頻率調整訊號與所述資料訊號的所述頻率來執行所述相位鎖定的步驟更包括：根據所述相位差輸出第一相位控制電壓與第二相位控制電壓；以及接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，根據所述相位差輸出所述第一相位控制電壓與所述第二相位控制電壓的步驟包括：根據所述相位差輸出第一相位調整訊號與第二相位調整訊號；將所述第二相位調整訊號反相；以及根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
在本發明的一範例實施例中，所述相位鎖定方法更包括：偵測回授時脈與預設參考時脈的頻率差並且根據所述頻率差輸出第二頻率調整訊號；以及根據所述第二頻率調整訊號輸出所述第一頻率調整電壓，其中根據所述參考時脈來對所述資料訊號進行取樣的步驟僅在所述資料訊號的頻率變化量大於預設值時被執行。
本發明的另一範例實施例提供一種時脈資料回復電路模組，其包括相位偵測電路、調變電路及壓控振盪電路。所述相位偵測電路用以偵測資料訊號與回授時脈之間的相位差。所述調變電路耦接至所述相位偵測電路並且用以根據所述相位差輸出第一相位控制電壓與第二相位控制電壓。所述壓控振盪電路耦接至所述調變電路。所述壓控振盪電路用以接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，所述調變電路包括相位調整電路、反相電路及相位控制電路。所述相位調整電路用以根據所述相位差輸出第一相位調整訊號與第二相位調整訊號。所述反相電路耦接至所述相位控制電路並且用以將所述第二相位調整訊號反相。所述相位控制電路耦接至所述相位調整電路與所述反相電路並且用以根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元包括時脈資料回復電路模組。所述時 脈資料回復電路模組包括相位偵測電路、調變電路及壓控振盪電路。所述相位偵測電路用以偵測資料訊號與回授時脈之間的相位差。所述調變電路耦接至所述相位偵測電路並且用以根據所述相位差輸出第一相位控制電壓與第二相位控制電壓。所述壓控振盪電路耦接至所述調變電路。所述壓控振盪電路用以接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，所述調變電路包括相位調整電路、反相電路及相位控制電路。所述相位調整電路用以根據所述相位差輸出第一相位調整訊號與第二相位調整訊號。所述反相電路耦接至所述相位控制電路並且用以將所述第二相位調整訊號反相。所述相位控制電路耦接至所述相位調整電路與所述反相電路並且用以根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
本發明的另一範例實施例提供一種相位鎖定方法，其包括：偵測資料訊號與回授時脈之間的相位差；根據所述相位差輸出第一相位控制電壓與第二相位控制電壓；以及接收所述第一相位控制電壓與所述第二相位控制電壓並且根據所述第一相位控制電壓與所述第二相位控制電壓來輸出所述回授時脈。
在本發明的一範例實施例中，根據所述相位差輸出所述第一相位控制電壓與所述第二相位控制電壓的步驟包括：根據所 述相位差輸出第一相位調整訊號與第二相位調整訊號；將所述第二相位調整訊號反相；以及根據所述第一相位調整訊號與反相後的所述第二相位調整訊號輸出所述第一相位控制電壓與所述第二相位控制電壓。
基於上述，本發明可根據多個參考時脈來對資料訊號進行取樣，並透過執行複雜度較低的邏輯運算來產生對應的頻率調整訊號以執行後續的相位鎖定。藉此，相對於傳統的時脈資料回復電路，本發明可基於較低的系統功耗與較低的電路複雜度來完成相位鎖定。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、90‧‧‧時脈資料回復電路模組
11、21、91‧‧‧資料頻率偵測電路
12、92‧‧‧時脈控制電路
121、125、921、925‧‧‧電荷幫浦
122、922‧‧‧低通濾波電路
123、823、923‧‧‧壓控振盪電路
124、924‧‧‧相位偵測電路
126、626、926‧‧‧調變電路
DATA‧‧‧資料訊號
FAS_1、FAS_2‧‧‧頻率調整訊號
FAV_1、FAV_2‧‧‧頻率調整電壓
FCV‧‧‧頻率控制電壓
PD‧‧‧相位差
PCV_1、PCV_2‧‧‧相位控制電壓
CLK_FB‧‧‧回授時脈
220‧‧‧取樣電路模組
221~223‧‧‧取樣電路
230‧‧‧決策電路模組
23、25‧‧‧邏輯電路模組
231、232、251、252‧‧‧子邏輯電路
24‧‧‧延遲電路模組
241、242‧‧‧延遲電路
26‧‧‧頻率調整電路
SR_1~SR_3‧‧‧取樣結果
CLK_1~CLK_3‧‧‧參考頻率
LR_1~LR_4‧‧‧子邏輯結果
LR_1’、LR_2’‧‧‧延遲結果
401、402、501、502‧‧‧頻率值
631‧‧‧相位調整電路
632‧‧‧反相電路
633‧‧‧相位控制電路
L‧‧‧電感
C1~C3‧‧‧電容
93‧‧‧時脈頻率偵測電路
CLK_D‧‧‧預設參考時脈
1000‧‧‧記憶體儲存裝置
1100‧‧‧主機系統
1200‧‧‧電腦
1220‧‧‧微處理器
1240‧‧‧隨機存取記憶體
1260‧‧‧系統匯流排
1280‧‧‧資料傳輸介面
1300‧‧‧輸入/輸出裝置
2100‧‧‧滑鼠
2200‧‧‧鍵盤
2300‧‧‧顯示器
2400‧‧‧印表機
2500‧‧‧隨身碟
2600‧‧‧記憶卡
2700‧‧‧固態硬碟
3100‧‧‧數位相機
3200‧‧‧SD卡
3300‧‧‧MMC卡
3400‧‧‧記憶棒
3500‧‧‧CF卡
3600‧‧‧嵌入式儲存裝置
4020‧‧‧連接介面單元
4040‧‧‧記憶體控制電路單元
4060‧‧‧可複寫式非揮發性記憶體模組
S1401~S1403‧‧‧步驟
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路模組的示意圖。
圖2是根據本發明的一範例實施例所繪示的資料頻率偵測電路的示意圖。
圖3至圖5是根據本發明的一範例實施例所繪示的處理取樣結果的示意圖。
圖6是根據本發明的一範例實施例所繪示的調變電路的示意圖。
圖7是根據本發明的一範例實施例所繪示的根據相位控制訊號所對應的頻率偏移的示意圖。
圖8是根據本發明的一範例實施例所繪示的壓控振盪電路的示意圖。
圖9是根據本發明的另一範例實施例所繪示的根據相位控制訊號所對應的頻率偏移的示意圖。
圖10是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖11是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖12是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖13是繪示圖10所示的記憶體儲存裝置的概要方塊圖。
圖14是根據本發明的一範例實施例所繪示的相位鎖定方法。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種 連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路模組的示意圖。
請參照圖1，時脈資料回復電路模組10包括資料頻率偵測電路11與時脈控制電路12。
資料頻率偵測電路11用以根據多個參考時脈來對資料訊號DATA進行取樣並且根據所獲得的取樣結果來輸出頻率調整訊號FAS_1。
時脈控制電路12耦接至資料頻率偵測電路11。時脈控制電路12用以根據頻率調整訊號FAS_1與資料訊號DATA的頻率來執行相位鎖定並且輸出一時脈(以下亦稱為回授時脈)CLK_FB。也就是說，時脈控制電路12至少會根據資料頻率偵測電路11的輸出來調整回授時脈CLK_FB的頻率。
在本範例實施例中，資料頻率偵測電路11會對取樣結果進行處理並且據以判斷目前回授時脈CLK_FB的頻率與資料訊號DATA的頻率之間的相對關係。若目前回授時脈CLK_FB的頻率低於資料訊號DATA的頻率，則資料頻率偵測電路11會輸出用以提升回授時脈CLK_FB之頻率的頻率調整訊號FAS_1。若目前回授時脈CLK_FB的頻率高於資料訊號DATA的頻率，則資料頻率偵測電路11會輸出用以降低回授時脈CLK_FB之頻率的頻率調整訊號FAS_1。
圖2是根據本發明的一範例實施例所繪示的資料頻率偵測電路的示意圖。
請參照圖2，資料頻率偵測電路11包括取樣電路模組220與決策電路模組230。
取樣電路模組220用以接收資料訊號DATA與多個參考時脈。取樣電路模組220會根據此些參考時脈來對資料訊號DATA進行取樣並輸出取樣結果。例如，在本範例實施例中，取樣電路模組220包括取樣電路221~223。取樣電路221用以根據參考時脈CLK_1對資料訊號DATA進行取樣並且輸出取樣結果SR_1。取樣電路222用以根據參考時脈CLK_2對資料訊號DATA進行取樣並且輸出取樣結果SR_2。取樣電路223用以根據參考時脈CLK3對資料訊號DATA進行取樣並且輸出取樣結果SR_3。例如，取樣電路221~223是分別根據參考時脈CLK_1~CLK_3的上升緣或下降緣來對資料訊號DATA進行取樣。
值得一提的是，在以下的範例實施例中，取樣電路模組220中取樣電路的數目、用來對資料訊號DATA進行取樣的參考時脈的數目以及所輸出的取樣結果的數目都是以「3個」作為範例。然而，在另一範例實施例中，取樣電路模組220中取樣電路的數目、用來對資料訊號DATA進行取樣的參考時脈的數目以及所輸出的取樣結果的數目也可以是更多或更少。
決策電路模組230耦接至取樣電路模組220。決策電路模組230用以對取樣結果執行至少一延遲操作與至少一邏輯操作並 根據此些操作的結果來輸出頻率調整訊號FAS_1。每一個延遲操作可由至少一個正向或反向延遲電路執行。每一個邏輯操作可實施為一個邏輯閘或包含多個邏輯閘的邏輯電路。在本範例實施例中，所述邏輯操作至少包括異或(XOR)操作與且(AND)操作。在另一範例實施例中，所述邏輯操作還可以包括任意的邏輯操作或以任意的邏輯操作取代。
在本範例實施例中，決策電路模組230包括邏輯電路模組23、延遲電路模組24、邏輯電路模組25及頻率調整電路26。
邏輯電路模組23用以根據取樣結果SR_1~SR_3執行邏輯操作(以下亦稱為第一邏輯操作)並且輸出第一邏輯操作的邏輯結果。
在本範例實施例中，邏輯電路模組23包括子邏輯電路231與232。子邏輯電路231用以接收取樣結果SR_1與SR_2。子邏輯電路231會根據取樣結果SR_1與SR_2執行對應的邏輯操作(以下亦稱為第一子邏輯操作)並且輸出子邏輯結果LR_1。子邏輯電路232用以接收取樣結果SR_2與SR_3。子邏輯電路232會根據取樣結果SR_2與SR_3執行對應的邏輯操作(以下亦稱為第二子邏輯操作)並且輸出子邏輯結果LR_2。在本範例實施例中，子邏輯電路231與232分別是一個異或閘或至少包含一個異或閘的邏輯電路。在本範例實施例中，第一子邏輯操作與第二子邏輯操作分別是一個異或操作或至少包含一個異或操作的邏輯操作組合。然而，在另一範例實施例中，邏輯電路模組23也可以包含與圖2 所示不同的邏輯電路。
延遲電路模組24耦接至邏輯電路模組23並且用以延遲第一邏輯操作的邏輯結果(例如，子邏輯結果LR_1與LR_2)。
在本範例實施例中，延遲電路模組24包括延遲電路241與242。延遲電路241用以接收並延遲子邏輯結果LR_1並且輸出延遲結果LR_1’。延遲電路242用以接收並延遲子邏輯結果LR_2並且輸出延遲結果LR_2’。在本範例實施例中，延遲電路241與242分別包括至少一個正向或反向延遲元件。本發明並不限制延遲電路241與242中延遲元件的種類與數目。在本範例實施例中，延遲電路241與242分別用以將接收到的訊號延遲一個時脈週期。然而，在另一範例實施例中，延遲電路241與242亦可以分別將接收到的訊號延遲多個時脈週期，視其中的延遲元件之數目而定。
邏輯電路模組25耦接至延遲電路模組24。邏輯電路模組25用以根據子邏輯結果LR_1與LR_2以及延遲結果LR_1’(即，延遲後的邏輯結果LR_1)與LR_2’(即，延遲後的邏輯結果LR_2)執行另一邏輯操作(以下亦稱為第二邏輯操作)並且輸出第二邏輯操作的邏輯結果。
在本範例實施例中，邏輯電路模組25包括子邏輯電路251與252。子邏輯電路251用以接收子邏輯結果LR_2與延遲結果LR_1’。子邏輯電路251會根據子邏輯結果LR_2與延遲結果LR_1’執行對應的邏輯操作(以下亦稱為第三子邏輯操作)並且輸出 子邏輯結果LR_3。子邏輯電路252用以接收子邏輯結果LR_1與延遲結果LR_2’。子邏輯電路252會根據子邏輯結果LR_1與延遲結果LR_2’執行對應的邏輯操作(以下亦稱為第四子邏輯操作)並且輸出子邏輯結果LR_4。在本範例實施例中，子邏輯電路251與252分別是一個且閘或至少包含一個且閘的邏輯電路。在本範例實施例中，第三子邏輯操作與第四子邏輯操作分別是一個且操作或至少包含一個且操作的邏輯操作組合。然而，在另一範例實施例中，邏輯電路模組25也可以包含與圖2所示不同的邏輯電路。
頻率調整電路26耦接至邏輯電路模組25。頻率調整電路26用以根據第二邏輯操作的邏輯結果(例如，子邏輯結果LR_3與LR_4)來產生並輸出頻率調整訊號FAS_1。頻率調整訊號FAS_1可以是升頻調整訊號或降頻調整訊號。升頻調整訊號用以提高回授時脈CLK_FB之頻率。降頻調整訊號用以降低回授時脈CLK_FB之頻率。例如，頻率調整電路26會接收子邏輯結果LR_3並且判斷子邏輯結果LR_3是否符合一預設條件(以下亦稱為第一條件)。若子邏輯結果LR_3符合第一條件，頻率調整電路26會輸出升頻調整訊號。若子邏輯結果LR_3不符合第一條件，則頻率調整電路26不會輸出升頻調整訊號。例如，頻率調整電路26會接收子邏輯結果LR_4並且判斷子邏輯結果LR_4是否符合另一預設條件(以下亦稱為第二條件)。若子邏輯結果LR_4符合第二條件，頻率調整電路26會輸出降頻調整訊號。若子邏輯結果LR_4不符合第二條件，則頻率調整電路26不會輸出降頻調整訊號。在一範例實施例 中，頻率調整電路26可包括至少一個濾波電路。例如，只有在子邏輯結果LR_3是一個預設狀態(例如，邏輯位準「1」)時，頻率調整電路26會輸出升頻調整訊號；只有在子邏輯結果LR_4是一個預設狀態(例如，邏輯位準「1」)時，頻率調整電路26會輸出降頻調整訊號。
圖3至圖5是根據本發明的一範例實施例所繪示的處理取樣結果的示意圖。
請同時參照圖2至圖4，假設在一時間區間中回授時脈CLK_FB的頻率值402低於資料訊號DATA的頻率值401，則在根據參考時脈CLK_1~CLK_3來對資料訊號DATA進行取樣之後，可獲得取樣結果SR_1~SR_3。在對取樣結果SR_1與SR_2執行異或操作之後，可獲得子邏輯結果LR_1。在對取樣結果SR_2與SR_3執行異或操作之後，可獲得子邏輯結果LR_2。例如，子邏輯結果LR_1與LR_2的波形呈現於圖4，但不限於此。在將子邏輯結果LR_1延遲一個時脈週期之後，若對延遲後的子邏輯結果LR_1(即，延遲結果LR_1’)與子邏輯結果LR_2執行且操作，則子邏輯結果LR_3的邏輯位準「1」會被獲得。因此，頻率調整電路26會輸出升頻調整訊號。
請同時參照圖2、圖3及圖5，假設在另一時間區間中回授時脈CLK_FB的頻率值502高於資料訊號DATA的頻率值501，則在根據參考時脈CLK_1~CLK_3來對資料訊號DATA進行取樣之後，可獲得取樣結果SR_1~SR_3。在對取樣結果SR_1與SR_2 執行異或操作之後，可獲得子邏輯結果LR_1。在對取樣結果SR_2與SR_3執行異或操作之後，可獲得子邏輯結果LR_2。例如，子邏輯結果LR_1與LR_2的波形呈現於圖5，但不限於此。在將子邏輯結果LR_2延遲一個時脈週期之後，若對子邏輯結果LR_1與延遲後的子邏輯結果LR_2(即，延遲結果LR_2’)執行且操作，則子邏輯結果LR_4的邏輯位準「1」會被獲得。因此，頻率調整電路26會輸出降頻調整訊號。
值得一提的是，本發明的決策電路模組並不限於採用圖2之範例實施例所呈現的電路布局，且決策電路模組可執行的邏輯操作也不限於上述。在另一範例實施例中，若決策電路模組包含具有不同邏輯閘的邏輯電路及/或決策電路模組中邏輯電路的電路布局改變，則每一個邏輯電路所對應的邏輯操作亦可以改變，本發明不加以限制。此外，在另一範例實施例中，若決策電路模組的電路布局與圖2之範例實施例所呈現的電路布局不同，則頻率調整電路對於上述第一條件與上述第二條件的設定亦可能改變，而不限於圖2至圖5的範例實施例之設定。
請再次參照圖1，時脈控制電路12還可以包括電荷幫浦121、低通濾波電路122及壓控振盪電路123。
電荷幫浦121耦接至資料頻率偵測電路11。電荷幫浦121用以根據頻率調整訊號FAS_1對其中的一或多個電容進行充/放電以輸出頻率調整電壓FAV_1。例如，反應於升頻調整訊號，電荷幫浦121會輸出用以提高回授時脈CLK_FB之頻率的頻率調整電 壓FAV_1；反應於降頻調整訊號，電荷幫浦121會輸出用以降低回授時脈CLK_FB之頻率的頻率調整電壓FAV_1。
低通濾波電路122耦接至電荷幫浦121。低通濾波電路122用以根據頻率調整電壓FAV_1輸出頻率控制電壓FCV。
壓控振盪電路123耦接至低通濾波電路122。壓控振盪電路123用以根據頻率控制電壓FCV輸出回授時脈CLK_FB。例如，壓控振盪電路123可包括石英晶體振盪器(crystal oscillator)等晶體振盪器或非晶體振盪器(non-crystal oscillator)。若頻率控制電壓FCV的電壓值升高，則回授時脈CLK_FB的頻率可能會增加。若頻率控制電壓FCV的電壓值降低，則回授時脈CLK_FB的頻率可能會降低。
在另一範例實施例中，時脈控制電路12還包括相位偵測電路124與電荷幫浦125。
相位偵測電路124耦接至壓控振盪電路123。相位偵測電路124用以偵測並輸出資料訊號DATA與回授時脈CLK_FB之間的相位差(phase difference)PD。
電荷幫浦125耦接至相位偵測電路124。電荷幫浦125用以根據相位差PD對其中的一或多個電容進行充/放電以輸出頻率調整電壓FAV_2。藉此，低通濾波電路122也可以接收頻率調整電壓FAV_2並且根據頻率調整電壓FAV_1與FAV_2的至少其中之一來輸出頻率控制電壓FCV至壓控振盪電路123。其中，在本範例實施例中，電荷幫浦125及低通濾波電路122可組合為一積 分增益調變器(Integral Gain Converter,Ki converter)。
在另一範例實施例中，時脈控制電路12還包括調變電路126。
調變電路126耦接至相位偵測電路124。調變電路126用以根據相位差PD輸出相位控制電壓PCV_1與PCV_2。相位控制電壓PCV_1與PCV_2會被同步輸出至壓控振盪電路123並且同時用以控制回授時脈CLK_FB的頻率。壓控振盪電路123會接收相位控制電壓PCV_1與PCV_2並且根據相位控制電壓PCV_1與PCV_2來輸出回授時脈CLK_FB。其中，在本範例實施例中，調變電路126可例如是一比例增益調變器(Proportional Gain Converter,Kp converter)。
值得一提的是，在本範例實施例中，頻率控制電壓FCV是用以對回授時脈CLK_FB的頻率進行粗調，而相位控制電壓PCV_1與PCV_2則是同時用以對回授時脈CLK_FB的頻率進行細調。例如，若回授時脈CLK_FB的頻率與資料訊號DATA的頻率差距較大(例如，差距大於一個門檻值)，則頻率控制電壓FCV會主要地被用以對回授時脈CLK_FB的頻率進行較大幅度的調整，以加快追到資料訊號DATA的頻率；而若回授時脈CLK_FB的頻率與資料訊號DATA的頻率已經很接近了(例如，差距小於此門檻值)，則相位控制電壓PCV_1與PCV_2會主要地被用以對回授時脈CLK_FB的頻率進行較小幅度的調整，以較精確地將回授時脈CLK_FB的頻率鎖定在資料訊號DATA的頻率。
圖6是根據本發明的一範例實施例所繪示的調變電路的示意圖。
請參照圖6，調變電路626包括相位調整電路631、反相電路632及相位控制電路633。
相位調整電路631用以根據相位差PD產生並輸出相位調整訊號PAS_1與PAS_2。相位調整訊號PAS_1是用以指示增加回授時脈CLK_FB的頻率。相位調整訊號PAS_2是用以指示降低回授時脈CLK_FB的頻率。
反相電路632耦接至相位調整電路631。反相電路632用以接收相位調整訊號PAS_2並且將相位調整訊號PAS_2反相。例如，若相位調整訊號PAS_2的邏輯位準是「1」，則反相後的相位調整訊號PAS_2的邏輯位準變為「0」；若相位調整訊號PAS_2的邏輯位準是「0」，則反相後相位調整訊號PAS_2的邏輯位準變為「1」。例如，反相電路632包括一或多個反相元件(例如，反相器)。反相電路632會輸出相位調整訊號PAS_2’(即，反相後的相位調整訊號PAS_2)。
相位控制電路633耦接至相位調整電路631與反相電路632。相位控制電路633用以接收相位調整訊號PAS_1與相位調整訊號PAS_2’並且根據相位調整訊號PAS_1與相位調整訊號PAS_2’輸出相位控制電壓PCV_1與PCV_2。在本範例實施例中，相位控制電壓PCV_1與PCV_2會被同步輸出。然而，在另一範例實施例中，根據不同的使用情境，亦可能只有相位控制電壓PCV_1 與PCV_2的其中之一被輸出。
圖7是根據本發明的一範例實施例所繪示的根據相位控制訊號所對應的頻率偏移的示意圖。圖8是根據本發明的一範例實施例所繪示的壓控振盪電路的示意圖。
請參照圖7與圖8，假設相位調整訊號PAS_1的邏輯位準「1」是指示增加回授時脈CLK_FB的頻率，並且相位調整訊號PAS_2的邏輯位準「1」是指示降低回授時脈CLK_FB的頻率。此外，假設壓控振盪電路823包括電感L與電容C1~C3，則相位控制電壓PCV_1是用以輸入至壓控振盪電路823中的電容C1，相位控制電壓PCV_2是用以輸入至壓控振盪電路823中的電容C2。
若相位調整訊號PAS_1的邏輯位準為「0」且相位調整訊號PAS_2的邏輯位準為「0」，則預設的頻率偏移是「+5MHz」；但是，經過相位控制電路633與壓控振盪電路123的處理，實際的頻率偏移會被控制在「0MHz」(亦即，不改變回授時脈CLK_FB的頻率)，符合相位調整訊號PAS_1與PAS_2的指示。
若相位調整訊號PAS_1的邏輯位準為「0」且相位調整訊號PAS_2的邏輯位準為「1」，則預設的頻率偏移是「0MHz」；但是，經過相位控制電路633與壓控振盪電路123的處理，實際的頻率偏移會被控制在「-5MHz」(亦即，降低回授時脈CLK_FB的頻率)，符合相位調整訊號PAS_1與PAS_2的指示。
若相位調整訊號PAS_1的邏輯位準為「1」且相位調整訊號PAS_2的邏輯位準為「0」，則預設的頻率偏移是「+10MHz」； 但是，經過相位控制電路633與壓控振盪電路123的處理，實際的頻率偏移會被控制在「+5MHz」(亦即，增加回授時脈CLK_FB的頻率)，符合相位調整訊號PAS_1與PAS_2的指示。
若相位調整訊號PAS_1的邏輯位準為「1」且相位調整訊號PAS_2的邏輯位準為「1」，則預設的頻率偏移是「+5MHz」；但是，經過相位控制電路633與壓控振盪電路123的處理，實際的頻率偏移會被控制在「0MHz」(亦即，增加回授時脈CLK_FB的頻率)，符合相位調整訊號PAS_1與PAS_2的指示。
在本範例實施例中，透過兩個的相位控制訊號來分別指示增加與降低回授時脈CLK_FB的頻率並且將其中一個反相，將可強化對於雜訊的抗干擾能力。特別是，對於電荷幫浦的不匹配效應亦可加以改善。
圖9是根據本發明的另一範例實施例所繪示的根據相位控制訊號所對應的頻率偏移的示意圖。
請參照圖9，時脈資料回復電路模組90包括資料頻率偵測電路91、時脈控制電路92及時脈頻率偵測電路93。時脈控制電路92可以包括電荷幫浦921、低通濾波電路922、壓控振盪電路923、相位偵測電路924、電荷幫浦925及調變電路926。然而，資料頻率偵測電路91與時脈控制電路92分別相同或相似於圖1中的資料頻率偵測電路11與時脈控制電路12，故在此便不贅述。
時脈頻率偵測電路93耦接至電荷幫浦921。時脈頻率偵測電路93用以偵測回授時脈CLK_FB與預設參考時脈CLK_D的 頻率差並且根據此頻率差輸出頻率調整訊號FAS_2。電荷幫浦921會根據頻率調整訊號FAS_1與頻率調整訊號FAS_2的至少其中之一來輸出頻率調整電壓FAV_1。
一般來說，預設參考時脈CLK_D的頻率遠低於資料訊號DATA的頻率，因此時脈頻率偵測電路93運作的系統功耗會小於資料頻率偵測電路91運作的系統功耗。但是，相對於資料頻率偵測電路91，時脈頻率偵測電路93對於頻率/相位的鎖定能力則較差。特別是，當資料訊號DATA的頻率發生抖動時，時脈頻率偵測電路93的頻率/相位鎖定能力會大幅下降。
在本範例實施例中，在一般情況下，時脈頻率偵測電路93會被啟動，而資料頻率偵測電路91不被啟動。此一般情況指的是資料訊號DATA的頻率相對穩定的情況，例如，資料訊號DATA在一預設時間範圍內的頻率變化量小於一預設值時。藉此，透過時脈頻率偵測電路93的運作可維持基本的頻率/相位鎖定能力並且可節省系統功耗。然而，在資料訊號DATA的頻率相對不穩定的情況下，資料頻率偵測電路91會被啟動以提高對於資料訊號DATA的頻率/相位鎖定能力。此資料訊號DATA的頻率相對不穩定的情況指的是，例如，資料訊號DATA的頻率發生抖動時。例如，當資料訊號DATA在一預設時間範圍內的頻率變化量大於此預設值時，可判定資料訊號DATA的頻率相對不穩定。爾後，若資料訊號DATA的頻率恢復穩定，則資料頻率偵測電路91會再被關閉。
值得一提的是，在一範例實施例中，上述範例實施例中所提及的時脈資料回復電路模組會被應用在記憶體儲存裝置或用以控制記憶體儲存裝置的記憶體控制電路單元中。然而，在另一範例實施例中，所述時脈資料回復電路模組亦可以被應用在任何資料傳輸裝置中。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖10是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖11是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖10，主機系統1100一般包括電腦1200與輸入/輸出(input/output,I/O)裝置1300。電腦1200包括微處理器1220、隨機存取記憶體(random access memory,RAM)1240、系統匯流排1260與資料傳輸介面1280。輸入/輸出裝置1300包括如圖11的滑鼠2100、鍵盤2200、顯示器2300與印表機2400。必須瞭解的是，圖11所示的裝置非限制輸入/輸出裝置1300，輸入/輸出裝置1300可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置1000是透過資料傳輸介面1280與主機系統1100的其他元件耦接。藉由微處理器 1220、隨機存取記憶體1240與輸入/輸出裝置130的運作可將資料寫入至記憶體儲存裝置1000或從記憶體儲存裝置1000中讀取資料。例如，記憶體儲存裝置1000可以是如圖11所示的隨身碟2500、記憶卡2600或固態硬碟(Solid State Drive,SSD)2700等的可複寫式非揮發性記憶體儲存裝置。
圖12是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統1100為可實質地與記憶體儲存裝置1000配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1100是以電腦系統來作說明，然而，另一範例實施例中，主機系統1100可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)3100時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡3200、MMC卡3300、記憶棒(memory stick)3400、CF卡3500或嵌入式儲存裝置3600(如圖12所示)。嵌入式儲存裝置3600包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖13是繪示圖10所示的記憶體儲存裝置的概要方塊圖。
請參照圖13，記憶體儲存裝置1000包括連接介面單元4020、記憶體控制電路單元4040與可複寫式非揮發性記憶體模組4060。
在本範例實施例中，連接介面單元4020是相容於序列先 進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元4020亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元4020可與記憶體控制電路單元4040封裝在一個晶片中，或者連接介面單元4020是佈設於一包含記憶體控制電路單元4040之晶片外。
在一範例實施例中，上述範例實施例中所提及的時脈資料回復電路模組會被設置在連接介面單元4020中，藉以接收來自主機系統1100的資料訊號DATA並且輸出回授時脈CLK_FB來對資料訊號DATA進行取樣。此外，在另一範例實施例中，回授時脈CLK_FB亦可以被作為其他用途，例如，回傳給主機系統1100 進行資料頻率的同步等等，本發明不加以限制。
記憶體控制電路單元4040用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統1100的指令在可複寫式非揮發性記憶體模組4060中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組4060是耦接至記憶體控制電路單元4040並且用以儲存主機系統1100所寫入之資料。可複寫式非揮發性記憶體模組4060可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組4060中的每一個記憶胞是以臨界電壓的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料寫入至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組4060中的每一個記憶胞具有多個儲存狀 態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的一或多個位元。
可複寫式非揮發性記憶體模組4060的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及 個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
圖14是根據本發明的一範例實施例所繪示的相位鎖定方法。
請參照圖14，在步驟S1401中，根據多個參考時脈來對資料訊號進行取樣。在步驟S1402中，根據所獲得的取樣結果來輸出頻率調整訊號。在步驟S1403中，根據頻率調整訊號與資料訊號的頻率來執行相位鎖定。
然而，圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖14中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖14的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可根據多個參考時脈來對資料訊號進行取樣，透過複雜度較低的邏輯運算來判斷取樣結果所符合的條件，並且根據取樣結果所符合的條件來產生對應的頻率調整訊號以執行後續的相位鎖定。藉此，相對於傳統的時脈資料回復電路，本發明可基於較低的系統功耗與較低的電路複雜度來完成相位鎖定。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。
10‧‧‧時脈資料回復電路模組
11‧‧‧資料頻率偵測電路
12‧‧‧時脈控制電路
121、125‧‧‧電荷幫浦
122‧‧‧低通濾波電路
123‧‧‧壓控振盪電路
124‧‧‧相位偵測電路
126‧‧‧調變電路
DATA‧‧‧資料訊號
FAS_1‧‧‧頻率調整訊號
FAV_1、FAV_2‧‧‧頻率調整電壓
FCV‧‧‧頻率控制電壓
PD‧‧‧相位差
PCV_1、PCV_2‧‧‧相位控制電壓
CLK_FB‧‧‧回授時脈

Claims (39)

  1. 一種時脈資料回復電路模組，包括：一資料頻率偵測電路與一時脈控制電路，其中該資料頻率偵測電路包括：一取樣電路模組，包括多個取樣電路並且用以根據多個參考時脈來對該資料訊號進行取樣並且輸出一取樣結果；一第一邏輯電路模組，耦接至該些取樣電路並且用以根據該取樣結果執行一第一邏輯操作並且輸出一第一邏輯結果；一延遲電路模組，耦接至該第一邏輯電路模組並且用以延遲該第一邏輯結果並且輸出延遲後的該第一邏輯結果；一第二邏輯電路模組，耦接至該延遲電路模組並且用以根據該第一邏輯結果與延遲後的該第一邏輯結果執行一第二邏輯操作並且輸出一第二邏輯結果；以及一頻率調整電路，耦接至該第二邏輯電路模組並且用以根據該第二邏輯結果輸出一第一頻率調整訊號，其中該時脈控制電路耦接至該資料頻率偵測電路並且用以根據該第一頻率調整訊號與該資料訊號的一頻率來執行一相位鎖定。
  2. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中該些參考時脈包括一第一參考時脈、一第二參考時脈及一第三參考時脈，該取樣電路模組包括： 一第一取樣電路，用以根據該第一參考時脈對該資料訊號進行取樣並且輸出一第一取樣結果；一第二取樣電路，用以根據該第二參考時脈對該資料訊號進行取樣並且輸出一第二取樣結果；以及一第三取樣電路，用以根據該第三參考時脈對該資料訊號進行取樣並且輸出一第三取樣結果。
  3. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中該取樣結果包括一第一取樣結果、一第二取樣結果及一第三取樣結果，該第一邏輯電路模組包括：一第一子邏輯電路，用以根據該第一取樣結果與該第二取樣結果執行一第一子邏輯操作並且輸出一第一子邏輯結果；以及一第二子邏輯電路，用以根據該第二取樣結果與該第三取樣結果執行一第二子邏輯操作並且輸出一第二子邏輯結果。
  4. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果，該延遲電路模組包括：一第一延遲電路，用以延遲該第一子邏輯結果並且輸出一第一延遲結果；以及一第二延遲電路，用以延遲該第二子邏輯結果並且輸出一第二延遲結果。
  5. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果， 延遲後的該第一邏輯結果包括經由延遲該第一子邏輯結果而獲得的一第一延遲結果與經由延遲該第二子邏輯結果而獲得的一第二延遲結果，該第二邏輯電路模組包括：一第三子邏輯電路，用以根據該第二子邏輯結果與該第一延遲結果執行一第三子邏輯操作並且輸出一第三子邏輯結果；以及一第四子邏輯電路，用以根據該第一子邏輯結果與該第二延遲結果執行一第四子邏輯操作並且輸出一第四子邏輯結果。
  6. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中若該第二邏輯結果符合一第一條件，該頻率調整電路用以輸出一升頻調整訊號，若該第二邏輯結果符合一第二條件，該頻率調整電路用以輸出一降頻調整訊號。
  7. 如申請專利範圍第1項所述的時脈資料回復電路模組，其中該時脈控制電路包括：一第一電荷幫浦，耦接至該資料頻率偵測電路並且用以根據該第一頻率調整訊號輸出一第一頻率調整電壓；一低通濾波電路，耦接至該第一電荷幫浦並且用以根據該第一頻率調整電壓輸出一頻率控制電壓；以及一壓控振盪電路，耦接至該低通濾波電路並且用以根據該頻率控制電壓輸出一回授時脈。
  8. 如申請專利範圍第7項所述的時脈資料回復電路模組，其中該時脈控制電路更包括： 一相位偵測電路，耦接至該壓控振盪電路並且用以偵測該資料訊號與該回授時脈之間的一相位差；以及一第二電荷幫浦，耦接至該相位偵測電路並且用以根據該相位差輸出一第二頻率調整電壓，其中該低通濾波電路更用以根據該第二頻率調整電壓輸出該頻率控制電壓。
  9. 如申請專利範圍第8項所述的時脈資料回復電路模組，其中該時脈控制電路更包括：一調變電路，耦接至該相位偵測電路並且用以根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓，其中該壓控振盪電路更用以接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  10. 如申請專利範圍第9項所述的時脈資料回復電路模組，其中該調變電路包括：一相位調整電路，用以根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；一反相電路，耦接至該相位調整電路並且用以將該第二相位調整訊號反相；以及一相位控制電路，耦接至該相位調整電路與該反相電路並且用以根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
  11. 如申請專利範圍第7項所述的時脈資料回復電路模組，更包括：一時脈頻率偵測電路，耦接至該第一電荷幫浦，其中該時脈頻率偵測電路用以偵測一回授時脈與一預設參考時脈的一頻率差並且根據該頻率差輸出一第二頻率調整訊號，其中該第一電荷幫浦更用以根據該第二頻率調整訊號輸出該第一頻率調整電壓，其中該資料頻率偵測電路僅在該資料訊號的一頻率變化量大於一預設值時被啟動。
  12. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該連接介面單元包括一時脈資料回復電路模組，其中該時脈資料回復電路模組包括一資料頻率偵測電路與一時脈控制電路，其中該資料頻率偵測電路包括：一取樣電路模組，包括多個取樣電路並且用以根據多個參考時脈來對該資料訊號進行取樣並且輸出一取樣結果；一第一邏輯電路模組，耦接至該些取樣電路並且用以根 據該取樣結果執行一第一邏輯操作並且輸出一第一邏輯結果；一延遲電路模組，耦接至該第一邏輯電路模組並且用以延遲該第一邏輯結果並且輸出延遲後的該第一邏輯結果；一第二邏輯電路模組，耦接至該延遲電路模組並且用以根據該第一邏輯結果與延遲後的該第一邏輯結果執行一第二邏輯操作並且輸出一第二邏輯結果；以及一頻率調整電路，耦接至該第二邏輯電路模組並且用以根據該第二邏輯結果輸出一第一頻率調整訊號，其中該時脈控制電路耦接至該資料頻率偵測電路並且用以根據該第一頻率調整訊號與該資料訊號的一頻率來執行一相位鎖定。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該些參考時脈包括一第一參考時脈、一第二參考時脈及一第三參考時脈，該取樣電路模組包括：一第一取樣電路，用以根據該第一參考時脈對該資料訊號進行取樣並且輸出一第一取樣結果；一第二取樣電路，用以根據該第二參考時脈對該資料訊號進行取樣並且輸出一第二取樣結果；以及一第三取樣電路，用以根據該第三參考時脈對該資料訊號進行取樣並且輸出一第三取樣結果。
  14. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該 取樣結果包括一第一取樣結果、一第二取樣結果及一第三取樣結果，該第一邏輯電路模組包括：一第一子邏輯電路，用以根據該第一取樣結果與該第二取樣結果執行一第一子邏輯操作並且輸出一第一子邏輯結果；以及一第二子邏輯電路，用以根據該第二取樣結果與該第三取樣結果執行一第二子邏輯操作並且輸出一第二子邏輯結果。
  15. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果，該延遲電路模組包括：一第一延遲電路，用以延遲該第一子邏輯結果並且輸出一第一延遲結果；以及一第二延遲電路，用以延遲該第二子邏輯結果並且輸出一第二延遲結果。
  16. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果，延遲後的該第一邏輯結果包括經由延遲該第一子邏輯結果而獲得的一第一延遲結果與經由延遲該第二子邏輯結果而獲得的一第二延遲結果，該第二邏輯電路模組包括：一第三子邏輯電路，用以根據該第二子邏輯結果與該第一延遲結果執行一第三子邏輯操作並且輸出一第三子邏輯結果；以及一第四子邏輯電路，用以根據該第一子邏輯結果與該第二延遲結果執行一第四子邏輯操作並且輸出一第四子邏輯結果。
  17. 如申請專利範圍第12項所述的記憶體儲存裝置，其中若該第二邏輯結果符合一第一條件，該頻率調整電路用以輸出一升頻調整訊號，若第二邏輯結果符合一第二條件，該頻率調整電路用以輸出一降頻調整訊號。
  18. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該時脈控制電路包括：一第一電荷幫浦，耦接至該資料頻率偵測電路並且用以根據該第一頻率調整訊號輸出一第一頻率調整電壓；一低通濾波電路，耦接至該第一電荷幫浦並且用以根據該第一頻率調整電壓輸出一頻率控制電壓；以及一壓控振盪電路，耦接至該低通濾波電路並且用以根據該頻率控制電壓輸出一回授時脈。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中該時脈控制電路更包括：一相位偵測電路，耦接至該壓控振盪電路並且用以偵測該資料訊號與該回授時脈之間的一相位差；以及一第二電荷幫浦，耦接至該相位偵測電路並且用以根據該相位差輸出一第二頻率調整電壓，其中該低通濾波電路更用以根據該第二頻率調整電壓輸出該頻率控制電壓。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該 時脈控制電路更包括：一調變電路，耦接至該相位偵測電路並且用以根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓，其中該壓控振盪電路更用以接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  21. 如申請專利範圍第20項所述的記憶體儲存裝置，其中該調變電路包括：一相位調整電路，用以根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；一反相電路，耦接至該相位調整電路並且用以將該第二相位調整訊號反相；以及一相位控制電路，耦接至該相位調整電路與該反相電路並且用以根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
  22. 如申請專利範圍第18項所述的記憶體儲存裝置，其中該時脈資料回復電路模組更包括：一時脈頻率偵測電路，耦接至該第一電荷幫浦，其中該時脈頻率偵測電路用以偵測一回授時脈與一預設參考時脈的一頻率差並且根據該頻率差輸出一第二頻率調整訊號，其中該第一電荷幫浦更用以根據該第二頻率調整訊號輸出該第一頻率調整電壓， 其中該資料頻率偵測電路僅在該資料訊號的一頻率變化量大於一預設值時被啟動。
  23. 一種相位鎖定方法，包括：根據多個參考時脈來對一資料訊號進行取樣並且輸出一取樣結果；根據該取樣結果執行一第一邏輯操作並且輸出一第一邏輯結果；延遲該第一邏輯結果並且輸出延遲後的該第一邏輯結果；根據該第一邏輯結果與延遲後的該第一邏輯結果執行一第二邏輯操作並且輸出一第二邏輯結果；根據該第二邏輯結果輸出一第一頻率調整訊號；以及根據該第一頻率調整訊號與該資料訊號的一頻率來執行一相位鎖定。
  24. 如申請專利範圍第23項所述的相位鎖定方法，其中該些參考時脈包括一第一參考時脈、一第二參考時脈及一第三參考時脈，其中根據該些參考時脈來對該資料訊號進行取樣並且輸出該取樣結果的步驟包括：根據該第一參考時脈對該資料訊號進行取樣並且輸出一第一取樣結果；根據該第二參考時脈對該資料訊號進行取樣並且輸出一第二取樣結果；以及根據該第三參考時脈對該資料訊號進行取樣並且輸出一第三 取樣結果。
  25. 如申請專利範圍第23項所述的相位鎖定方法，其中該取樣結果包括一第一取樣結果、一第二取樣結果及一第三取樣結果，其中根據該取樣結果執行該第一邏輯操作並且輸出該第一邏輯結果的步驟包括：根據該第一取樣結果與該第二取樣結果執行一第一子邏輯操作並且輸出一第一子邏輯結果；以及根據該第二取樣結果與該第三取樣結果執行一第二子邏輯操作並且輸出一第二子邏輯結果。
  26. 如申請專利範圍第23項所述的相位鎖定方法，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果，其中延遲該第一邏輯結果並且輸出延遲後的該第一邏輯結果的步驟包括：延遲該第一子邏輯結果並且輸出一第一延遲結果；以及延遲該第二子邏輯結果並且輸出一第二延遲結果。
  27. 如申請專利範圍第23項所述的相位鎖定方法，其中該第一邏輯結果包括一第一子邏輯結果與一第二子邏輯結果，延遲後的該第一邏輯結果包括經由延遲該第一子邏輯結果而獲得的一第一延遲結果與經由延遲該第二子邏輯結果而獲得的一第二延遲結果，其中根據該第一邏輯結果與延遲後的該第一邏輯結果執行該第二邏輯操作並且輸出該第二邏輯結果的步驟包括：根據該第二子邏輯結果與該第一延遲結果執行一第三子邏輯 操作並且輸出一第三子邏輯結果；以及根據該第一子邏輯結果與該第二延遲結果執行一第四子邏輯操作並且輸出一第四子邏輯結果。
  28. 如申請專利範圍第23項所述的相位鎖定方法，其中根據該第二邏輯結果輸出該第一頻率調整訊號的步驟包括：若該第二邏輯結果符合一第一條件，輸出一升頻調整訊號；以及若該第二邏輯結果符合一第二條件，輸出一降頻調整訊號。
  29. 如申請專利範圍第23項所述的相位鎖定方法，其中根據該第一頻率調整訊號與該資料訊號的該頻率來執行該相位鎖定的步驟包括：根據該第一頻率調整訊號輸出一第一頻率調整電壓；根據該第一頻率調整電壓輸出一頻率控制電壓；以及根據該頻率控制電壓輸出一回授時脈。
  30. 如申請專利範圍第29項所述的相位鎖定方法，其中根據該第一頻率調整訊號與該資料訊號的該頻率來執行該相位鎖定的步驟更包括：偵測該資料訊號與該回授時脈之間的一相位差；根據該相位差輸出一第二頻率調整電壓；以及根據該第二頻率調整電壓輸出該頻率控制電壓。
  31. 如申請專利範圍第30項所述的相位鎖定方法，其中根據該第一頻率調整訊號與該資料訊號的該頻率來執行該相位鎖定的 步驟更包括：根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓；以及接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  32. 如申請專利範圍第31項所述的相位鎖定方法，其中根據該相位差輸出該第一相位控制電壓與該第二相位控制電壓的步驟包括：根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；將該第二相位調整訊號反相；以及根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
  33. 如申請專利範圍第29項所述的相位鎖定方法，更包括：偵測一回授時脈與一預設參考時脈的一頻率差並且根據該頻率差輸出一第二頻率調整訊號；以及根據該第二頻率調整訊號輸出該第一頻率調整電壓，其中根據該些參考時脈來對該資料訊號進行取樣的步驟僅在該資料訊號的一頻率變化量大於一預設值時被執行。
  34. 一種時脈資料回復電路模組，包括：一相位偵測電路，用以偵測一資料訊號與一回授時脈之間的一相位差； 一調變電路，耦接至該相位偵測電路並且用以根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓；以及一壓控振盪電路，耦接至該調變電路，其中該壓控振盪電路用以接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  35. 如申請專利範圍第34項所述的時脈資料回復電路模組，其中該調變電路包括：一相位調整電路，用以根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；一反相電路，耦接至該相位控制電路並且用以將該第二相位調整訊號反相；以及一相位控制電路，耦接至該相位調整電路與該反相電路並且用以根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
  36. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該連接介面單元包括一時脈資料回復電路模組，其中該時脈資料回復電路模組包括： 一相位偵測電路，用以偵測一資料訊號與一回授時脈之間的一相位差；一調變電路，耦接至該相位偵測電路並且用以根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓；以及一壓控振盪電路，耦接至該調變電路，其中該壓控振盪電路用以接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  37. 如申請專利範圍第36項所述的記憶體儲存裝置，其中該調變電路包括：一相位調整電路，用以根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；一反相電路，耦接至該相位控制電路並且用以將該第二相位調整訊號反相；以及一相位控制電路，耦接至該相位調整電路與該反相電路並且用以根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
  38. 一種相位鎖定方法，包括：偵測一資料訊號與一回授時脈之間的一相位差；根據該相位差輸出一第一相位控制電壓與一第二相位控制電壓；以及接收該第一相位控制電壓與該第二相位控制電壓並且根據該第一相位控制電壓與該第二相位控制電壓來輸出該回授時脈。
  39. 如申請專利範圍第38項所述的相位鎖定方法，其中根據該相位差輸出該第一相位控制電壓與該第二相位控制電壓的步驟包括：根據該相位差輸出一第一相位調整訊號與一第二相位調整訊號；將該第二相位調整訊號反相；以及根據該第一相位調整訊號與反相後的該第二相位調整訊號輸出該第一相位控制電壓與該第二相位控制電壓。
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