KR100890388B1 - 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템 - Google Patents

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Abstract

본 발명은 고집적 반도체 메모리 장치 내 클록 데이터 복구 회로를 개선하기 위해 신호의 입출력을 위한 다수의 입출력 패드를 일정한 단위로 짝을 지어 클록 데이터 복구 회로를 공유한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 데이터 처리 장치로부터 복수의 입출력 패드를 통해 입력되는 신호들을 수신하여 수신 기준 클록에 대응하여 내부로 전달하며 일정 단위로 그룹 지어진 복수의 신호 수신부, 복수의 신호 수신부의 각 그룹의 출력을 전달받아 위상을 감지하기 위한 복수의 위상 감지부, 복수의 위상 감지부가 각 그룹 내 복수의 신호 수신부의 출력에 대해 순차적으로 감지 동작을 수행하도록 제어하기 위한 복수의 위상 감지 제어부, 및 복수의 위상 감지부의 출력을 데이터 처리 장치로 출력하여 신호 전달 상황을 인지하도록 하기 위한 결과 통지부를 포함한다. 따라서, 본 발명은 고집적 반도체, 전자 장치 및 시스템 내에 요구되는 작은 면적을 만족시키고 전류 소모를 줄일 수 있다.
클록 데이터 복구, 멀티 포트, 반도체, 메모리 장치, 고집적 회로

Description

클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템{METHOD OF CLOCK DATA RECOVERY, SEMICONDUCTOR MEMORY DEVICE HAVING CLOCK DATA RECOVERY CIRCUIT AND SYSTEM HAVING THE SAME}
본 발명은 고집적 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내 신호 및 데이터가 고속으로 처리되는 과정 중에 발생한 왜곡을 복구하는 클록 데이터 복구(Clock Data Recovery, CDR) 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
고속으로 동작하는 시스템에 적용되기 위한 반도체 메모리 장치 역시 동작 속도가 증가하였고, 신호와 데이터를 전달하는 인터페이스 속도 역시 빨라지게 되었다. 잡음 및 간섭으로 인한 신호와 데이터의 왜곡으로 인한 오동작 및 불안정한 동작을 방지하기 위해 반도체 메모리 장치는 클록 데이터 복구(Clock Data Recovery, CDR) 방법을 채택하였다.
실제로, 빠른 속도로 신호 혹은 데이터를 전달하는데 신뢰성을 확보하기 위해 최근 반도체 메모리 장치는 클록 데이터 복구 회로를 포함하고 있다. 클록 데이터 복구(CDR) 기술이란 고성능 시스템에 필수적으로 채택되는 것으로, 전송과정에서 잡음 및 간섭으로 인한 데이터 및 클록이 왜곡, 변형된 경우 원래의 데이터 및 클록으로 인식할 수 있도록 복구하는 것을 말한다.
반도체 메모리 장치 내에서는 데이터와 클록의 전달하는 경로에서 여러 가지 이유로 데이터와 클록의 전달이 지연될 수 있으며, 이러한 지연은 데이터 및 클록을 정확히 전달받아 그에 대응하는 동작을 수행하는 데 방해가 되고 이로 인해 반도체 메모리 장치가 오동작을 일으킬 수 있다. 이를 방지하기 위해 반도체 메모리 장치 내의 여러 회로들은 외부로부터 입력되는 기준 클록에 대응하여 내부 동작을 수행한다. 따라서, 기준 클록과 내부 동작에 사용되는 클록의 위상이 맞지 않으면 이를 감지하여 그 감지 결과는 반도체 메모리 장치 내 여러 회로들에 통지되어야 한다. 반도체 메모리 장치 내 여러 회로들은 감지 결과에 대응하여 내부 동작에 사용되는 클록의 위상을 변경하거나 내부 동작에 사용되는 클록의 현재 상태를 참조하여 내부 동작을 실행한다.
이러한 기능을 수행하는 클록 데이터 복구(Clock Data Recovery, CDR) 회로는 기준 클록과 내부 동작을 위한 클록의 위상 차이를 검출하는 위상 비교 장치와 검출된 위상 차이를 필터링하여 위상 비교 결과를 출력하는 필터를 포함하고 있다.
도 1은 클록 데이터 복구 회로를 포함하고 있는 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 복수의 데이터 패드(DQ0~D31)를 포함하고 있고 각각의 데이터 패드마다 각각의 클록 데이터 복구부(120_0~120_31)와 연결되어 있다. 제 1 클록 데이터 복구부(120_0)는 리시버(122_0), 샘플링부(124_0), 지연부(128_0), 및 위상 감지부(126_0)를 포함하고 있으며, 각각의 클록 데이터 복구부는 모두 같은 구조로 되어 있어 제 2 ~ 제 32 클록 데이터 복구부(120_1~120_31)에 대한 설명은 생략한다.
반도체 메모리 장치의 데이터 패드(DQ0~DQ31)에 연결된 각각의 클록 데이터 복구부(120_0~120_31)는 다른 추가적인 장치의 도움없이 클록 데이터 복구를 가능하게 하는 요소를 구비하고 있다. 제 1 클록 데이터 복구부(120_0)의 예를 들면, 제 1 데이터 패드(DQ0)를 통해 입력된 신호를 리시버(122_0)가 입력받아 샘플링부(124_0)로 전달한다. 최초에, 샘플링부(124_0)는 수신 기준 클록(Rx_clk)에 대응하여 리시버(122_0)에서 전달된 신호를 위상 감지부(126_0)로 전달한다. 위상 감지부(126_0)는 샘플링부(124_0)에서 전달되는 신호들이 천이되는 시점(즉, 연속하여 입력되는 신호가 논리 하이 레벨에서 논리 로우 레벨 혹은 논리 로우 레벨에서 논리 하이 레벨로 변하는 시점)을 인지하여 그 시점이 수신 기준 클록(Rx_clk)의 상승 및 하강 에지의 중앙에 올 수 있도록 하기 위한 지연값을 알아낸다. 이러한 지연값만큼 지연부(128_0)에서 전달하여 수신 기준 클록(Rx_clk)은 지연되어 위상이 조정되고, 샘플링부(124_0)는 위상이 조정된 수신 기준 클록(Rx_clk)에 대응하여 리시버(122_0)에서 전달된 신호들을 반도체 메모리 장치의 내부로 전달한다. 이렇게 수신 기준 클록(Rx_clk)의 위상을 조절할 수 있음으로써 반도체 메모리 장치는 고속으로 신호가 입출력되는 환경에서도 신호의 입출력 에러를 방지할 수 있다.
도시되지 않았지만, 데이터 패드(DQ0~DQ31)에 연결된 각각의 클록 데이터 복구부(120_0~120_31)는 입력되는 신호들을 인식하는 시점을 결정하기 위한 수신 기준 클록(Rx_clk)을 생성하는 클록 발생기도 포함하는다.
데이터 패드(DQ0~DQ31)마다 신호 전달의 지연차이가 발생할 수 있으므로 각각의 클록 데이터 복구부(120_0~120_31)를 데이터 패드(DQ0~DQ31)에 연결하였으나 이로 인해 고집적 반도체 메모리 장치 내 클록 데이터 복구부(120_0~120_31)가 차지하는 면적이 지나치게 커지는 단점이 발생한다. 따라서, 고집적 반도체 메모리 장치는 데이터 및 신호를 송수신하기 위한 채널에 대한 제한이 불가피하거나 충분 한 데이터 채널을 확보하더라도 클록 데이터 복구 동작을 위한 전류의 소모가 지나치게 많아지는 경향이 있다.
본 발명은 고집적 반도체 메모리 장치 내 클록 데이터 복구 회로를 개선하기 위한 것으로, 신호의 입출력을 위한 다수의 입출력 패드를 일정한 단위로 짝을 지어 클록 데이터 복구 회로를 공유함으로써 고집적 반도체, 전자 장치 및 시스템 내에 요구되는 작은 면적을 만족시키고 전류 소모를 줄일 수 있도록 하는 장치 및 방법을 제공하는 데 그 특징이 있다.
본 발명은 데이터 처리 장치로부터 복수의 입출력 패드를 통해 입력되는 신호들을 수신하여 수신 기준 클록에 대응하여 내부로 전달하며 일정 단위로 그룹 지어진 복수의 신호 수신부, 복수의 신호 수신부의 각 그룹의 출력을 전달받아 위상을 감지하기 위한 복수의 위상 감지부, 복수의 위상 감지부가 각 그룹 내 신호 수신부의 출력에 대해 순차적으로 감지 동작을 수행하도록 제어하기 위한 복수의 위상 감지 제어부, 및 복수의 위상 감지부의 출력을 데이터 처리 장치로 출력하여 신호 전달 상황을 인지하도록 하기 위한 결과 통지부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 병렬로 입력되는 복수의 신호들을 수신 기준 클록에 대응하여 수신한 후 위상을 감지하고 그 결과를 직렬 신호로 변환하여 송부하는 반도체 메모리 장치 및 직렬 신호를 전달받아 신호 전달 상황을 인지한 후 반도체 메모리 장치로 전달하기 위한 새로운 신호들의 출력 시점을 제어하기 위한 데이터 처리 장치를 포함하는 클록 복구가 가능한 시스템을 제공한다.
또한, 본 발명은 짝수번째 입출력 패드를 통해 입력되는 제 1 신호들의 위상을 감지한 후 병합하여 제 1 직렬 신호를 생성하는 단계, 홀수번째 입출력 패드를 통해 입력되는 제 2 신호들의 위상을 감지한 후 병합하여 제 2 직렬 신호를 생성하는 단계, 제 1 및 제 2 직렬 신호를 병합하여 직렬화된 신호를 송부하는 단계, 및 신호를 전달받아 신호 전달 상황을 인지한 후 새로운 신호들의 출력 시점을 제어하는 단계를 포함하는 클록 데이터 복구 방법을 제공한다.
고속으로 동작하는 반도체 메모리 장치는 신호의 입출력과정에서 지연 등의 여러 이유로 신호가 안정적으로 입출력되지 않는 경우가 발생할 수 있어 이를 극복하기 위해 클록 데이터 복구 방법을 채용한다. 각각의 입출력 채널(예를 들면, 데이터 패드)에 연결된 다수개의 클록 데이터 복구를 위한 회로들을 일정한 채널 단위로 짝을 지어 공유하도록 한다. 이를 통해, 반도체 메모리 장치 내 클록 데이터 복구를 위한 회로가 차지하는 면적을 줄이고 아울러 클록 데이터 복구를 위한 동작시 소모되는 전류를 줄일 수 있는 클록 데이터 복구 회로를 제공할 수 있다.
본 발명은 다수개의 신호의 입출력 채널을 가진 반도체 메모리 장치에서 일정한 채널 단위로 그룹을 지어 클록 데이터 복구 회로를 공유함으로써 반도체 메모 리 장치 내 차지하는 면적을 줄일 수 있어 시스템의 고집적화를 실현할 수 있는 장점이 있다.
또한, 본 발명에 따른 클록 데이터 복구 회로를 포함하는 반도체 메모리 장치, 전자 장치 및 시스템은 내부 구성 요소를 줄일 수 있어 동작시 소비되는 전력을 줄이는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 데이터 처리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 클록 데이터 복구가 가능한 시스템은 병렬로 입력되는 복수의 신호들을 수신 기준 클록에 대응하여 수신한 후 위상을 감지하고 그 결과를 직렬 신호로 변환하여 송부하는 반도체 메모리 장치(DRAM) 및 직렬 신호를 전달받아 신호 전달 상황을 인지한 후 상기 반도체 메모리 장치로 전달하기 위한 새로운 신호들의 출력 시점을 제어하기 위한 데이터 처리 장치(GPU)를 포함하고 있다.
도 1에 도시된 반도체 메모리 장치는 다수의 데이터 패드에 연결된 클록 데이터 복구부가 자체적으로 입력되는 데이터들의 수신 시점을 조절할 수 있는 기능을 가지고 있었는데에 비해, 도 2에 도시된 반도체 메모리 장치는 입력되는 신호 (혹은 데이터)들을 수신하고 신호 전달 상황을 다시 데이터 처리 장치로 송부하여 데이터 처리 장치가 새로운 신호들을 송신하는 시점을 조절하는 점에서 큰 차이가 있다.
구체적으로 살펴보면, 반도체 메모리 장치(DRAM)는 데이터 처리 장치(GPU)로부터 복수의 입출력 패드(DQ0~DQ31)를 통해 입력되는 신호들을 수신하여 수신 기준 클록(Rx_clk)에 대응하여 내부로 전달하며 수신된 신호의 위상을 감지하기 위한 신호 위상 감지부(220_0~220_31) 및 복수의 신호 위상 감지부(220_0~220_31)의 출력을 데이터 처리 장치(GPU)로 출력하여 신호 전달 상황을 인지하도록 하기 위한 결과 통지부를 포함한다. 여기서, 결과 통지부는 신호 위상 감지부(220_0~220_31)의 출력을 입력받아 직렬화하여 출력하기 위한 직렬화부(280) 및 직렬화부(280)의 출력을 데이터 처리 장치(GPU)로 송부하기 위한 전송부(290)를 포함한다.
각각의 신호 위상 감지부(220_0~220_31)는 동일한 구조를 모두 같은 구조로 되어 있어 제 2 ~ 제 32 신호 위상 감지부(220_1~220_31)에 대한 설명은 설명의 편의상 생략한다. 제 1 신호 위상 감지부(220_0)의 예를 들면, 입출력 패드를 통해 전달되는 상기 신호들을 수신하기 위한 리시버(222_0) 및 리시버(222_0)로부터 전달된 신호들을 수신 기준 클록(Rx_clk)에 대응하여 내부로 전달하기 위한 샘플링부(224_0) 및 샘플링부의 출력의 위상을 감지하기 위한 위상 감지부(226_0)를 포함한다.
간단히 동작을 살펴보면, 먼저 제 1 데이터 패드(DQ0)를 통해 입력된 신호를 리시버(222_0)가 입력받아 샘플링부(224_0)로 전달한다. 샘플링부(224_0)는 수신 기준 클록(Rx_clk)에 대응하여 리시버(222_0)에서 전달된 신호를 위상 감지부(226_0)로 전달한다. 위상 감지부(226_0)는 샘플링부(224_0)에서 전달되는 신호들이 천이되는 시점(즉, 연속하여 입력되는 신호가 논리 하이 레벨에서 논리 로우 레벨 혹은 논리 로우 레벨에서 논리 하이 레벨로 변하는 시점)을 인지하여 직렬화부(280)로 출력하고, 직렬화부(280)는 제 1 신호 위상 감지부(220_0)와 마찬가지로 제 2 ~ 제 32 신호 위상 감지부(220_1~220_31)에서 출력하는 신호를 모두 받아 직렬화하여 이를 전송부(290)를 통해 데이터 처리 장치(GPU)로 송부한다. 이후, 데이터 처리 장치(GPU)는 전송부(290)를 통해 전송되는 직렬화된 신호를 수신하여 신호 전달 상황을 파악하고 신호의 출력시점을 조절한다.
데이터 처리 장치(GPU)는 전송부(290)를 통해 전송되는 직렬화된 신호를 전달받기 위한 수신부(540) 및 수신부(540)의 출력을 분석하여 신호 전달 상황을 인지한 후 지연값을 결정하기 위한 복수의 신호 전달 결정부(520_0~520_31)를 포함하고, 복수의 신호 전달 결정부(520_0~520_31)는 새로운 신호들의 출력 시점을 지연하기 위한 지연부(524_0) 및 지연부의 출력에 대응하여 상기 새로운 신호들을 출력하기 위한 출력부(522_0)를 포함한다. 즉, 종래와 달리, 데이터 처리 장치(GPU)가 반도체 메모리 장치(DRAM)로부터 전달된 직렬화된 신호를 바탕으로 새로운 데이터의 출력 시점을 조절하여 출력함으로써 고속의 동작 환경에서도 신호 및 데이터의 송수신이 안정적으로 보장된다.
도 2b는 도 2a에 도시된 반도체 메모리 장치 및 데이터 처리 장치의 동작을 설명하기 위한 순서도이다.
도시된 바와 같이, 클록 데이터 복구를 위한 동작은 먼저 반도체 메모리 장치(DRAM)에서 입력되는 신호의 위상을 파악하는 단계(S202), 신호들을 병합하는 단계(S203), 및 병합된 신호를 데이터 처리 장치(GPU)로 송부하는 단계(S204)가 수행된다. 이후, 데이터 처리 장치(GPU)에서는 신호 전달 상황을 파악 후 새로운 신호의 출력 시점을 제어하기 위해 지연량을 늘리거나 줄이는 단계(S205)가 수행된다.
도 3a은 본 발명의 다른 실시예에 따른 반도체 메모리 장치 및 데이터 처리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 데이터 처리 장치(GPU)는 도 2a에 도시된 데이터 처리 장치와 동일한 구조를 가지나, 반도체 메모리 장치(DRAM)에는 클록 데이터 복구를 위한 복수의 위상 감지부(340_0~340_15)를 인접한 입출력 패드가 공유하고 있는 차이가 있다.
구체적으로 살펴보면, 반도체 메모리 장치(DRAM)는 데이터 처리 장치(GPU)로부터 복수의 입출력 패드(DQ0~DQ31)를 통해 입력되는 신호들을 수신하여 수신 기준 클록(Rx_clk)에 대응하여 내부로 전달하며 일정 단위로 그룹 지어진 복수의 신호 수신부(320_0~320_31), 복수의 신호 수신부(320_0~320_31)의 각 그룹의 출력을 전달받아 위상을 감지하기 위한 복수의 위상 감지부(340_0~340_15), 복수의 위상 감지부(340_0~340_15)가 각 그룹 내 신호 수신부의 출력에 대해 순차적으로 감지 동작을 수행하도록 제어하기 위한 복수의 위상 감지 제어부(360_0~360_15), 및 복수의 위상 감지부(340_0~340_15)의 출력을 데이터 처리 장치(GPU)로 출력하여 신호 전달 상황을 인지하도록 하기 위한 결과 통지부를 포함한다. 여기서, 결과 통지부 는 복수의 위상 감지부(340_0~340_15)의 출력을 입력받아 직렬화하여 출력하기 위한 직렬화부(380) 및 직렬화부(380)의 출력을 데이터 처리 장치(GPU)로 송부하기 위한 전송부(390)를 포함한다.
각각의 신호 수신부(320_0~320_31)는 동일한 구조를 모두 같은 구조로 되어 있어 제 2 ~ 제 32 신호 수신부(320_1~320_31)에 대한 설명은 설명의 편의상 생략한다. 제 1 신호 수신부(320_0)의 예를 들면, 입출력 패드를 통해 전달되는 상기 신호들을 수신하기 위한 리시버(322_0) 및 리시버(322_0)로부터 전달된 신호들을 수신 기준 클록(Rx_clk)에 대응하여 내부로 전달하기 위한 샘플링부(324_0)를 포함한다.
각각의 입출력 패드(DQ0~DQ31)를 통해 입력되는 신호는 복수의 신호 수신부(320_0~320_31)를 통해 인식되어 내부로 전달되지만, 두 개의 신호 수신부마다 짝을 이루어 각각의 위상 감지 제어부(360_0~360_15)의 제어를 받는 각각의 위상 감지부(340_0~340_15)로 입력된다. 즉, 두 개의 입출력 패드가 하나의 위상 감지부를 공유하고 있다. 위상 감지 제어부를 통해 위상 감지부가 짝수번째 혹은 홀수번째 신호 수신부에서 출력되는 신호들에 대해 위상을 감지할 수 있도록 하여, 도 2a에 도시된 반도체 메모리 장치에 비해 클록 복구를 위한 회로의 면적을 크게 줄일 수 있다.
도 3b는 도 3a에 도시된 반도체 메모리 장치 및 데이터 처리 장치의 동작을 설명하기 위한 순서도이다.
도시된 바와 같이, 클록 데이터 복구를 위한 동작은 먼저 반도체 메모리 장 치(DRAM)에서 짝수번째 데이터 패드로 입력되는 신호의 위상을 파악하는 단계(S302), 위상이 파악된 짝수번째 패드로 입력된 신호들을 병합하는 단계(S303), 홀수번째 데이터 패드로 입력되는 신호의 위상을 파악하는 단계(S304), 위상이 파악된 홀수번째 패드로 입력된 신호들을 병합하는 단계(S305), 및 병합된 두 신호를 직렬화하여 직렬화된 신호로 데이터 처리 장치(GPU)로 송부하는 단계(306)가 수행된다. 이후, 데이터 처리 장치(GPU)에서는 신호 전달 상황을 파악 후 새로운 신호의 출력 시점을 제어하기 위해 지연량을 늘리거나 줄이는 단계(S307)가 수행된다.
도 4는 도 3a에 도시된 위상 감지 제어부의 일 실시예를 설명하기 위한 회로도이다. 여기서, 복수의 위상 감지 제어부(360_0~360_15)는 모두 동일한 구조를 가지므로 제 1 위상 감지 제어부(360_0)를 예로 들어 설명한다.
도시된 바와 같이, 제 1 위상 감지 제어부(360_0)는 시스템 클록을 일정 비율로 분주한 제 1 클록(CLK/N)에 대응하여 입력값을 출력값으로 전달하기 위한 플립플랍(362_0) 및 플립플랍(362_0)의 출력을 반전하여 플립플랍(362_0)의 입력으로 피드백하여 제 1 클록(CLK/N)의 상승 에지에 대응하는 폭을 가지는 펄스를 생성하여 제 1 위상 감지부(340_0)를 제어하기 위한 인버터(364_0)를 포함한다. 제 1 위상 감지 제어부(360_0)이 출력하는 펄스를 통해 제 1 위상 감지부(340_0)는 제 1 신호 수신부(320_0)의 출력 혹은 제 2 신호 수신부(320_1)의 출력에 대해 위상을 감지한 후 직렬화부(380)로 전달한다. 여기서, N은 자연수이고 두 개의 패드를 통해 입력되는 신호들 모두 인식할 수 있는 배수이다.
도 5는 도 3a에 도시된 직렬화부(380)의 일 실시예를 설명하기 위한 회로도 이다.
도시된 바와 같이, 직렬화부(380)는 복수의 위상 감지부(340_0~340_15)의 각 출력을 전달받아 일정한 비율로 분주된 분주 클록에 대응하여 전달하기 위한 복수의 플립플랍(382_0~382_7, 384_0~384_7, 386_0~386_1) 및 복수의 플립플랍(382_0~382_7, 384_0~384_7, 386_0~386_1)의 출력을 전달받아 순차적으로 전달하기 위한 복수의 멀티플렉서(383_0~383_7, 385_0~385_1, 387)를 포함한다.
구체적으로 살펴보면, 직렬화부(380)는 각 4개 입출력 패드(DQ0~DQ3, DQ4~DQ7, ..., DQ28~DQ31)를 통해 전달되는 데이터를 시스템 클록의 32분주된 제 1 분주 클록(CLK/32)에 대응하여 신호를 전달하는 복수의 제 1 플립플랍단(382_0~382_7), 각각의 제 1 플립플랍단에서 출력되는 4개의 신호를 순차적으로 출력하기 위한 복수의 제 1 멀티플렉서(383_0~383_7), 각각의 제 1 멀티플렉서의 출력을 시스템 클록의 8분주된 제 2 분주 클록(CLK/8)에 대응하여 신호를 전달하는 복수의 제 2 플립플랍(384_0~384_7), 각각의 제 2 플립플랍에서 출력되는 4개의 신호를 순차적으로 출력하기 위한 복수의 제 2 멀티플렉서(385_0~385_1), 각각의 제 2 멀티플렉서의 출력을 시스템 클록의 2분주된 제 3 분주 클록(CLK/2)에 대응하여 신호를 전달하는 복수의 제 3 플립플랍(386_0~386_1), 및 각각의 제 3 플립플랍(386_0~386_1)의 출력을 순차적으로 출력하기 위한 제 3 멀티플렉서(387)을 포함하고 있다.
전술한 바와 같이, 직렬화부(380)는 플립플랍과 멀티플렉서를 이용하여 32개의 입출력 패드(DQ0~DQ31)로부터 입력된 신호들을 직렬화된 신호로 변환할 수 있 다. 또한, 입출력 패드(DQ0~DQ31)의 수에 따라 직렬화부(380)의 내부 구성과 각 플립플랍에 입력되는 분주 클록의 분주율은 변환될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 클록 데이터 복구 회로를 포함하고 있는 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 데이터 처리 장치를 설명하기 위한 블록도이다.
도 2b는 도 2a에 도시된 반도체 메모리 장치 및 데이터 처리 장치의 동작을 설명하기 위한 순서도이다.
도 3a는 본 발명의 다른 실시예에 따른 반도체 메모리 장치 및 데이터 처리 장치를 설명하기 위한 블록도이다.
도 3b는 도 3a에 도시된 반도체 메모리 장치 및 데이터 처리 장치의 동작을 설명하기 위한 순서도이다.
도 4는 도 3a에 도시된 위상 감지 제어부의 일 실시예를 설명하기 위한 회로도이다.
도 5는 도 3a에 도시된 직렬화부의 일 실시예를 설명하기 위한 회로도이다.

Claims (19)

  1. 복수의 입출력 패드를 통해 입력되는 신호들을 수신하여 수신 기준 클록에 대응하여 내부로 전달하며 일정 단위로 그룹 지어진 복수의 신호 수신부;
    상기 복수의 신호 수신부의 각 그룹의 출력을 전달받아 위상을 감지하기 위한 복수의 위상 감지부;
    상기 복수의 위상 감지부가 각 그룹 내 신호 수신부의 출력에 대해 순차적으로 감지 동작을 수행하도록 제어하기 위한 복수의 위상 감지 제어부; 및
    상기 복수의 위상 감지부의 출력을 외부로 출력하기 위한 결과 통지부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 각각의 신호 수신부는
    상기 입출력 패드를 통해 전달되는 상기 신호들을 수신하기 위한 리시버;
    상기 리시버로부터 전달된 상기 신호들을 상기 수신 기준 클록에 대응하여 내부로 전달하기 위한 샘플링부를 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 결과 통지부는
    상기 복수의 위상 감지부의 출력을 입력받아 직렬화하여 출력하기 위한 직렬화부; 및
    상기 직렬화부의 출력을 데이터 처리 장치로 전송하기 위한 전송부를 포함하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 직렬화부는
    상기 복수의 위상 감지부의 각 출력을 전달받아 일정한 비율로 분주된 분주 클록에 대응하여 전달하기 위한 복수의 플립플랍; 및
    상기 복수의 플립플랍의 출력을 전달받아 순차적으로 전달하기 위한 복수의 멀티플렉서를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 분주 클록은 시스템 클록을 1/32, 1/8, 1/2의 분주율로 분주된 세 가지 분주 클록을 포함하고, 상기 멀티플렉서는 상기 분주율의 비에 따라 4:1 혹은 2:1의 입출력비를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 각각의 위상 감지 제어부는
    시스템 클록을 일정 비율로 분주한 제 1 클록에 대응하여 입력값을 출력값으로 전달하기 위한 플립플랍; 및
    상기 플립플랍의 출력을 반전하여 상기 플립플랍으로 피드백하여 상기 제 1 클록의 상승 에지에 대응하는 폭을 가지는 펄스를 생성하여 상기 위상 감지부를 제어하기 위한 인버터를 포함하는 반도체 메모리 장치.
  7. 삭제
  8. 병렬로 입력되는 복수의 신호들을 수신 기준 클록에 대응하여 수신한 후 위상을 감지하고 그 결과를 직렬 신호로 변환하여 송부하는 반도체 메모리 장치; 및
    상기 직렬 신호를 전달받아 신호 전달 상황을 인지한 후 상기 반도체 메모리 장치로 전달하기 위한 새로운 신호들의 출력 시점을 제어하기 위한 데이터 처리 장치를 구비하며,
    상기 반도체 메모리 장치는,
    상기 데이터 처리 장치로부터 복수의 입출력 패드를 통해 입력되는 상기 복수의 신호들을 수신하여 상기 수신 기준 클록에 대응하여 내부로 전달하기 위한 복수의 신호 수신부;
    홀수번째와 짝수번째 신호 수신부로 구성된 한 쌍의 출력을 전달받아 위상을 감지하기 위한 복수의 위상 감지부;
    상기 복수의 위상 감지부 중 홀수번째 혹은 짝수번째 신호 수신부의 출력에 대해 교대로 감지 동작을 수행하도록 제어하기 위한 복수의 위상 감지 제어부; 및
    상기 복수의 위상 감지부의 출력을 직렬화하여 상기 직렬 신호로서 상기 데이터 처리 장치로 출력함으로써 상기 신호 전달 상황을 인지하도록 하기 위한 결과 통지부를 포함하는 시스템.
  9. 제 8항에 있어서,
    상기 각각의 신호 수신부는
    상기 입출력 패드를 통해 전달되는 상기 신호들을 수신하기 위한 리시버;
    상기 리시버로부터 전달된 상기 신호들을 상기 수신 기준 클록에 대응하여 내부로 전달하기 위한 샘플링부를 포함하는 시스템.
  10. 제 8항에 있어서,
    상기 결과 통지부는
    상기 복수의 위상 감지부의 출력을 입력받아 직렬화하여 출력하기 위한 직렬화부; 및
    상기 직렬화부의 출력을 상기 데이터 처리 장치로 송부하기 위한 전송부를 포함하는 시스템.
  11. 제 10항에 있어서,
    상기 직렬화부는
    상기 복수의 위상 감지부의 각 출력을 전달받아 일정한 비율로 분주된 분주 클록에 대응하여 전달하기 위한 복수의 플립플랍; 및
    상기 복수의 플립플랍의 출력을 전달받아 순차적으로 전달하기 위한 복수의 멀티플렉서를 포함하는 시스템.
  12. 제 11항에 있어서,
    상기 분주 클록은 시스템 클록을 1/32, 1/8, 1/2의 분주율로 분주된 세 가지 분주 클록을 포함하고, 상기 멀티플렉서는 상기 분주율의 비에 따라 4:1 혹은 2:1의 입출력비를 가지는 것을 특징으로 하는 시스템.
  13. 제 8항에 있어서,
    상기 각각의 위상 감지 제어부는
    시스템 클록을 일정 비율로 분주한 제 1 클록에 대응하여 입력값을 출력값으로 전달하기 위한 플립플랍; 및
    상기 플립플랍의 출력을 반전하여 상기 플립플랍으로 피드백하여 상기 제 1 클록의 상승 에지에 대응하는 폭을 가지는 펄스를 생성하여 상기 위상 감지부를 제어하기 위한 인버터를 포함하는 시스템.
  14. 삭제
  15. 제 8항에 있어서,
    상기 데이터 처리 장치는
    상기 직렬 신호를 전달받기 위한 수신부; 및
    상기 수신부의 출력을 분석하여 신호 전달 상황을 인지한 후 지연값을 결정하여 상기 새로운 신호들을 출력하기 위한 신호 전달 결정부를 포함하는 시스템.
  16. 제 15항에 있어서,
    상기 신호 전달 결정부는
    상기 새로운 신호들의 출력 시점을 지연하기 위한 지연부; 및
    상기 지연부의 출력에 대응하여 상기 새로운 신호들을 출력하기 위한 출력부를 포함하는 시스템.
  17. 짝수번째 입출력 패드를 통해 입력되는 제 1 신호들의 위상을 감지한 후 병합하여 제 1 직렬 신호를 생성하는 단계;
    홀수번째 입출력 패드를 통해 입력되는 제 2 신호들의 위상을 감지한 후 병합하여 제 2 직렬 신호를 생성하는 단계;
    상기 제 1 및 상기 제 2 직렬 신호를 병합하여 직렬화된 신호를 송부하는 단계; 및
    상기 신호를 전달받아 신호 전달 상황을 인지한 후 새로운 신호들의 출력 시점을 제어하는 단계를 포함하는 클록 데이터 복구 방법.
  18. 제 17항에 있어서,
    상기 제 1 직렬 신호를 생성하는 단계는
    짝수번째 입출력 패드를 통해 입력되는 제 1 신호들을 수신하는 단계;
    상기 제 1 신호들을 수신 기준 클록에 대응하여 내부로 전달하는 단계;
    상기 수신 기준 클록에 대응하여 전달된 제 1 신호들의 위상을 감지하는 단계;
    상기 위상을 감지한 제 1 신호들을 병합하여 제 1 직렬 신호를 생성하는 단계를 포함하는 클록 데이터 복구 방법.
  19. 제 17항에 있어서,
    상기 직렬화된 신호를 전달받는 단계;
    전달받은 출력을 분석하여 신호 전달 상황을 인지한 후 지연값을 결정하는 단계;
    상기 새로운 신호들의 출력 시점을 지연하는 단계; 및
    상기 지연된 출력 시점에 대응하여 상기 새로운 신호들을 출력하는 단계를 포함하는 클록 데이터 복구 방법.
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