JP2004260669A - シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 - Google Patents
シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 Download PDFInfo
- Publication number
- JP2004260669A JP2004260669A JP2003050646A JP2003050646A JP2004260669A JP 2004260669 A JP2004260669 A JP 2004260669A JP 2003050646 A JP2003050646 A JP 2003050646A JP 2003050646 A JP2003050646 A JP 2003050646A JP 2004260669 A JP2004260669 A JP 2004260669A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- word
- clock signal
- word clock
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 description 58
- 238000010586 diagram Methods 0.000 description 21
- 238000006243 chemical reaction Methods 0.000 description 16
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 235000013339 cereals Nutrition 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【課題】安価で、高速に動作するワード・クロック発生器を提供する。
【解決手段】ワード・クロック発生器は、シリアル・デジタル信号（１ワードにおけるビット数が「Ｎ」）のビット・レートに一致するシリアル・クロック信号を生成し、シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する第１ワード・クロック信号を生成し、第１ワード・クロック信号の位相を、シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を生成し、シリアル・クロック信号に基づいてシリアル・デジタル信号をパラレル信号に変換し、パラレル信号の中に、所定のタイミング基準ビット列が存在するか否かを判定し、タイミング基準ビット列の位相情報を検出し、多相のワード・クロック信号群の中から、位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する。
【選択図】 図４
【解決手段】ワード・クロック発生器は、シリアル・デジタル信号（１ワードにおけるビット数が「Ｎ」）のビット・レートに一致するシリアル・クロック信号を生成し、シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する第１ワード・クロック信号を生成し、第１ワード・クロック信号の位相を、シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を生成し、シリアル・クロック信号に基づいてシリアル・デジタル信号をパラレル信号に変換し、パラレル信号の中に、所定のタイミング基準ビット列が存在するか否かを判定し、タイミング基準ビット列の位相情報を検出し、多相のワード・クロック信号群の中から、位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、シリアル・デジタル・データに内在する所定のビット・パターンに同期するワード・クロック発生器に関連する。
【０００２】
なお、所定のビット・パターン（タイミング基準ビット列）に対応する位相情報が反映されたワード・クロックを利用することにより、複数のシリアル・デジタル・データ間の位相差を把握し、その位相差を制御することができる。
【０００３】
【発明の背景】
図１は、本発明の応用分野の１つであるＨＤ−ＳＤＩ信号の流れを表す。図１に示すように、複数の映像出力器（ＶＴＲ１２、カラー・バー発生器１３及びカメラ１４）がある場合、放送局は、セレクタ１５を用いて１つのＨＤ−ＳＤＩ信号を放送映像信号として選択する必要がある。
【０００４】
一方、複数の映像出力器１２、１３及び１４のそれぞれは、基準信号発生器１１から基準信号（一般的に、ブラック・バースト（ＢＢ：Ｂｌａｃｋ Ｂｕｒｓｔ）信号）を入力し、その基準信号に同期するシリアル・クロック（ＳＣＬＫ）を生成し、そのシリアル・クロックでＨＤ−ＳＤＩ信号を出力する。その出力されるＨＤ−ＳＤＩ映像信号のそれぞれは、そのままの状態では、セレクタ１５を用いて、選択することはできない。その理由の１つは、一般に、映像出力器１２、１３及び１４のそれぞれが、基準信号に対して、異なる映像出力タイミングを有するためである。その理由のもう１つは、一般に、基準信号発生器１１と複数の映像出力器１２、１３及び１４のそれぞれとを結ぶケーブルの長さが、それぞれ異なるため、複数のＨＤ−ＳＤＩ信号間に、位相差が生じているからである。言い換えれば、位相差を有する複数のＨＤ−ＳＤＩ信号を切り替えるときに、各ＨＤ−ＳＤＩ信号間のタイミングは、一致していないため、セレクタ１５からノイズを有するＨＤ−ＳＤＩ信号が、出力されてしまう。
【０００５】
そこで、図１に示すように、複数の映像出力器１２、１３及び１４から出力されるＨＤ−ＳＤＩ信号のそれぞれの位相情報を、或いは、映像出力器（例えば、カメラ１４）から出力されるＨＤ−ＳＤＩ信号と基準信号発生器１１から出力される基準信号とのそれぞれの位相情報を、ウェーブ・フォーム・モニタ１６によって、把握する。その後、その位相情報を用いて各映像出力器に内蔵された同期回路（図示せず）を操作・設定することより、複数のＨＤ−ＳＤＩ信号間の位相差をゼロにする。複数の映像出力器１２、１３及び１４から出力される複数のＨＤ−ＳＤＩ信号間の位相差が、ゼロであるので、複数のＨＤ−ＳＤＩ信号を切り替えるときに、セレクタ１５からノイズがないＨＤ−ＳＤＩ信号を出力することができる。
【０００６】
上述の通り、放送映像信号の品質を確保するために、映像出力器から出力されるＨＤ−ＳＤＩ映像信号の位相情報を把握することが重要である。具体的には、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するワード・クロックの位相が、ＨＤ−ＳＤＩ映像信号の位相情報に相当する。このようなワード・クロック発生器は、例えば、ソニー社から販売されているＨＤ−ＳＤＩ受信モジュール「ＨＫ−１０２」（図２）、ジェナム（Ｇｅｎｎｕｍ）社から販売されているＳＤ−ＳＤＩ（標準精細度シリアル・デジタル・インターフェース）信号用のシリアル・デジタル・デコーダＬＳＩ「ＧＳ９０００」（図３）の中に組み込まれている。
【０００７】
なお、ＨＤ−ＳＤＩ信号とＳＤ−ＳＤＩ信号との間には、シリアル・データのビット・レート、１ワードにおけるビット数、及びタイミング基準ビット列が、異なる。しかしながら、両者は、シリアル・デジタル映像信号であり、タイミング基準ビット列を内在する点で、共通する。従って、以下に述べる本発明の原理は、ＨＤ−ＳＤＩ信号及びＳＤ−ＳＤＩ信号を含むシリアル・デジタル信号に、適用することができる。
【０００８】
また、ＨＤ−ＳＤＩ信号及びＳＤ−ＳＤＩ信号に関する技術分野において、一般的に、ワード・クロックの代わりに、パラレル・クロック（ＰＣＬＫ）が、用いられている。
【０００９】
図２及び図３は、それぞれソニー社及びジェナム（Ｇｅｎｎｕｍ）社のワード・クロック発生器を組み込む装置のブロック図を示し、図中の矢印２０、３０が、ワード・クロック（パラレル・クロック）発生器を表す。なお、図２及び図３は、以下に示す非特許文献１及び非特許文献２に開示されているが、それぞれの発生器の具体的な動作は、開示されていない。
【００１０】
そこで、図２中の矢印２０が示すワード・クロック（パラレル・クロック）発生器の動作は、以下のように考えられる：分周器２１は、ＨＤ−ＳＤＩ映像信号のシリアル・クロックを分周して、ワード・クロック（パラレル・クロック）を生成する；遅延回路２２は、ワード・クロック（パラレル・クロック）がＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するように、ワード・クロック（パラレル・クロック）を遅延させる。
【００１１】
また、図３中の矢印３０が示すワード・クロック（パラレル・クロック）発生器の動作は、以下のように考えられる：分周回路は、ＳＤ−ＳＤＩ映像信号のシリアル・クロックを分周する際、ワード・クロック（パラレル・クロック）がＳＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するように、分周回路のカウンタをリセットすることによって、ワード・クロック（パラレル・クロック）を生成する。
【００１２】
【非特許文献１】
ユーゴ・ガージオニ（Ｈｕｇｏ Ｇａｇｇｉｏｎｉ）、ウエダ・マモル（Ｍａｍｏｒｕ Ｕｅｄａ）、サガ・フミアキ（Ｆｕｍｉａｋｉ Ｓａｇａ）、トミタ・カズオ（Ｋａｚｕｏ Ｔｏｍｉｔａ）及びコバヤシ・ノブヨシ（Ｎｏｂｕｙｏｓｈｉ Ｋｏｂａｙａｓｈｉ）著、「ＨＤＴＶ用シリアル・デジタル・インターフェース」（Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＨＤＴＶ）、ＳＭＰＴＥジャーナル（ＳＭＰＴＥ Ｊｏｕｒｎａｌ）、全米映画テレビジョン技術者協会（Ｓｏｃｉｅｔｙ ｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅａｎｄ Ｔｅｌｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）、１９９７年５月、ｐ．２９８〜ｐ．３０４、（ｐ．３０３〜ｐ．３０４、第５図）
【００１３】
【非特許文献２】
エス・ウェブスター（Ｓ．Ｗｅｂｓｔｅｒ）、イー・ファンクハウザ（Ｅ．ｆａｎｋｈａｕｓｅｒ）、ケイ・チェン（Ｋ．Ｃｈｅｎ）、ジェイ・フランシス（Ｊ．Ｆｒａｎｃｉｓ）、イー・イオスゼフ（Ｅ．Ｉｓｏｓｚｅｆ）、ティー・ロサティ（Ｔ．Ｒｏｓａｔｉ）、アイ・リドパス（Ｉ．Ｒｉｄｐａｔｈ）及びピー・ムア（Ｐ．Ｍｏｏｒｅ）著、「ＳＭＰＴＥ規格暫定案ＳＭＰＴＥ２５９Ｍ−ＳＤＩ用の新しいチップ・セット（Ａ Ｎｅｗ Ｃｈｉｐ Ｓｅｔ ｆｏｒ Ｐｒｏｐｏｓｅｄ ＳＭＰＴＥ Ｓｔａｎｄａｒｄ ＳＭＰＴＥ２５９Ｍ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）」、ＳＭＰＴＥジャーナル（ＳＭＰＴＥ Ｊｏｕｒｎａｌ）、全米映画テレビジョン技術者協会（Ｓｏｃｉｅｔｙｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）、１９９３年９月、ｐ．７７７〜７８５（ｐ．７８３、第１１図）
【００１４】
【発明が解決しようとする課題】
しかしながら、図２中の遅延回路２２は、遅延回路２２それ自身の特性（例えば、ゲート遅延時間、ＣＲ時定数）に依存し、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に依存しないで、ワード・クロックを遅延させる。従って、ゲート遅延時間及びＣＲ値が、熱などの影響によって変化すると、遅延回路の遅延時間は、変化してしまう。その結果、図２中の遅延回路２２は、安定した遅延時間でワード・クロックを遅延させることができない。言い換えれば、図２中のワード・クロック発生器２０は、安定したワード・クロックを発生することができない。
【００１５】
また、図３中のワード・クロック発生器３０内の分周回路は、ＳＤ−ＳＤＩ映像信号に内在するタイミング基準信号に依存して、分周回路のカウンタをリセットする。従って、図３中のワード・クロック発生器３０は、安定したワード・クロックを発生することができる。しかしながら、その分周回路は、複雑なものとなり、高速に動作しない。即ち、タイミング基準ビット列に対応させて分周回路のカウンタをリセットするために、タイミング基準ビット列から求めた位相情報と、カウンタのカウント値とを比較して、リセット・タイミング信号を生成する必要がある。このような比較を具体化する比較回路は、一般に、複数段のゲート回路から構成される。このため、比較回路を含めた分周回路全体は、単にＮ分周するのみの分周回路と比較して、複雑になり、高速に動作しない。他方、このような複雑な分周回路を高速に動作させるために、高度なＩＣプロセスを使用することができるが、その結果、高価な分周回路となってしまう。
【００１６】
従って、本発明の目的は、安定したワード・クロックを発生することにある。本発明のもう１つの目的は、安価で、高速に動作するワード・クロック発生器を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明のワード・クロック発生器は、１データ単位である１ワードにおけるビット数が「Ｎ」であるシリアル・デジタル信号を外部から入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、前記シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を出力する手段と、前記シリアル・デジタル信号と前記シリアル・クロック信号と前記第１ワード・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアル・デジタル信号をパラレル信号に変換し、前記パラレル信号を前記第１ワード・クロック信号の周期で出力する手段と、前記パラレル信号の中に、所定のタイミング基準ビット列が存在するか否かを判定し、存在する場合、前記タイミング基準ビット列の位相情報を検出する手段と、前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する手段と、を備える。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図４は、本発明のワード・クロック（パラレル・クロック）発生器のブロック図を示す。図４に示すように、本発明のワード・クロック発生器４０は、ＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）映像信号を入力して、ＨＤ−ＳＤＩ映像信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力するＰＬＬ４１と、そのシリアル・クロックの周波数を、「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ）で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する分周器４２と、第１ワード・クロックの位相を、シリアル・クロック信号の１周期ずつ、「１９」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ−１）回だけ遅らせ、多相のワード・クロック信号群を出力するシフトレジスタ４３と、ＨＤ−ＳＤＩ映像信号とシリアル・クロック信号と第１ワード・クロック信号とを入力し、シリアル・クロック信号に基づいてＨＤ−ＳＤＩ映像信号をパラレル映像信号に変換し、パラレル映像信号を第１ワード・クロック信号の周期で出力するＳ／Ｐ変換部４４と、パラレル映像信号のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群を出力するビットパターン検出部４５と、第１基準信号群及び第２基準信号群に基づいて、パラレル映像信号内のタイミング基準ビット列の位相情報を検出するビット位相検出部４６と、位相情報と多相のワード・クロック信号群とを入力し、その位相情報と一致する位相を有するワード・クロックを選択して出力するセレクタ４７と、を備える。好ましくは、ワード・クロック発生器４０は更に、パラレル映像信号内のタイミング基準信号の位相情報を入力し、その位相情報が複数回同じ値である場合、その位相情報を出力するノイズ・キャンセラ４８を備える。ワード・クロック発生器４０は更に、パラレル映像信号を第１ワード・クロック信号の周期で入力し、パラレル映像信号を、セレクタ４７で選択され出力されたワード・クロック信号の周期で出力するＦＩＦＯ４９を備えてもよい。
【００１９】
以下、ワード・クロック発生器４０の動作を、図５〜図９を参照しながら、具体的に説明する。
（ＰＬＬ４１）
図５は、ＰＬＬ４１に入力されるＨＤ−ＳＤＩ映像信号５１と、出力されるシリアル・クロック信号５２とを表す。なお、図５中の時間は、以下の説明のために簡略化したものであり、実際の時間とは、異なっている。同様に、図６、図７ｂ、図８ａ、図８ｂ、図９、図１０ｂ、図１１ａ、図１１ｂ及び図１２中の時間も、実際の時間とは、異なっている。（実際のシリアル・クロック信号の周波数は、約７４ＭＨｚであり、実際のシリアル・クロック信号の周期は、約１３．５ｎｓである。）
図５に示すように、実施例において、ＨＤ−ＳＤＩ映像信号５１の１ワードにおけるビット数は、２０ビットであり（矢印５３）、また、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列は、最初の２０ビットに渡って連続する「１」と後続４０ビットに渡って連続する「０」とからなるビット列である（矢印５４）。なお、ＨＤ−ＳＤＩ映像信号５１は、タイミング基準ビット列５４と、テレビ等の表示装置に表示される、後続の映像信号５５とその他の制御情報信号とを含む。
【００２０】
ＰＬＬ４１は、例えば、ＶＴＲ、カラー・バー発生器、カメラ等の映像出力器からＨＤ−ＳＤＩ映像信号５１を入力する一方、ＨＤ−ＳＤＩ映像信号のビット・レートに一致する周波数を有するシリアル・クロック信号５２を分周器４２に出力する（矢印５６）。
【００２１】
（分周器４２）
分周器４２は、ＰＬＬ４１からのシリアル・クロック信号５２を入力する一方、シリアル・クロック信号５２の周波数を、「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ、矢印５３）で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を、シフトレジスタ４３、Ｓ／Ｐ変換部４４及びビット位相検出部４６に出力する。好ましくは、分周器４２は、第１ワード・クロック信号をノイズ・キャンセラ４８に出力する。分周器４２は、第１ワード・クロック信号をＦＩＦＯ４９に出力してもよい。
【００２２】
（シフトレジスタ４３）
図６は、シフトレジスタ４３に入力されるシリアル・クロック信号５２及び第１ワード・クロック信号５７と、出力される多相のワード・クロック信号群６０とを表す。シフトレジスタ４３は、ＰＬＬ４１からのシリアル・クロック信号５２と分周器４２からの第１ワード・クロック信号５７とを入力する一方、第１ワード・クロック信号５７の位相を、シリアル・クロック信号の１周期（矢印５８）ずつ、「１９」（ＨＤ−ＳＤＩ映像信号の１データ単位におけるビット数Ｎ−１）回だけ遅らせ、２０本のワード・クロック信号（ＷＣＬＫ１９〜ＷＣＬＫ０）からなる多相のワード・クロック信号群６０をセレクタ４７に出力する。具体的に、シフトレジスタ４３は、第１ワード・クロック信号５７をワード・クロック信号６１（ＷＣＬＫ１９）として出力し；また、ワード・クロック信号６１（ＷＣＬＫ１９）の位相を、シリアル・クロック信号５２の１周期だけ遅らせ（矢印６２）、ワード・クロック信号６３（ＷＣＬＫ１８）を更に出力し；・・・；また、ワード・クロック信号（ＷＣＬＫ０１）の位相を、シリアル・クロック信号５２の１周期だけ遅らせ、ワード・クロック信号（ＷＣＬＫ００）を更に出力する。
【００２３】
（Ｓ／Ｐ変換部４４）
Ｓ／Ｐ変換部４４は、例えば、ＶＴＲ等の映像出力器からのＨＤ−ＳＤＩ映像信号とＰＬＬ４１からのシリアル・クロック信号５２と分周器４２からの第１ワード・クロック信号５７とを入力する一方、シリアル・クロック信号の１周期毎にＨＤ−ＳＤＩ映像信号の１ビットを取り込むことによって、ＨＤ−ＳＤＩ信号を「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎに一致する）ビットの幅を持つパラレル映像信号に変換し、このパラレル映像信号を組み合わせたパラレル映像信号群のビット数が、「６０」（ＨＤ−ＳＤＩ映像信号内のタイミング基準ビット列の総ビット数）以上になるように、変換されたパラレル映像信号を４データ単位（所定数のデータ単位）で、且つ第１ワード・クロック信号の周期で保持し、８０ビットに相当するパラレル映像信号群を、第１ワード・クロック信号の１周期当たり２０ビット逐次シフトしながら、ビットパターン検出部４５に出力する。
【００２４】
図７ａは、Ｓ／Ｐ変換部４４を詳細に表すブロック図であり、図７ｂは、Ｓ／Ｐ変換部４４に入力されるＨＤ−ＳＤＩ映像信号の一部と出力されるパラレル映像信号の一部との対応関係を表す。なお、Ｓ／Ｐ変換部４４の詳細な動作を容易に理解するため、図７ｂ中に、図６中の第１ワード・クロック信号５７を表す。
【００２５】
具体的に、Ｓ／Ｐ変換部４４の変換部４４１は、２０ビット長のシフトレジスタ４４１である。シフトレジスタ４４１は、映像出力器からＨＤ−ＳＤＩ映像信号を１ビットずつ入力し、ＰＬＬ４１からシリアル・クロック信号５２を入力し、入力したシリアル・クロック信号５２を動作クロックとして使用し、ＨＤ−ＳＤＩ映像信号の先頭ビットを上位ビットとして、ＨＤ−ＳＤＩ映像信号を「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ）ビットの幅を持つパラレル映像信号に変換し、パラレル映像信号を第１ラッチ４４２に出力する。
【００２６】
図７ａ及び図７ｂに示すように、例えば、Ｓ／Ｐ変換部４４の変換部４４１（シフトレジスタ４４１）は、時刻１０．０ｎｓ〜４１０．０ｎｓまでに、２０ビットのＨＤ−ＳＤＩ映像信号５３（映像信号を表す先頭の２ビットとタイミング基準ビット列５４を表す後続１８ビットとからなるＨＤ−ＳＤＩ信号５３）を入力し、逐次シフトすることによって、時刻４１０．０ｎｓで第１パラレル映像信号（ＰＤ７９〜ＰＤ６０、矢印４４６）を第１ラッチ４４２に出力する。同様に、Ｓ／Ｐ変換部４４の変換部４４１は、時刻８１０．０ｎｓで、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０、矢印４４７）を第１ラッチ４４２に出力し；時刻１２１０．０ｎｓで、第３パラレル映像信号（ＰＤ３９〜ＰＤ２０、矢印４４８）を第１ラッチ４４２に出力し；時刻１６１０．０ｎｓで、第４パラレル映像信号ＰＤ１９〜ＰＤ００、矢印４４９）を第１ラッチ４４２に出力する。
【００２７】
Ｓ／Ｐ変換部４４の第１ラッチ４４２は、変換部４４１からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第２ラッチ４４３に出力する。Ｓ／Ｐ変換部４４の第２ラッチ４４３は、第１ラッチ４４２からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第３ラッチ４４４に出力する。Ｓ／Ｐ変換部４４の第３ラッチ４４４は、第２ラッチ４４３からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第４ラッチ４４５に出力する。Ｓ／Ｐ変換部４４の第４ラッチ４４５は、第３ラッチ４４４からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５に出力する。
【００２８】
第１ラッチ４４２〜第４ラッチ４４５のうち、何れか１つのラッチ（例えば、第１ラッチ４４２）は、パラレル映像信号を第１ワード・クロック信号の周期でＦＩＦＯ４９に出力してもよい。
【００２９】
例えば、第１パラレル映像信号（ＰＤ７９〜ＰＤ６０）は、時刻４１０．０ｎｓで、第１ラッチ４４２からビットパターン検出部４５に出力され；時刻８１０．０ｎｓで、第２ラッチ４４３からビットパターン検出部４５に出力され；時刻１２１０．０ｎｓで、第３ラッチ４４４からビットパターン検出部４５に出力され；時刻１６１０．０ｎｓで、第４ラッチ４４５からビットパターン検出部４５に出力される。同様に、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０）は、時刻８１０．０ｎｓで、第１ラッチ４４２から出力され；時刻１２１０．０ｎｓで、第２ラッチ４４３から出力され；時刻１６１０．０ｎｓで、第３ラッチ４４４から出力される。同様に、第３パラレル映像信号群（ＰＤ３９〜ＰＤ２０）は、時刻１２１０．０ｎｓで、第１ラッチ４４２から出力され；時刻１６１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第４パラレル映像信号群（ＰＤ１９〜ＰＤ００）は、時刻１６１０．０ｎｓで、第１ラッチ４４２から出力される。
【００３０】
言い換えれば、Ｓ／Ｐ変換部４４（第１ラッチ４４２〜第４ラッチ４４５）は、時刻１６１０．０ｎｓで、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）をパラレル映像信号群としてビットパターン検出部４５に出力する。
【００３１】
なお、伝送性能を向上させるため、ＨＤ−ＳＤＩ映像信号及びＳＤ−ＳＤＩ映像信号は、ＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｓｔｅｄ）変調されている。従って、Ｓ／Ｐ変換部４４の変換部４４１は、予め復調されたＨＤ−ＳＤＩ映像信号を入力して、上述の動作を実行することもできる。或いは、Ｓ／Ｐ変換部４４は、変換部４４１（シフトレジスタ４４１）と第１ラッチ４４２との間に、変換されたパラレル信号を復調する復調部（図示せず）を備えることもでき、Ｓ／Ｐ変換部４４の変換部４４１は、変調されたＨＤ−ＳＤＩ映像信号を入力して、上述の動作を実行し、復調部でパラレル信号を復調することもできる。
【００３２】
また、ＮＲＺＩ変調と同様に、伝送性能を向上させるため、ＨＤ−ＳＤＩ映像信号及びＳＤ−ＳＤＩ映像信号は、スクラブル化（ランダム化）されている。従って、Ｓ／Ｐ変換部４４は、復調部（図示せず）と第１ラッチ４４２との間に、復調されたパラレル信号をデスクランブル化（非ランダム化）するデスクランブル化部（非ランダム化部）（図示せず）を備えることもでき、Ｓ／Ｐ変換部４４の変換部４４１は、復調部でパラレル信号を復調した後、デスクランブル化部（非ランダム化部）で、復調されたパラレル信号をデスクランブル化（非ランダム化）することもできる。
【００３３】
（ビットパターン検出部４５）
図８ａは、ビットパターン検出部４５に入力されるパラレル映像信号群の一部と、出力される第１基準信号群の一部とを表す図であり、図８ｂは、ビットパターン検出部４５に入力されるパラレル映像信号群の一部と、出力される第２基準信号群の一部とを表す図である。ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群（８０ビットに相当する）を入力する一方、パラレル映像信号群のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第１基準信号群及び第２基準信号群をビット位相検出部４６に出力する。具体的に、ビットパターン検出部４５は、Ｓ／Ｐ変換部４４（第１ラッチ４４２〜第４ラッチ４４５）から第１〜第４パラレル映像信号を入力する。ビットパターン検出部４５は、第１〜第４パラレル映像信号のうち、所定のビット位置から連続する２０ビットがすべて「１」であるか否かを、第１〜第４パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第１基準信号群（ｏｕｔ１）を出力する。ビットパターン検出部４５は更に、第１〜第４パラレル映像信号のうち、所定のビット位置から連続する２０ビットがすべて「０」であるか否かを、第１〜第４パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第２基準信号群（ｏｕｔ０）を出力する。
【００３４】
例えば、図８ａに示すように、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７９）として出力し（矢印８１）；
後続の２０ビット（ＰＤ７８〜５９）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７８）として出力し（矢印８２）；
更なる後続の２０ビット（ＰＤ７７〜５８）がすべて「１」であるので（図７ｂ参照）、ビットパターン検出部４５は、肯定を表す「１」を第１基準信号（ｏｕｔ１：７７）として出力し（矢印８３）；
更なる後続の２０ビット（ＰＤ７６〜５６）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７６）として出力する（矢印８４）。同様に、ビットパターン検出部４５は、第１基準信号群（ｏｕｔ１：７５〜１９）を出力する。
【００３５】
図８ｂに示すように、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：７９）として出力し（矢印８５）；後続の２０ビット（ＰＤ７８〜５９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：７８）として出力し（矢印８６）； ・・・；
後続の２０ビット（ＰＤ５８〜３９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：５８）として出力し（矢印８７）；
更なる後続の２０ビット（ＰＤ５７〜３８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：５７）として出力する（矢印８８）。同様に、ビットパターン検出部４５は、第１基準信号群（ｏｕｔ１：５６〜１９）を出力する。
【００３６】
上述のように、ビットパターン検出部４５は、パラレル映像信号群を入力し、パラレル映像信号群のうち、連続する２０ビットがすべて「１」又は「０」であるか否かを判定し、その判定結果を表す、各々６１本の第１基準信号群（ｏｕｔ１：７９〜１９）及び第２基準信号群（ｏｕｔ０：７９〜１９）を出力する。
【００３７】
（ビット位相検出部４６）
図９は、ビット位相検出部４６に入力される第１基準信号群及び第２基準信号群の一部と、生成される判定信号群の一部とを表す。ビット位相検出部４６は、ビットパターン検出部４５から第１基準信号群及び第２基準信号群を入力する一方、第１基準信号群及び第２基準信号群に基づいて、パラレル映像信号群内のタイミング基準ビット列の位相情報を検出し、位相情報をセレクタ４７に出力する。好ましくは、ビット位相検出部４６は、位相情報をノイズ・キャンセラ４８に出力する。
【００３８】
具体的に、ビット位相検出部４６は、各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、それぞれ２０ビットの間隔を有する１本の第１基準信号及び２本の第２基準信号が、パラレル映像信号群内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを、第１基準信号群及び第２基準信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の判定信号（ｄｅｔ：７９〜５９）を生成する。
【００３９】
例えば、図９に示すように、時刻２０１０．０ｎｓで、各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、最上位ビットに対応する１本の第１基準信号（ｉｎ１：７９）と最上位ビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５９）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３９）とが、すべて「１」でなく、結果としてタイミング基準ビット列を表さないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：７９）として生成し（矢印９１）；各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号（ｉｎ０：７９〜１９）のうち、最上位ビットから１ビットだけ下位ビット側に位置するビットに対応する１本の第１基準信号（ｉｎ１：７８）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５８）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３８）とが、すべて「１」でないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：７８）として生成し（矢印９２）；
各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、最上位ビットから２ビットだけ下位ビット側に位置するビットに対応する１本の第１基準信号（ｉｎ１：７７（矢印９３））とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５７（矢印９４））とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３７）とが、すべて「１」であるので、ビット位相検出部４６は、肯定を表す「１」を判定信号（ｄｅｔ：７７）として生成する（矢印９５）。同様に、ビット位相検出部４６は、判定信号群（ｄｅｔ：７６〜５９）を生成する。
【００４０】
ビット位相検出部４６は、判定信号群（ｄｅｔ：７９〜５９）のうち上位ビットから何番目の判定信号が肯定を表す「１」であるのかを判定し、該当する番目を位相情報としてセレクタ４７に出力する。
【００４１】
（セレクタ４７）
セレクタ４７は、ビット位相検出部４６からの位相情報とシフトレジスタ４３からの多相のワード・クロック信号群（ＷＣＬＫ１９〜ＷＣＬＫ００）とを入力する一方、その位相情報と一致する位相を有するワード・クロックを選択してワード・クロック発生器４０の外部に出力する。例えば、位相情報（図９中のｄｅｔ：７７）が、３番目であるので、セレクタ４７は、第１ワード・クロック信号の位相と比較して、位相差が少ない方から３番目のワード・クロック信号（図６中のＷＣＬＫ１７）を選択する。セレクタ４７は、選択したワード・クロック信号をＦＩＦＯ４９に出力してもよい。
【００４２】
従って、本発明のワード・クロック発生器４０は、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に一致した位相を持つワード・クロック信号を出力することができ、その結果、安定したワード・クロック信号を発生することができる。また、ビットパターン検出部４５は、１本の基準信号毎に１段のＡＮＤ回路のみで構成可能であるため、また、ビット位相検出部４６は、１本の判定信号毎に１段のＡＮＤ回路のみで構成可能であるため、本発明のワード・クロック発生器４０は、高速に動作することができる。
【００４３】
（ノイズ・キャンセラ４８）
好ましくは、ワード・クロック発生器４０は更に、ノイズ・キャンセラ４８を備える。ノイズ・キャンセラ４８は、ビットパターン検出部４６からパラレル映像信号群内のタイミング基準ビット列の位相情報を入力する一方、その位相情報が複数回（例えば、３回）同じ値である場合、その位相情報をセレクタ４７に出力する。従って、ノイズ等によって入力信号（ＨＤ−ＳＤＩ映像信号）が異常となった場合であっても、本発明のワード・クロック発生器４０は、タイミング基準ビット列が開始する位置に位相が一致するワード・クロック信号を出力することができる。
【００４４】
（ＦＩＦＯ４９）
ワード・クロック発生器４０は更に、ＦＩＦＯ４９を備えてもよい。ＦＩＦＯ４９は、Ｓ／Ｐ変換部４４からのパラレル映像信号と分周器４２からの第１ワード・クロック信号とセレクタ４７からの選択されたワード・クロックとを入力する。ＦＩＦＯ４９は、パラレル映像信号を第１ワード・クロック信号の周期で入力し、そのパラレル映像信号を、選択されたワード・クロック信号の周期で出力する。
【００４５】
ここで、第１ワード・クロック信号と、選択されたワード・クロック信号とは、一致した周期を持ち、異なる位相を持つ（但し、一致した位相を持つ場合もある）。このため、ＦＩＦＯ４９から出力されるパラレル映像信号は、ＦＩＦＯ４９に入力されるパラレル映像信号と比較して完全なデータを保ち、選択されたワード・クロック信号の位相と一致した位相で、出力される。従って、ワード・クロック発生器４０（ＦＩＦＯ４９）からのパラレル映像信号を入力・処理する場合、パラレル映像信号の入力時に、タイミングによる問題（例えば、データの一部が欠落する問題、入力データが「１」又は「０」の何れにも認識できない問題（メタステーブル状態）など）が発生せず、パラレル映像信号を処理することができる。
【００４６】
（第２の実施形態）
本発明のワード・クロック発生器４０のＳ／Ｐ変換部４４は、図７ａに示す詳細な構成に代えて、図１０ａに示す詳細な構成に変形することもできる。その結果、第１の実施形態に比べて、第２の実施形態のＳ／Ｐ変換部４４は、簡素化することができる。図１０ａに示すように、Ｓ／Ｐ変換部４４は、２個のラッチ４４２及び４４３を備えている。以下、第１の実施形態に比べて異なる動作のみを説明する。
【００４７】
（Ｓ／Ｐ変換部４４）
例えば、第１パラレル映像信号（ＰＤ７９〜ＰＤ６０）は、時刻４１０．０ｎｓで、第１ラッチ４４２からビットパターン検出部４５に出力され、時刻８１０．０ｎｓで、第２ラッチ４４３からビットパターン検出部４５に出力される。同様に、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０）は、時刻８１０．０ｎｓで、第１ラッチ４４２から出力され、時刻１２１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第３パラレル映像信号（ＰＤ３９〜ＰＤ２０）は、時刻１２１０．０ｎｓで、第１ラッチ４４２から出力され、時刻１６１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第４パラレル映像信号（ＰＤ１９〜ＰＤ００）は、時刻１６１０．０ｎｓで、第１ラッチ４４２から出力される。
【００４８】
言い換えれば、Ｓ／Ｐ変換部４４（第１ラッチ４４２及び第２ラッチ４４２）の出力は、第１ワード・クロック信号の周期で更新され、Ｓ／Ｐ変換部４４は、時刻８１０．０ｎｓで、第１及び第２パラレル映像信号（ＰＤ７９〜ＰＤ４０）をビットパターン検出部４５に出力し、時刻１２１０．０ｎｓで、第２及び第３パラレル映像信号（ＰＤ５９〜ＰＤ２０）を出力し、時刻１６１０．０ｎｓで、第３及び第４パラレル映像信号（ＰＤ３９〜ＰＤ００）をビットパターン検出部４５に出力する。
【００４９】
（ビットパターン検出部４５）
図１１ａ及び図１１ｂは、図８ａ及び図８ｂと同様に、ビットパターン検出部４５に入力される信号と、ビットパターン検出部４５から出力される信号とを表す図である。ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群（４０ビットに相当する）を入力する一方、パラレル映像信号群のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群をビット位相検出部４６に出力する。具体的に、ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群を入力する。ビットパターン検出部４５は、パラレル映像信号群のうち、連続する２０ビットがすべて「１」であるか否かを、パラレル映像信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の第１基準信号群（ｏｕｔ１：３９〜１９）を出力する。ビットパターン検出部４５は更に、パラレル映像信号群のうち、連続する２０ビットがすべて「０」であるか否かを、パラレル映像信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の第２基準信号群（ｏｕｔ０：３９〜１９）を出力する。
【００５０】
例えば、図１１ａに示すように、時刻８１０．０ｎｓ〜１２１０．０ｎｓの間で、パラレル映像信号群（ＰＤ７９〜ＰＤ４０）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：３９）として出力し；
後続の２０ビット（ＰＤ７８〜５９）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：３８）として出力し；
更なる後続の２０ビット（ＰＤ７７〜５８）のすべて「１」であるので（図１０ｂ参照）、ビットパターン検出部４５は、肯定を表す「１」を第１基準信号（ｏｕｔ１：３７）として出力する（矢印１１１）。
【００５１】
図１１ｂに示すように、時刻１２１０．０ｎｓ〜１６１０．０ｎｓの間で、パラレル映像信号群（ＰＤ５９〜ＰＤ２０）のうち、先頭２０ビット（ＰＤ５９〜ＰＤ４０）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：３９）として出力し；
後続の２０ビット（ＰＤ５８〜３９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：３８）として出力し；
更なる後続の２０ビット（ＰＤ５７〜３８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：３７）として出力する（矢印１１２）。
【００５２】
同様に、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、更なる後続の２０ビット（ＰＤ３７〜１８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：３７）として出力する（矢印１１３）。
【００５３】
（ビット位相検出部４６）
図１２は、図９と同様に、ビット位相検出部４６に入力される第１基準信号群及び第２基準信号群と、ビット位相検出部４６から出力される位相情報とを表す。
【００５４】
具体的に、ビット位相検出部４６は、２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の所定のビット位置について、第１ワード・クロック信号の連続する３周期に渡る１本の第１基準信号及び２本の第２基準信号が、前記パラレル信号内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを、第１基準信号群及び第２基準信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の判定信号（ｄｅｔ：３９〜１９）を生成する。
【００５５】
例えば、図１２に示すように、時刻１２１０．０ｎｓ〜２０１０．０ｎｓの期間（第１ワード・クロック信号の連続する３周期）において、各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３９）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３９）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３９）とが、すべて「１」でなく、結果としてタイミング基準ビット列を表さないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：３９）として生成し；
各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットから１ビットだけ下位ビット側に位置するビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３８）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３８）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３８）とが、すべて「１」でないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：３８）として生成し；
各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットから２ビットだけ下位ビット側に位置するビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３７）（矢印１２１）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３７）（矢印１２２）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３７）（矢印１２３）とが、すべて「１」であるので、ビット位相検出部４６は、肯定を表す「１」を判定信号（ｄｅｔ：３７）として生成する（矢印１２４）。
【００５６】
ビット位相検出部４６は、判定信号群（ｄｅｔ：３９〜１９）のうち上位ビットから何番目の位相情報信号が肯定を表す「１」であるのかを判定し、該当する番目（例えば、３番目）を位相情報としてセレクタ４７に出力する。
【００５７】
なお、本発明のワード・クロック発生器４０は、上述の複数の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、本発明のワード・クロック発生器４０が、ＨＤ−ＳＤＩ映像信号の代わりに、ＳＤ−ＳＤＩ映像信号を入力する場合、１ワードにおけるビット数Ｎは、１０ビットであり、また、ＳＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列（３０ビットに相当する）は、例えば、最初の１０ビットに渡って連続する「１」と後続２０ビットに渡って連続する「０」とからなるビット列である。また、本発明のワード・クロック発生器４０が、ＨＤ−ＳＤＩ映像信号の代わりに、シリアル・デジタル信号（シリアル・デジタル音声信号、シリアル・デジタル映像信号等を含む）を入力する場合、１ワードにおけるビット数Ｎと、シリアル・デジタル信号に内在する所定のタイミング基準ビット列とに基づいて、上述の複数の図示例を容易に変形することができる。また、Ｓ／Ｐ変換部４４のラッチの数を、例えば、１に、変更することもできる。
【図面の簡単な説明】
【図１】ＨＤ−ＳＤＩ映像信号の流れを表す図である。
【図２】従来のワード・クロック発生器を組み込む装置のブロック図である。
【図３】従来のワード・クロック発生器を組み込む装置のブロック図である。
【図４】本発明のワード・クロック発生器のブロック図である。
【図５】図４中のＰＬＬに入力されるＨＤ−ＳＤＩ映像信号と、出力されるシリアル・クロック信号とを表す図である。
【図６】図４中のシフトレジスタに入力されるシリアル・クロック信号及びワード・クロック信号と、出力される多相のワード・クロック信号群とを表す図である。
【図７ａ】図７ａは、図４中のＳ／Ｐ変換部を詳細に表すブロック図である。
【図７ｂ】図７ｂは、図７ａ中のＳ／Ｐ変換部に入力されるＨＤ−ＳＤＩ映像信号の一部と出力されるパラレル映像信号の一部との対応関係を表す図である。
【図８ａ】図８ａは、図４中のビットパターン検出部に入力されるパラレル映像信号群の一部と、出力される第１基準信号群の一部とを表す図である。
【図８ｂ】図８ｂは、図４中のビットパターン検出部に入力されるパラレル映像信号群の一部と、出力される第２基準信号群の一部とを表す図である。
【図９】図４中のビット位相検出部に入力される第１基準信号群及び第２基準信号群の一部と、生成される判定信号群の一部とを表す図である。
【図１０】図１０ａは、図７ａに示すＳ／Ｐ変換部の変形例を表すブロック図であり、図１０ｂは、図７ｂと同じ、ＨＤ−ＳＤＩ映像信号とパラレル映像信号との対応関係を表す図である。
【図１１ａ】図１１ａは、図１０ａに示すＳ／Ｐ変換部の変形例に対応する図４中のビットパターン検出部に入力されるパラレル映像信号と、出力される第１基準信号群とを表す図である。
【図１１ｂ】図１１ｂは、そのビットパターン検出部に入力されるパラレル映像信号と、出力される第２基準信号群とを表す図である。
【図１２】図１１ａ及び図１１ｂに示すように動作するビットパターン検出部に対応する図４中のビット位相検出部に入力される第１基準信号群及び第２基準信号群と、出力される位相情報とを表す図である。
【発明の属する技術分野】
本発明は、シリアル・デジタル・データに内在する所定のビット・パターンに同期するワード・クロック発生器に関連する。
【０００２】
なお、所定のビット・パターン（タイミング基準ビット列）に対応する位相情報が反映されたワード・クロックを利用することにより、複数のシリアル・デジタル・データ間の位相差を把握し、その位相差を制御することができる。
【０００３】
【発明の背景】
図１は、本発明の応用分野の１つであるＨＤ−ＳＤＩ信号の流れを表す。図１に示すように、複数の映像出力器（ＶＴＲ１２、カラー・バー発生器１３及びカメラ１４）がある場合、放送局は、セレクタ１５を用いて１つのＨＤ−ＳＤＩ信号を放送映像信号として選択する必要がある。
【０００４】
一方、複数の映像出力器１２、１３及び１４のそれぞれは、基準信号発生器１１から基準信号（一般的に、ブラック・バースト（ＢＢ：Ｂｌａｃｋ Ｂｕｒｓｔ）信号）を入力し、その基準信号に同期するシリアル・クロック（ＳＣＬＫ）を生成し、そのシリアル・クロックでＨＤ−ＳＤＩ信号を出力する。その出力されるＨＤ−ＳＤＩ映像信号のそれぞれは、そのままの状態では、セレクタ１５を用いて、選択することはできない。その理由の１つは、一般に、映像出力器１２、１３及び１４のそれぞれが、基準信号に対して、異なる映像出力タイミングを有するためである。その理由のもう１つは、一般に、基準信号発生器１１と複数の映像出力器１２、１３及び１４のそれぞれとを結ぶケーブルの長さが、それぞれ異なるため、複数のＨＤ−ＳＤＩ信号間に、位相差が生じているからである。言い換えれば、位相差を有する複数のＨＤ−ＳＤＩ信号を切り替えるときに、各ＨＤ−ＳＤＩ信号間のタイミングは、一致していないため、セレクタ１５からノイズを有するＨＤ−ＳＤＩ信号が、出力されてしまう。
【０００５】
そこで、図１に示すように、複数の映像出力器１２、１３及び１４から出力されるＨＤ−ＳＤＩ信号のそれぞれの位相情報を、或いは、映像出力器（例えば、カメラ１４）から出力されるＨＤ−ＳＤＩ信号と基準信号発生器１１から出力される基準信号とのそれぞれの位相情報を、ウェーブ・フォーム・モニタ１６によって、把握する。その後、その位相情報を用いて各映像出力器に内蔵された同期回路（図示せず）を操作・設定することより、複数のＨＤ−ＳＤＩ信号間の位相差をゼロにする。複数の映像出力器１２、１３及び１４から出力される複数のＨＤ−ＳＤＩ信号間の位相差が、ゼロであるので、複数のＨＤ−ＳＤＩ信号を切り替えるときに、セレクタ１５からノイズがないＨＤ−ＳＤＩ信号を出力することができる。
【０００６】
上述の通り、放送映像信号の品質を確保するために、映像出力器から出力されるＨＤ−ＳＤＩ映像信号の位相情報を把握することが重要である。具体的には、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するワード・クロックの位相が、ＨＤ−ＳＤＩ映像信号の位相情報に相当する。このようなワード・クロック発生器は、例えば、ソニー社から販売されているＨＤ−ＳＤＩ受信モジュール「ＨＫ−１０２」（図２）、ジェナム（Ｇｅｎｎｕｍ）社から販売されているＳＤ−ＳＤＩ（標準精細度シリアル・デジタル・インターフェース）信号用のシリアル・デジタル・デコーダＬＳＩ「ＧＳ９０００」（図３）の中に組み込まれている。
【０００７】
なお、ＨＤ−ＳＤＩ信号とＳＤ−ＳＤＩ信号との間には、シリアル・データのビット・レート、１ワードにおけるビット数、及びタイミング基準ビット列が、異なる。しかしながら、両者は、シリアル・デジタル映像信号であり、タイミング基準ビット列を内在する点で、共通する。従って、以下に述べる本発明の原理は、ＨＤ−ＳＤＩ信号及びＳＤ−ＳＤＩ信号を含むシリアル・デジタル信号に、適用することができる。
【０００８】
また、ＨＤ−ＳＤＩ信号及びＳＤ−ＳＤＩ信号に関する技術分野において、一般的に、ワード・クロックの代わりに、パラレル・クロック（ＰＣＬＫ）が、用いられている。
【０００９】
図２及び図３は、それぞれソニー社及びジェナム（Ｇｅｎｎｕｍ）社のワード・クロック発生器を組み込む装置のブロック図を示し、図中の矢印２０、３０が、ワード・クロック（パラレル・クロック）発生器を表す。なお、図２及び図３は、以下に示す非特許文献１及び非特許文献２に開示されているが、それぞれの発生器の具体的な動作は、開示されていない。
【００１０】
そこで、図２中の矢印２０が示すワード・クロック（パラレル・クロック）発生器の動作は、以下のように考えられる：分周器２１は、ＨＤ−ＳＤＩ映像信号のシリアル・クロックを分周して、ワード・クロック（パラレル・クロック）を生成する；遅延回路２２は、ワード・クロック（パラレル・クロック）がＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するように、ワード・クロック（パラレル・クロック）を遅延させる。
【００１１】
また、図３中の矢印３０が示すワード・クロック（パラレル・クロック）発生器の動作は、以下のように考えられる：分周回路は、ＳＤ−ＳＤＩ映像信号のシリアル・クロックを分周する際、ワード・クロック（パラレル・クロック）がＳＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に同期するように、分周回路のカウンタをリセットすることによって、ワード・クロック（パラレル・クロック）を生成する。
【００１２】
【非特許文献１】
ユーゴ・ガージオニ（Ｈｕｇｏ Ｇａｇｇｉｏｎｉ）、ウエダ・マモル（Ｍａｍｏｒｕ Ｕｅｄａ）、サガ・フミアキ（Ｆｕｍｉａｋｉ Ｓａｇａ）、トミタ・カズオ（Ｋａｚｕｏ Ｔｏｍｉｔａ）及びコバヤシ・ノブヨシ（Ｎｏｂｕｙｏｓｈｉ Ｋｏｂａｙａｓｈｉ）著、「ＨＤＴＶ用シリアル・デジタル・インターフェース」（Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＨＤＴＶ）、ＳＭＰＴＥジャーナル（ＳＭＰＴＥ Ｊｏｕｒｎａｌ）、全米映画テレビジョン技術者協会（Ｓｏｃｉｅｔｙ ｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅａｎｄ Ｔｅｌｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）、１９９７年５月、ｐ．２９８〜ｐ．３０４、（ｐ．３０３〜ｐ．３０４、第５図）
【００１３】
【非特許文献２】
エス・ウェブスター（Ｓ．Ｗｅｂｓｔｅｒ）、イー・ファンクハウザ（Ｅ．ｆａｎｋｈａｕｓｅｒ）、ケイ・チェン（Ｋ．Ｃｈｅｎ）、ジェイ・フランシス（Ｊ．Ｆｒａｎｃｉｓ）、イー・イオスゼフ（Ｅ．Ｉｓｏｓｚｅｆ）、ティー・ロサティ（Ｔ．Ｒｏｓａｔｉ）、アイ・リドパス（Ｉ．Ｒｉｄｐａｔｈ）及びピー・ムア（Ｐ．Ｍｏｏｒｅ）著、「ＳＭＰＴＥ規格暫定案ＳＭＰＴＥ２５９Ｍ−ＳＤＩ用の新しいチップ・セット（Ａ Ｎｅｗ Ｃｈｉｐ Ｓｅｔ ｆｏｒ Ｐｒｏｐｏｓｅｄ ＳＭＰＴＥ Ｓｔａｎｄａｒｄ ＳＭＰＴＥ２５９Ｍ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）」、ＳＭＰＴＥジャーナル（ＳＭＰＴＥ Ｊｏｕｒｎａｌ）、全米映画テレビジョン技術者協会（Ｓｏｃｉｅｔｙｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ ａｎｄ Ｔｅｌｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）、１９９３年９月、ｐ．７７７〜７８５（ｐ．７８３、第１１図）
【００１４】
【発明が解決しようとする課題】
しかしながら、図２中の遅延回路２２は、遅延回路２２それ自身の特性（例えば、ゲート遅延時間、ＣＲ時定数）に依存し、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に依存しないで、ワード・クロックを遅延させる。従って、ゲート遅延時間及びＣＲ値が、熱などの影響によって変化すると、遅延回路の遅延時間は、変化してしまう。その結果、図２中の遅延回路２２は、安定した遅延時間でワード・クロックを遅延させることができない。言い換えれば、図２中のワード・クロック発生器２０は、安定したワード・クロックを発生することができない。
【００１５】
また、図３中のワード・クロック発生器３０内の分周回路は、ＳＤ−ＳＤＩ映像信号に内在するタイミング基準信号に依存して、分周回路のカウンタをリセットする。従って、図３中のワード・クロック発生器３０は、安定したワード・クロックを発生することができる。しかしながら、その分周回路は、複雑なものとなり、高速に動作しない。即ち、タイミング基準ビット列に対応させて分周回路のカウンタをリセットするために、タイミング基準ビット列から求めた位相情報と、カウンタのカウント値とを比較して、リセット・タイミング信号を生成する必要がある。このような比較を具体化する比較回路は、一般に、複数段のゲート回路から構成される。このため、比較回路を含めた分周回路全体は、単にＮ分周するのみの分周回路と比較して、複雑になり、高速に動作しない。他方、このような複雑な分周回路を高速に動作させるために、高度なＩＣプロセスを使用することができるが、その結果、高価な分周回路となってしまう。
【００１６】
従って、本発明の目的は、安定したワード・クロックを発生することにある。本発明のもう１つの目的は、安価で、高速に動作するワード・クロック発生器を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明のワード・クロック発生器は、１データ単位である１ワードにおけるビット数が「Ｎ」であるシリアル・デジタル信号を外部から入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、前記シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を出力する手段と、前記シリアル・デジタル信号と前記シリアル・クロック信号と前記第１ワード・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアル・デジタル信号をパラレル信号に変換し、前記パラレル信号を前記第１ワード・クロック信号の周期で出力する手段と、前記パラレル信号の中に、所定のタイミング基準ビット列が存在するか否かを判定し、存在する場合、前記タイミング基準ビット列の位相情報を検出する手段と、前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する手段と、を備える。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
図４は、本発明のワード・クロック（パラレル・クロック）発生器のブロック図を示す。図４に示すように、本発明のワード・クロック発生器４０は、ＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）映像信号を入力して、ＨＤ−ＳＤＩ映像信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力するＰＬＬ４１と、そのシリアル・クロックの周波数を、「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ）で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する分周器４２と、第１ワード・クロックの位相を、シリアル・クロック信号の１周期ずつ、「１９」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ−１）回だけ遅らせ、多相のワード・クロック信号群を出力するシフトレジスタ４３と、ＨＤ−ＳＤＩ映像信号とシリアル・クロック信号と第１ワード・クロック信号とを入力し、シリアル・クロック信号に基づいてＨＤ−ＳＤＩ映像信号をパラレル映像信号に変換し、パラレル映像信号を第１ワード・クロック信号の周期で出力するＳ／Ｐ変換部４４と、パラレル映像信号のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群を出力するビットパターン検出部４５と、第１基準信号群及び第２基準信号群に基づいて、パラレル映像信号内のタイミング基準ビット列の位相情報を検出するビット位相検出部４６と、位相情報と多相のワード・クロック信号群とを入力し、その位相情報と一致する位相を有するワード・クロックを選択して出力するセレクタ４７と、を備える。好ましくは、ワード・クロック発生器４０は更に、パラレル映像信号内のタイミング基準信号の位相情報を入力し、その位相情報が複数回同じ値である場合、その位相情報を出力するノイズ・キャンセラ４８を備える。ワード・クロック発生器４０は更に、パラレル映像信号を第１ワード・クロック信号の周期で入力し、パラレル映像信号を、セレクタ４７で選択され出力されたワード・クロック信号の周期で出力するＦＩＦＯ４９を備えてもよい。
【００１９】
以下、ワード・クロック発生器４０の動作を、図５〜図９を参照しながら、具体的に説明する。
（ＰＬＬ４１）
図５は、ＰＬＬ４１に入力されるＨＤ−ＳＤＩ映像信号５１と、出力されるシリアル・クロック信号５２とを表す。なお、図５中の時間は、以下の説明のために簡略化したものであり、実際の時間とは、異なっている。同様に、図６、図７ｂ、図８ａ、図８ｂ、図９、図１０ｂ、図１１ａ、図１１ｂ及び図１２中の時間も、実際の時間とは、異なっている。（実際のシリアル・クロック信号の周波数は、約７４ＭＨｚであり、実際のシリアル・クロック信号の周期は、約１３．５ｎｓである。）
図５に示すように、実施例において、ＨＤ−ＳＤＩ映像信号５１の１ワードにおけるビット数は、２０ビットであり（矢印５３）、また、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列は、最初の２０ビットに渡って連続する「１」と後続４０ビットに渡って連続する「０」とからなるビット列である（矢印５４）。なお、ＨＤ−ＳＤＩ映像信号５１は、タイミング基準ビット列５４と、テレビ等の表示装置に表示される、後続の映像信号５５とその他の制御情報信号とを含む。
【００２０】
ＰＬＬ４１は、例えば、ＶＴＲ、カラー・バー発生器、カメラ等の映像出力器からＨＤ−ＳＤＩ映像信号５１を入力する一方、ＨＤ−ＳＤＩ映像信号のビット・レートに一致する周波数を有するシリアル・クロック信号５２を分周器４２に出力する（矢印５６）。
【００２１】
（分周器４２）
分周器４２は、ＰＬＬ４１からのシリアル・クロック信号５２を入力する一方、シリアル・クロック信号５２の周波数を、「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ、矢印５３）で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を、シフトレジスタ４３、Ｓ／Ｐ変換部４４及びビット位相検出部４６に出力する。好ましくは、分周器４２は、第１ワード・クロック信号をノイズ・キャンセラ４８に出力する。分周器４２は、第１ワード・クロック信号をＦＩＦＯ４９に出力してもよい。
【００２２】
（シフトレジスタ４３）
図６は、シフトレジスタ４３に入力されるシリアル・クロック信号５２及び第１ワード・クロック信号５７と、出力される多相のワード・クロック信号群６０とを表す。シフトレジスタ４３は、ＰＬＬ４１からのシリアル・クロック信号５２と分周器４２からの第１ワード・クロック信号５７とを入力する一方、第１ワード・クロック信号５７の位相を、シリアル・クロック信号の１周期（矢印５８）ずつ、「１９」（ＨＤ−ＳＤＩ映像信号の１データ単位におけるビット数Ｎ−１）回だけ遅らせ、２０本のワード・クロック信号（ＷＣＬＫ１９〜ＷＣＬＫ０）からなる多相のワード・クロック信号群６０をセレクタ４７に出力する。具体的に、シフトレジスタ４３は、第１ワード・クロック信号５７をワード・クロック信号６１（ＷＣＬＫ１９）として出力し；また、ワード・クロック信号６１（ＷＣＬＫ１９）の位相を、シリアル・クロック信号５２の１周期だけ遅らせ（矢印６２）、ワード・クロック信号６３（ＷＣＬＫ１８）を更に出力し；・・・；また、ワード・クロック信号（ＷＣＬＫ０１）の位相を、シリアル・クロック信号５２の１周期だけ遅らせ、ワード・クロック信号（ＷＣＬＫ００）を更に出力する。
【００２３】
（Ｓ／Ｐ変換部４４）
Ｓ／Ｐ変換部４４は、例えば、ＶＴＲ等の映像出力器からのＨＤ−ＳＤＩ映像信号とＰＬＬ４１からのシリアル・クロック信号５２と分周器４２からの第１ワード・クロック信号５７とを入力する一方、シリアル・クロック信号の１周期毎にＨＤ−ＳＤＩ映像信号の１ビットを取り込むことによって、ＨＤ−ＳＤＩ信号を「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎに一致する）ビットの幅を持つパラレル映像信号に変換し、このパラレル映像信号を組み合わせたパラレル映像信号群のビット数が、「６０」（ＨＤ−ＳＤＩ映像信号内のタイミング基準ビット列の総ビット数）以上になるように、変換されたパラレル映像信号を４データ単位（所定数のデータ単位）で、且つ第１ワード・クロック信号の周期で保持し、８０ビットに相当するパラレル映像信号群を、第１ワード・クロック信号の１周期当たり２０ビット逐次シフトしながら、ビットパターン検出部４５に出力する。
【００２４】
図７ａは、Ｓ／Ｐ変換部４４を詳細に表すブロック図であり、図７ｂは、Ｓ／Ｐ変換部４４に入力されるＨＤ−ＳＤＩ映像信号の一部と出力されるパラレル映像信号の一部との対応関係を表す。なお、Ｓ／Ｐ変換部４４の詳細な動作を容易に理解するため、図７ｂ中に、図６中の第１ワード・クロック信号５７を表す。
【００２５】
具体的に、Ｓ／Ｐ変換部４４の変換部４４１は、２０ビット長のシフトレジスタ４４１である。シフトレジスタ４４１は、映像出力器からＨＤ−ＳＤＩ映像信号を１ビットずつ入力し、ＰＬＬ４１からシリアル・クロック信号５２を入力し、入力したシリアル・クロック信号５２を動作クロックとして使用し、ＨＤ−ＳＤＩ映像信号の先頭ビットを上位ビットとして、ＨＤ−ＳＤＩ映像信号を「２０」（ＨＤ−ＳＤＩ映像信号の１ワードにおけるビット数Ｎ）ビットの幅を持つパラレル映像信号に変換し、パラレル映像信号を第１ラッチ４４２に出力する。
【００２６】
図７ａ及び図７ｂに示すように、例えば、Ｓ／Ｐ変換部４４の変換部４４１（シフトレジスタ４４１）は、時刻１０．０ｎｓ〜４１０．０ｎｓまでに、２０ビットのＨＤ−ＳＤＩ映像信号５３（映像信号を表す先頭の２ビットとタイミング基準ビット列５４を表す後続１８ビットとからなるＨＤ−ＳＤＩ信号５３）を入力し、逐次シフトすることによって、時刻４１０．０ｎｓで第１パラレル映像信号（ＰＤ７９〜ＰＤ６０、矢印４４６）を第１ラッチ４４２に出力する。同様に、Ｓ／Ｐ変換部４４の変換部４４１は、時刻８１０．０ｎｓで、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０、矢印４４７）を第１ラッチ４４２に出力し；時刻１２１０．０ｎｓで、第３パラレル映像信号（ＰＤ３９〜ＰＤ２０、矢印４４８）を第１ラッチ４４２に出力し；時刻１６１０．０ｎｓで、第４パラレル映像信号ＰＤ１９〜ＰＤ００、矢印４４９）を第１ラッチ４４２に出力する。
【００２７】
Ｓ／Ｐ変換部４４の第１ラッチ４４２は、変換部４４１からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第２ラッチ４４３に出力する。Ｓ／Ｐ変換部４４の第２ラッチ４４３は、第１ラッチ４４２からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第３ラッチ４４４に出力する。Ｓ／Ｐ変換部４４の第３ラッチ４４４は、第２ラッチ４４３からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５及び第４ラッチ４４５に出力する。Ｓ／Ｐ変換部４４の第４ラッチ４４５は、第３ラッチ４４４からのパラレル映像信号と分周器４２からの第１ワード・クロック信号５７とを入力し、パラレル映像信号を第１ワード・クロック信号の周期で保持し、保持したパラレル映像信号をビットパターン検出部４５に出力する。
【００２８】
第１ラッチ４４２〜第４ラッチ４４５のうち、何れか１つのラッチ（例えば、第１ラッチ４４２）は、パラレル映像信号を第１ワード・クロック信号の周期でＦＩＦＯ４９に出力してもよい。
【００２９】
例えば、第１パラレル映像信号（ＰＤ７９〜ＰＤ６０）は、時刻４１０．０ｎｓで、第１ラッチ４４２からビットパターン検出部４５に出力され；時刻８１０．０ｎｓで、第２ラッチ４４３からビットパターン検出部４５に出力され；時刻１２１０．０ｎｓで、第３ラッチ４４４からビットパターン検出部４５に出力され；時刻１６１０．０ｎｓで、第４ラッチ４４５からビットパターン検出部４５に出力される。同様に、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０）は、時刻８１０．０ｎｓで、第１ラッチ４４２から出力され；時刻１２１０．０ｎｓで、第２ラッチ４４３から出力され；時刻１６１０．０ｎｓで、第３ラッチ４４４から出力される。同様に、第３パラレル映像信号群（ＰＤ３９〜ＰＤ２０）は、時刻１２１０．０ｎｓで、第１ラッチ４４２から出力され；時刻１６１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第４パラレル映像信号群（ＰＤ１９〜ＰＤ００）は、時刻１６１０．０ｎｓで、第１ラッチ４４２から出力される。
【００３０】
言い換えれば、Ｓ／Ｐ変換部４４（第１ラッチ４４２〜第４ラッチ４４５）は、時刻１６１０．０ｎｓで、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）をパラレル映像信号群としてビットパターン検出部４５に出力する。
【００３１】
なお、伝送性能を向上させるため、ＨＤ−ＳＤＩ映像信号及びＳＤ−ＳＤＩ映像信号は、ＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｓｔｅｄ）変調されている。従って、Ｓ／Ｐ変換部４４の変換部４４１は、予め復調されたＨＤ−ＳＤＩ映像信号を入力して、上述の動作を実行することもできる。或いは、Ｓ／Ｐ変換部４４は、変換部４４１（シフトレジスタ４４１）と第１ラッチ４４２との間に、変換されたパラレル信号を復調する復調部（図示せず）を備えることもでき、Ｓ／Ｐ変換部４４の変換部４４１は、変調されたＨＤ−ＳＤＩ映像信号を入力して、上述の動作を実行し、復調部でパラレル信号を復調することもできる。
【００３２】
また、ＮＲＺＩ変調と同様に、伝送性能を向上させるため、ＨＤ−ＳＤＩ映像信号及びＳＤ−ＳＤＩ映像信号は、スクラブル化（ランダム化）されている。従って、Ｓ／Ｐ変換部４４は、復調部（図示せず）と第１ラッチ４４２との間に、復調されたパラレル信号をデスクランブル化（非ランダム化）するデスクランブル化部（非ランダム化部）（図示せず）を備えることもでき、Ｓ／Ｐ変換部４４の変換部４４１は、復調部でパラレル信号を復調した後、デスクランブル化部（非ランダム化部）で、復調されたパラレル信号をデスクランブル化（非ランダム化）することもできる。
【００３３】
（ビットパターン検出部４５）
図８ａは、ビットパターン検出部４５に入力されるパラレル映像信号群の一部と、出力される第１基準信号群の一部とを表す図であり、図８ｂは、ビットパターン検出部４５に入力されるパラレル映像信号群の一部と、出力される第２基準信号群の一部とを表す図である。ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群（８０ビットに相当する）を入力する一方、パラレル映像信号群のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第１基準信号群及び第２基準信号群をビット位相検出部４６に出力する。具体的に、ビットパターン検出部４５は、Ｓ／Ｐ変換部４４（第１ラッチ４４２〜第４ラッチ４４５）から第１〜第４パラレル映像信号を入力する。ビットパターン検出部４５は、第１〜第４パラレル映像信号のうち、所定のビット位置から連続する２０ビットがすべて「１」であるか否かを、第１〜第４パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第１基準信号群（ｏｕｔ１）を出力する。ビットパターン検出部４５は更に、第１〜第４パラレル映像信号のうち、所定のビット位置から連続する２０ビットがすべて「０」であるか否かを、第１〜第４パラレル映像信号の上位ビットから下位ビットまでについて判定し、その結果を表す第２基準信号群（ｏｕｔ０）を出力する。
【００３４】
例えば、図８ａに示すように、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７９）として出力し（矢印８１）；
後続の２０ビット（ＰＤ７８〜５９）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７８）として出力し（矢印８２）；
更なる後続の２０ビット（ＰＤ７７〜５８）がすべて「１」であるので（図７ｂ参照）、ビットパターン検出部４５は、肯定を表す「１」を第１基準信号（ｏｕｔ１：７７）として出力し（矢印８３）；
更なる後続の２０ビット（ＰＤ７６〜５６）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：７６）として出力する（矢印８４）。同様に、ビットパターン検出部４５は、第１基準信号群（ｏｕｔ１：７５〜１９）を出力する。
【００３５】
図８ｂに示すように、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、第１〜第４パラレル映像信号（ＰＤ７９〜ＰＤ００）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：７９）として出力し（矢印８５）；後続の２０ビット（ＰＤ７８〜５９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：７８）として出力し（矢印８６）； ・・・；
後続の２０ビット（ＰＤ５８〜３９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：５８）として出力し（矢印８７）；
更なる後続の２０ビット（ＰＤ５７〜３８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：５７）として出力する（矢印８８）。同様に、ビットパターン検出部４５は、第１基準信号群（ｏｕｔ１：５６〜１９）を出力する。
【００３６】
上述のように、ビットパターン検出部４５は、パラレル映像信号群を入力し、パラレル映像信号群のうち、連続する２０ビットがすべて「１」又は「０」であるか否かを判定し、その判定結果を表す、各々６１本の第１基準信号群（ｏｕｔ１：７９〜１９）及び第２基準信号群（ｏｕｔ０：７９〜１９）を出力する。
【００３７】
（ビット位相検出部４６）
図９は、ビット位相検出部４６に入力される第１基準信号群及び第２基準信号群の一部と、生成される判定信号群の一部とを表す。ビット位相検出部４６は、ビットパターン検出部４５から第１基準信号群及び第２基準信号群を入力する一方、第１基準信号群及び第２基準信号群に基づいて、パラレル映像信号群内のタイミング基準ビット列の位相情報を検出し、位相情報をセレクタ４７に出力する。好ましくは、ビット位相検出部４６は、位相情報をノイズ・キャンセラ４８に出力する。
【００３８】
具体的に、ビット位相検出部４６は、各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、それぞれ２０ビットの間隔を有する１本の第１基準信号及び２本の第２基準信号が、パラレル映像信号群内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを、第１基準信号群及び第２基準信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の判定信号（ｄｅｔ：７９〜５９）を生成する。
【００３９】
例えば、図９に示すように、時刻２０１０．０ｎｓで、各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、最上位ビットに対応する１本の第１基準信号（ｉｎ１：７９）と最上位ビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５９）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３９）とが、すべて「１」でなく、結果としてタイミング基準ビット列を表さないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：７９）として生成し（矢印９１）；各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号（ｉｎ０：７９〜１９）のうち、最上位ビットから１ビットだけ下位ビット側に位置するビットに対応する１本の第１基準信号（ｉｎ１：７８）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５８）とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３８）とが、すべて「１」でないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：７８）として生成し（矢印９２）；
各々６１本の第１基準信号群（ｉｎ１：７９〜１９）及び第２基準信号群（ｉｎ０：７９〜１９）のうち、最上位ビットから２ビットだけ下位ビット側に位置するビットに対応する１本の第１基準信号（ｉｎ１：７７（矢印９３））とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：５７（矢印９４））とそのビットから２０ビットだけ下位ビット側に位置するビットに対応する１本の第２基準信号（ｉｎ０：３７）とが、すべて「１」であるので、ビット位相検出部４６は、肯定を表す「１」を判定信号（ｄｅｔ：７７）として生成する（矢印９５）。同様に、ビット位相検出部４６は、判定信号群（ｄｅｔ：７６〜５９）を生成する。
【００４０】
ビット位相検出部４６は、判定信号群（ｄｅｔ：７９〜５９）のうち上位ビットから何番目の判定信号が肯定を表す「１」であるのかを判定し、該当する番目を位相情報としてセレクタ４７に出力する。
【００４１】
（セレクタ４７）
セレクタ４７は、ビット位相検出部４６からの位相情報とシフトレジスタ４３からの多相のワード・クロック信号群（ＷＣＬＫ１９〜ＷＣＬＫ００）とを入力する一方、その位相情報と一致する位相を有するワード・クロックを選択してワード・クロック発生器４０の外部に出力する。例えば、位相情報（図９中のｄｅｔ：７７）が、３番目であるので、セレクタ４７は、第１ワード・クロック信号の位相と比較して、位相差が少ない方から３番目のワード・クロック信号（図６中のＷＣＬＫ１７）を選択する。セレクタ４７は、選択したワード・クロック信号をＦＩＦＯ４９に出力してもよい。
【００４２】
従って、本発明のワード・クロック発生器４０は、ＨＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列に一致した位相を持つワード・クロック信号を出力することができ、その結果、安定したワード・クロック信号を発生することができる。また、ビットパターン検出部４５は、１本の基準信号毎に１段のＡＮＤ回路のみで構成可能であるため、また、ビット位相検出部４６は、１本の判定信号毎に１段のＡＮＤ回路のみで構成可能であるため、本発明のワード・クロック発生器４０は、高速に動作することができる。
【００４３】
（ノイズ・キャンセラ４８）
好ましくは、ワード・クロック発生器４０は更に、ノイズ・キャンセラ４８を備える。ノイズ・キャンセラ４８は、ビットパターン検出部４６からパラレル映像信号群内のタイミング基準ビット列の位相情報を入力する一方、その位相情報が複数回（例えば、３回）同じ値である場合、その位相情報をセレクタ４７に出力する。従って、ノイズ等によって入力信号（ＨＤ−ＳＤＩ映像信号）が異常となった場合であっても、本発明のワード・クロック発生器４０は、タイミング基準ビット列が開始する位置に位相が一致するワード・クロック信号を出力することができる。
【００４４】
（ＦＩＦＯ４９）
ワード・クロック発生器４０は更に、ＦＩＦＯ４９を備えてもよい。ＦＩＦＯ４９は、Ｓ／Ｐ変換部４４からのパラレル映像信号と分周器４２からの第１ワード・クロック信号とセレクタ４７からの選択されたワード・クロックとを入力する。ＦＩＦＯ４９は、パラレル映像信号を第１ワード・クロック信号の周期で入力し、そのパラレル映像信号を、選択されたワード・クロック信号の周期で出力する。
【００４５】
ここで、第１ワード・クロック信号と、選択されたワード・クロック信号とは、一致した周期を持ち、異なる位相を持つ（但し、一致した位相を持つ場合もある）。このため、ＦＩＦＯ４９から出力されるパラレル映像信号は、ＦＩＦＯ４９に入力されるパラレル映像信号と比較して完全なデータを保ち、選択されたワード・クロック信号の位相と一致した位相で、出力される。従って、ワード・クロック発生器４０（ＦＩＦＯ４９）からのパラレル映像信号を入力・処理する場合、パラレル映像信号の入力時に、タイミングによる問題（例えば、データの一部が欠落する問題、入力データが「１」又は「０」の何れにも認識できない問題（メタステーブル状態）など）が発生せず、パラレル映像信号を処理することができる。
【００４６】
（第２の実施形態）
本発明のワード・クロック発生器４０のＳ／Ｐ変換部４４は、図７ａに示す詳細な構成に代えて、図１０ａに示す詳細な構成に変形することもできる。その結果、第１の実施形態に比べて、第２の実施形態のＳ／Ｐ変換部４４は、簡素化することができる。図１０ａに示すように、Ｓ／Ｐ変換部４４は、２個のラッチ４４２及び４４３を備えている。以下、第１の実施形態に比べて異なる動作のみを説明する。
【００４７】
（Ｓ／Ｐ変換部４４）
例えば、第１パラレル映像信号（ＰＤ７９〜ＰＤ６０）は、時刻４１０．０ｎｓで、第１ラッチ４４２からビットパターン検出部４５に出力され、時刻８１０．０ｎｓで、第２ラッチ４４３からビットパターン検出部４５に出力される。同様に、第２パラレル映像信号（ＰＤ５９〜ＰＤ４０）は、時刻８１０．０ｎｓで、第１ラッチ４４２から出力され、時刻１２１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第３パラレル映像信号（ＰＤ３９〜ＰＤ２０）は、時刻１２１０．０ｎｓで、第１ラッチ４４２から出力され、時刻１６１０．０ｎｓで、第２ラッチ４４３から出力される。同様に、第４パラレル映像信号（ＰＤ１９〜ＰＤ００）は、時刻１６１０．０ｎｓで、第１ラッチ４４２から出力される。
【００４８】
言い換えれば、Ｓ／Ｐ変換部４４（第１ラッチ４４２及び第２ラッチ４４２）の出力は、第１ワード・クロック信号の周期で更新され、Ｓ／Ｐ変換部４４は、時刻８１０．０ｎｓで、第１及び第２パラレル映像信号（ＰＤ７９〜ＰＤ４０）をビットパターン検出部４５に出力し、時刻１２１０．０ｎｓで、第２及び第３パラレル映像信号（ＰＤ５９〜ＰＤ２０）を出力し、時刻１６１０．０ｎｓで、第３及び第４パラレル映像信号（ＰＤ３９〜ＰＤ００）をビットパターン検出部４５に出力する。
【００４９】
（ビットパターン検出部４５）
図１１ａ及び図１１ｂは、図８ａ及び図８ｂと同様に、ビットパターン検出部４５に入力される信号と、ビットパターン検出部４５から出力される信号とを表す図である。ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群（４０ビットに相当する）を入力する一方、パラレル映像信号群のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、パラレル映像信号の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群をビット位相検出部４６に出力する。具体的に、ビットパターン検出部４５は、Ｓ／Ｐ変換部４４からパラレル映像信号群を入力する。ビットパターン検出部４５は、パラレル映像信号群のうち、連続する２０ビットがすべて「１」であるか否かを、パラレル映像信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の第１基準信号群（ｏｕｔ１：３９〜１９）を出力する。ビットパターン検出部４５は更に、パラレル映像信号群のうち、連続する２０ビットがすべて「０」であるか否かを、パラレル映像信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の第２基準信号群（ｏｕｔ０：３９〜１９）を出力する。
【００５０】
例えば、図１１ａに示すように、時刻８１０．０ｎｓ〜１２１０．０ｎｓの間で、パラレル映像信号群（ＰＤ７９〜ＰＤ４０）のうち、先頭２０ビット（ＰＤ７９〜ＰＤ６０）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：３９）として出力し；
後続の２０ビット（ＰＤ７８〜５９）がすべて「１」でないので、ビットパターン検出部４５は、否定を表す「０」を第１基準信号（ｏｕｔ１：３８）として出力し；
更なる後続の２０ビット（ＰＤ７７〜５８）のすべて「１」であるので（図１０ｂ参照）、ビットパターン検出部４５は、肯定を表す「１」を第１基準信号（ｏｕｔ１：３７）として出力する（矢印１１１）。
【００５１】
図１１ｂに示すように、時刻１２１０．０ｎｓ〜１６１０．０ｎｓの間で、パラレル映像信号群（ＰＤ５９〜ＰＤ２０）のうち、先頭２０ビット（ＰＤ５９〜ＰＤ４０）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：３９）として出力し；
後続の２０ビット（ＰＤ５８〜３９）がすべて「０」でないので、ビットパターン検出部４５は、否定を表す「０」を第２基準信号（ｏｕｔ０：３８）として出力し；
更なる後続の２０ビット（ＰＤ５７〜３８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：３７）として出力する（矢印１１２）。
【００５２】
同様に、時刻１６１０．０ｎｓ〜２０１０．０ｎｓの間で、更なる後続の２０ビット（ＰＤ３７〜１８）がすべて「０」であるので、ビットパターン検出部４５は、肯定を表す「１」を第２基準信号（ｏｕｔ０：３７）として出力する（矢印１１３）。
【００５３】
（ビット位相検出部４６）
図１２は、図９と同様に、ビット位相検出部４６に入力される第１基準信号群及び第２基準信号群と、ビット位相検出部４６から出力される位相情報とを表す。
【００５４】
具体的に、ビット位相検出部４６は、２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の所定のビット位置について、第１ワード・クロック信号の連続する３周期に渡る１本の第１基準信号及び２本の第２基準信号が、前記パラレル信号内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを、第１基準信号群及び第２基準信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す２１本の判定信号（ｄｅｔ：３９〜１９）を生成する。
【００５５】
例えば、図１２に示すように、時刻１２１０．０ｎｓ〜２０１０．０ｎｓの期間（第１ワード・クロック信号の連続する３周期）において、各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３９）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３９）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３９）とが、すべて「１」でなく、結果としてタイミング基準ビット列を表さないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：３９）として生成し；
各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットから１ビットだけ下位ビット側に位置するビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３８）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３８）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３８）とが、すべて「１」でないので、ビット位相検出部４６は、否定を表す「０」を判定信号（ｄｅｔ：３８）として生成し；
各々２１本の第１基準信号群（ｉｎ１：３９〜１９）及び第２基準信号群（ｉｎ０：３９〜１９）のうち、第１基準信号群及び第２基準信号群の最上位ビットから２ビットだけ下位ビット側に位置するビットについて、第１周期（時刻１２１０．０ｎｓ）における１本の第１基準信号（ｉｎ１：３７）（矢印１２１）と第２周期（時刻１６１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３７）（矢印１２２）と第３周期（時刻２０１０．０ｎｓ）における１本の第２基準信号（ｉｎ０：３７）（矢印１２３）とが、すべて「１」であるので、ビット位相検出部４６は、肯定を表す「１」を判定信号（ｄｅｔ：３７）として生成する（矢印１２４）。
【００５６】
ビット位相検出部４６は、判定信号群（ｄｅｔ：３９〜１９）のうち上位ビットから何番目の位相情報信号が肯定を表す「１」であるのかを判定し、該当する番目（例えば、３番目）を位相情報としてセレクタ４７に出力する。
【００５７】
なお、本発明のワード・クロック発生器４０は、上述の複数の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、本発明のワード・クロック発生器４０が、ＨＤ−ＳＤＩ映像信号の代わりに、ＳＤ−ＳＤＩ映像信号を入力する場合、１ワードにおけるビット数Ｎは、１０ビットであり、また、ＳＤ−ＳＤＩ映像信号に内在するタイミング基準ビット列（３０ビットに相当する）は、例えば、最初の１０ビットに渡って連続する「１」と後続２０ビットに渡って連続する「０」とからなるビット列である。また、本発明のワード・クロック発生器４０が、ＨＤ−ＳＤＩ映像信号の代わりに、シリアル・デジタル信号（シリアル・デジタル音声信号、シリアル・デジタル映像信号等を含む）を入力する場合、１ワードにおけるビット数Ｎと、シリアル・デジタル信号に内在する所定のタイミング基準ビット列とに基づいて、上述の複数の図示例を容易に変形することができる。また、Ｓ／Ｐ変換部４４のラッチの数を、例えば、１に、変更することもできる。
【図面の簡単な説明】
【図１】ＨＤ−ＳＤＩ映像信号の流れを表す図である。
【図２】従来のワード・クロック発生器を組み込む装置のブロック図である。
【図３】従来のワード・クロック発生器を組み込む装置のブロック図である。
【図４】本発明のワード・クロック発生器のブロック図である。
【図５】図４中のＰＬＬに入力されるＨＤ−ＳＤＩ映像信号と、出力されるシリアル・クロック信号とを表す図である。
【図６】図４中のシフトレジスタに入力されるシリアル・クロック信号及びワード・クロック信号と、出力される多相のワード・クロック信号群とを表す図である。
【図７ａ】図７ａは、図４中のＳ／Ｐ変換部を詳細に表すブロック図である。
【図７ｂ】図７ｂは、図７ａ中のＳ／Ｐ変換部に入力されるＨＤ−ＳＤＩ映像信号の一部と出力されるパラレル映像信号の一部との対応関係を表す図である。
【図８ａ】図８ａは、図４中のビットパターン検出部に入力されるパラレル映像信号群の一部と、出力される第１基準信号群の一部とを表す図である。
【図８ｂ】図８ｂは、図４中のビットパターン検出部に入力されるパラレル映像信号群の一部と、出力される第２基準信号群の一部とを表す図である。
【図９】図４中のビット位相検出部に入力される第１基準信号群及び第２基準信号群の一部と、生成される判定信号群の一部とを表す図である。
【図１０】図１０ａは、図７ａに示すＳ／Ｐ変換部の変形例を表すブロック図であり、図１０ｂは、図７ｂと同じ、ＨＤ−ＳＤＩ映像信号とパラレル映像信号との対応関係を表す図である。
【図１１ａ】図１１ａは、図１０ａに示すＳ／Ｐ変換部の変形例に対応する図４中のビットパターン検出部に入力されるパラレル映像信号と、出力される第１基準信号群とを表す図である。
【図１１ｂ】図１１ｂは、そのビットパターン検出部に入力されるパラレル映像信号と、出力される第２基準信号群とを表す図である。
【図１２】図１１ａ及び図１１ｂに示すように動作するビットパターン検出部に対応する図４中のビット位相検出部に入力される第１基準信号群及び第２基準信号群と、出力される位相情報とを表す図である。
Claims (7)
- ワード・クロック発生器であって、該発生器は、
１データ単位である１ワードにおけるビット数が「Ｎ」であるシリアル・デジタル信号を外部から入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、
前記シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、
前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を出力する手段と、
前記シリアル・デジタル信号と前記シリアル・クロック信号と前記第１ワード・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアル・デジタル信号をパラレル信号に変換する手段と、
前記パラレル信号の中に、所定のタイミング基準ビット列が存在するか否かを判定し、存在する場合、前記タイミング基準ビット列の位相情報を検出する手段と、
前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する手段と、
を備えるワード・クロック発生器。 - ワード・クロック発生器であって、該発生器は、
シリアル・デジタル信号（１データ単位である１ワードにおけるビット数は、「Ｎ」である）を外部から入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、
前記シリアル・クロック信号の周波数を、Ｎで分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、
前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、（Ｎ−１）回だけ遅らせ、Ｎ本の多相のワード・クロック信号群を出力する手段と、
前記シリアル・デジタル信号と前記シリアル・クロック信号と前記第１ワード・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアルデジタル信号をパラレル信号に変換する手段と、
前記パラレル信号のうち、所定の連続するビットがすべて「１」又は「０」であるか否かを、前記パラレル信号の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群を出力する手段と、
前記第１基準信号群及び前記第２基準信号群と前記第１ワード・クロック信号とを入力し、前記第１基準信号群及び前記第２基準信号群に基づいて、前記パラレル信号内のタイミング基準ビット列の位相情報を検出する手段と、
前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して外部に出力する手段と、
を備えるワード・クロック発生器。 - ワード・クロック発生器であって、該発生器は、
シリアル・デジタル信号（１データ単位である１ワードにおけるビット数は、「２０」である）を入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、
前記シリアル・クロック信号の周波数を、２０で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、
前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、１９回だけ遅らせ、２０本の多相のワード・クロック信号群を出力する手段と、
前記シリアル・デジタル信号と前記シリアル・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアル・デジタル信号を２０ビットの幅を持つパラレル信号に変換する手段と、
前記パラレル信号に基づいて８０ビットに相当するパラレル信号群を出力する手段と、
前記パラレル信号群のうち、所定のビット位置から連続する２０ビットがすべて「１」又は「０」であるか否かを、前記パラレル信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群を出力する手段と、
前記第１基準信号群及び前記第２基準信号群と前記第１ワード・クロック信号とを入力し、それぞれ２０ビットの間隔を有する１本の第１基準信号及び２本の第２基準信号が、前記パラレル信号内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを判定し、その結果、前記タイミング基準ビット列を表す前記１本の第１基準信号及び前記２本の第２基準信号に基づいて、前記タイミング基準ビット列の位相情報を検出する手段と、
前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して出力する手段と、
を備えるワード・クロック発生器。 - ワード・クロック発生器であって、該発生器は、
シリアル・デジタル信号（１データ単位である１ワードにおけるビット数は、「２０」である）を入力して、前記シリアル・デジタル信号のビット・レートに一致する周波数を有するシリアル・クロック信号を出力する手段と、
前記シリアル・クロック信号の周波数を、２０で分周して、ワード・レートに一致する周波数を有する第１ワード・クロック信号を出力する手段と、
前記第１ワード・クロック信号の位相を、前記シリアル・クロック信号の１周期ずつ、１９回だけ遅らせ、２０本の多相のワード・クロック信号群を出力する手段と、
前記シリアル・デジタル信号と前記シリアル・クロック信号とを入力し、前記シリアル・クロック信号に基づいて前記シリアル・デジタル信号を２０ビットの幅を持つパラレル信号に変換する手段と、
前記パラレル信号に基づいて４０ビットに相当するパラレル信号群を出力する手段と、
前記パラレル信号群のうち、所定のビット位置から連続する２０ビットがすべて「１」又は「０」であるか否かを、前記パラレル信号群の上位ビットから下位ビットまでについて判定し、その判定結果を表す第１基準信号群及び第２基準信号群を出力する手段と、
前記第１基準信号群及び前記第２基準信号群と前記第１ワード・クロック信号とを入力し、前記第１基準信号群及び前記第２基準信号群の所定のビット位置について、前記第１ワード・クロック信号の連続する３周期に渡る１本の第１基準信号及び２本の第２基準信号が、前記パラレル信号内のタイミング基準ビット列（先頭の２０ビットがすべて「１」であり、残りの４０ビットがすべて「０」である）を表すか否かを判定し、その結果、前記タイミング基準ビット列を表す前記１本の第１基準信号及び前記２本の第２基準信号に基づいて、前記タイミング基準ビット列の位相情報を検出する手段と、
前記位相情報と前記多相のワード・クロック信号群とを入力し、前記多相のワード・クロック信号群の中から、前記位相情報と一致する位相を有するワード・クロック信号を選択して出力する手段と、
を備えるワード・クロック発生器。 - 請求項１〜請求項４の何れか１項に記載のワード・クロック発生器において、Ｎ本の多相のワード・クロック信号群を出力する前記手段が、シフトレジスタである、ワード・クロック発生器。
- 請求項１〜請求項５の何れか１項に記載のワード・クロック発生器において、シリアルデジタル信号をパラレル信号に変換する前記手段が、変換された前記パラレル信号を復調・非ランダム化し、復調・非ランダム化された前記パラレル信号を出力する、発生器。
- 請求項１〜請求項６の何れか１項に記載のワード・クロック発生器において、前記シリアル・デジタル信号が、ＨＤ−ＳＤＩ（高精細度シリアル・デジタル・インターフェース）信号である、発生器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050646A JP2004260669A (ja) | 2003-02-27 | 2003-02-27 | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 |
| CA002457286A CA2457286A1 (en) | 2003-02-27 | 2004-02-11 | Generator of word clock synchronized with timing reference bit sequence inherent in serial digital signal |
| US10/778,549 US20040172570A1 (en) | 2003-02-27 | 2004-02-17 | Generator of word clock synchronized with timing reference bit sequence inherent in serial digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050646A JP2004260669A (ja) | 2003-02-27 | 2003-02-27 | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004260669A true JP2004260669A (ja) | 2004-09-16 |
Family
ID=32905665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003050646A Withdrawn JP2004260669A (ja) | 2003-02-27 | 2003-02-27 | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040172570A1 (ja) |
| JP (1) | JP2004260669A (ja) |
| CA (1) | CA2457286A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7590173B2 (en) * | 2005-06-30 | 2009-09-15 | Intel Corporation | System and method for performing adaptive phase equalization |
| JP2009506344A (ja) * | 2005-08-29 | 2009-02-12 | テクトロニクス・インコーポレイテッド | 期待確率によるビデオ・ピーク・ジッタの測定及び表示 |
| KR100890388B1 (ko) * | 2007-11-02 | 2009-03-26 | 주식회사 하이닉스반도체 | 클록 데이터 복구 방법, 클록 데이터 복구 회로를 구비한 반도체 메모리 장치 및 그를 구비하는 시스템 |
| TWI414207B (zh) * | 2010-07-16 | 2013-11-01 | Macroblock Inc | 串列控制器與串列雙向控制器 |
| US8755480B1 (en) | 2011-12-30 | 2014-06-17 | Altera Corporation | Integrated circuit (IC) clocking techniques |
| KR20150110499A (ko) * | 2013-01-25 | 2015-10-02 | 소니 주식회사 | 신호 처리 장치 및 신호 처리 방법, 및 프로그램 |
| JP6420505B2 (ja) * | 2016-02-10 | 2018-11-07 | 株式会社日立国際電気 | 映像信号伝送装置 |
| US10210129B2 (en) * | 2016-06-06 | 2019-02-19 | Sensors Unlimited, Inc. | Systems and methods for deserializing data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5230013A (en) * | 1992-04-06 | 1993-07-20 | Motorola, Inc. | PLL-based precision phase shifting at CMOS levels |
| US5268656A (en) * | 1992-11-05 | 1993-12-07 | At&T Bell Laboratories | Programmable clock skew adjustment circuit |
| US5732089A (en) * | 1995-09-27 | 1998-03-24 | Ando Electric Co., Ltd. | Bit error measurement circuit |
| US6594275B1 (en) * | 1998-04-03 | 2003-07-15 | Texas Instruments Incorporated | Fibre channel host bus adapter having multi-frequency clock buffer for reduced power consumption |
| US6310570B1 (en) * | 1999-06-04 | 2001-10-30 | Thomson Licensing S.A. | System with adjustable ADC clock phase |
-
2003
- 2003-02-27 JP JP2003050646A patent/JP2004260669A/ja not_active Withdrawn
-
2004
- 2004-02-11 CA CA002457286A patent/CA2457286A1/en not_active Abandoned
- 2004-02-17 US US10/778,549 patent/US20040172570A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040172570A1 (en) | 2004-09-02 |
| CA2457286A1 (en) | 2004-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8854545B2 (en) | Television functionality on a chip | |
| US20050243204A1 (en) | Conversion of interlaced video streams into progressive video streams | |
| JP2003218843A (ja) | スキュー調整回路及びスキュー調整方法、並びに、データ同期回路及びデータ同期方法 | |
| JP2008526073A (ja) | データ信号を受信および／または復号するインターフェース回路ならびに方法 | |
| US7176977B2 (en) | Frame rate conversion of interlaced and progressive video streams | |
| US9444976B2 (en) | Methods of generating a pixel clock signal from a transmission clock signal and related data transmission methods for multimedia sources | |
| JP2004260669A (ja) | シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 | |
| JP4625865B2 (ja) | 半導体集積回路及びそれを備えた送信装置 | |
| JP2004254007A (ja) | ジッタ・キャンセルの方法および装置 | |
| JP4840010B2 (ja) | 送信装置、受信装置、伝送システム、および送信方法 | |
| JP2007300291A (ja) | ジッタ補正方法及び回路 | |
| JP3157029B2 (ja) | データ受信装置 | |
| JP3719413B2 (ja) | データ伝送システム及びそれに用いられるデータ送受信装置と、その方法 | |
| JPH08237232A (ja) | データ乗換回路 | |
| JP3043095B2 (ja) | ディジタル映像信号処理装置 | |
| JP2002158975A (ja) | スライス回路 | |
| JP2004096612A (ja) | ディジタル映像信号の受信装置 | |
| Fibush | Jitter effects and measurements in serial digital television signals | |
| JP2002152736A (ja) | 位相同期発振回路 | |
| JP4710117B2 (ja) | 映像同期装置および映像同期方法 | |
| JP5513179B2 (ja) | 画像処理システム | |
| JP2005065161A (ja) | フォーマット変換装置および撮像装置 | |
| JPH02231892A (ja) | 文字放送信号発生装置および文字放送信号受信機 | |
| JP2009128832A (ja) | 画面合成システム | |
| JP2003143499A (ja) | デジタルテレビ受信機、映像データ伝送回路及び映像データ受信回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051221 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070403 |