JP2002158975A

JP2002158975A - スライス回路

Info

Publication number: JP2002158975A
Application number: JP2000355752A
Authority: JP
Inventors: Masayuki Matsumoto; 誠之松本
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 2000-11-22
Filing date: 2000-11-22
Publication date: 2002-05-31
Also published as: EP1209912A1; US20020090204A1

Abstract

(57)【要約】【課題】演算結果を誤判定し、誤動作を起こすことを
防止するスライス回路を得ることである。【解決手段】データバス８と、制御レジスタ１と、テ
キストＲＡＭ２と、デジタル演算回路３と、タイミング
制御回路４と、Ａ／Ｄコンバータ５と、ＳＹＮＣセパレ
ータ６と、ＰＬＬ回路７とで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スライス回路に
係り、特に文字放送サービスにおいて、受信機側で復調
された後のコンポジットビデオ信号に重畳される文字放
送データを抜き取るスライス回路に関するものである。

【０００２】

【従来の技術】従来からＴＶ画面に文字、グラフィック
で情報を提供する文字放送サービスが行われているが、
伝送の規格の違いにより多様なサービスが存在する。主
に日本ではＡＤＡＭＳ、米国ではＣＣＤ、欧州及び東南
アジアではＴＥＬＥＴＥＸＴ等が普及している。

【０００３】また、これらは放送局側から文字放送の情
報が映像信号の帰線区間中に重畳されて映像情報とあわ
せて送信される場合、受信側で映像信号の中の文字放送
データをスライス、文字放送データをデコードして、結
果をＴＶ画面上に展開することで情報を提供する。

【０００４】また、図６は上記文字放送データを抜き取
る場合のコンポジットビデオ信号のサンプリングを示
し、データ１ビット幅でのサンプリング例を示す図であ
る。図６を参照して、ｔ１〜ｔ４がそれぞれサンプリン
グのタイミング（以下、サンプリングタイミングと示
す。）となり、その時点のサンプリング値がｘ１〜ｘ４
となる。

【０００５】また、図７は従来の演算回路によってコン
ポジットビデオ信号から抜き取った文字放送データを演
算補正する状態を示す図である。図７を参照して、従来
の演算回路１０００は、ラッチ回路１１−１〜１１−９
と、加算器１０５，１０８と、積算器１０７とを設け
る。

【０００６】まず、コンポジットビデオ信号１０３は、
Ａ／Ｄコンバータ（図示せず。）により、サンプリング
ポイントＮ−４〜Ｎ−１が、１ビット幅でそれぞれのタ
イミングによってデジタル値に変換される。

【０００７】また、続く１ビットでは、Ｎ〜Ｎ＋３がサ
ンプリングポイントになる。Ｎ＋４は次の１ビットでの
サンプリングポイントになる。このように連続してサン
プリング動作を繰り返す。

【０００８】また、サンプリングされたＡ／Ｄ変換結果
は順にラッチ回路１１−１〜１１−９に格納される。例
えば、サンプリングポイントＮ−４がラッチ回路１１−
９に格納される場合、サンプリングポイントＮ−３はラ
ッチ回路１１−８に格納される。

【０００９】また、サンプリングポイントＮ−２はラッ
チ回路１１−７に、サンプリングポイントＮ−１はラッ
チ回路１１−６に、サンプリングポイントＮはラッチ回
路１１−５に格納される。

【００１０】また、サンプリングポイントＮ＋１はラッ
チ回路１１−４に、サンプリングポイントＮ＋２はラッ
チ回路１１−３に、サンプリングポイントＮ＋３はラッ
チ回路１１−２に、サンプリングポイントＮ＋４はラッ
チ回路１１−１にそれぞれ格納される。

【００１１】また、以上のサンプリングポイントのサン
プリング値をラッチするのはサンプリングポイントＮの
値（“０”あるいは“１”）を求めるとき、ラッチ回路
１１−５にラッチされるサンプリング値Ｘｎをそのまま
用いるのでなく、前後のサンプリングポイントのラッチ
されるサンプリング値Ｘｎ＋４，Ｘｎ−４を使用して補
正を行う。

【００１２】また、サンプリングポイントの値Ｆ（Ｘ
ｎ）は次式で求められる。Ｆ（Ｘｎ）＝ａ（Ｘｎ）＋ｂ（Ｘｎ−４）＋ｃ（Ｘｎ＋４）＋ｄ＝ａ（Ｘｎ）−（Ｘｎ−４）−（Ｘｎ＋４）但し、ａ＝５、ｂ＝ｃ＝−１、ｄ＝０の場合である。

【００１３】また、この補正後のサンプリングポイント
の値Ｆ（Ｘｎ）とあらかじめ設定されたスライス値（以
下、スライスレベルと示す。）との大小比較を実施し、
“０”あるいは“１”のいずれかの値に変化させる。

【００１４】また、図８は従来の演算回路による演算結
果を示す図である。図８を参照して、演算回路１０００
に正弦波を入力した場合の演算補正式は、Ｆ（Ｘｎ）＝５（Ｘｎ）−（Ｘｎ−４）−（Ｘｎ＋４）で表される。

【００１５】各サンプリングポイントの値はスライスレ
ベルとの比較により、“０”あるいは“１”のいずれか
に判定される。例えば、図８中のサンプリングポイント
の値はスライスレベルより小となるので、演算結果は
“０”と判定される。

【００１６】また、図９は従来の演算回路により入力波
形にひずみが発生した場合の演算結果を示す図である。
入力波形のひずみは弱電界、ゴースト等によって受信状
態が悪化することにより発生する。図９を参照して、こ
の演算結果は、図８で“０”と判定されていたサンプリ
ングポイントの値が補正演算の結果では、スライスレベ
ルより大となり、演算結果は“１”と判定される。

【００１７】

【発明が解決しようとする課題】上記従来の演算回路を
設けるスライス回路では、サンプリングデータが乱れ、
本来ならば演算結果を“０”と判定しなければならない
ものを“１”と判定するような誤判定が生じて、誤動作
の原因になるという問題があった。

【００１８】

【課題を解決するための手段】この発明に係るスライス
回路は、データバスとデータをやり取りする制御記録手
段と、データバスから抜き取った文字放送データを一時
記憶する記憶手段と、コンポジットビデオ信号が入力さ
れ、デジタル値に変換するＡ／Ｄコンバータとを設け
る。

【００１９】また、Ａ／Ｄコンバータで変換されたデジ
タル値が入力され、文字放送データを算出し、記憶手段
に出力するデジタル演算回路と、コンポジットビデオ信
号が入力され、垂直あるいは水平の同期信号を抜き取る
ＳＹＮＣセパレ−タとを設ける。

【００２０】さらに、クロック発生手段と、ＳＹＮＣセ
パレ−タとクロック発生手段及び制御記録手段からの出
力が入力され、記憶手段及びデジタル演算回路に出力
し、タイミングを制御するタイミング制御回路とを備え
るものである。

【００２１】また、デジタル演算回路は、複数のラッチ
回路と、サンプリングクロック及びスライス用クロック
が入力され、１ビットのデータ幅の中のタイミングを示
す第１から第４の制御信号を出力する演算処理制御回路
とを設ける。

【００２２】また、複数のラッチ回路の１つに接続さ
れ、第２の制御信号が入力される第１の積算器と、複数
のラッチ回路の中の別の１つに接続され、第３の制御信
号が入力される第２の積算器とを設ける。

【００２３】また、第１の積算器及び第２の積算器の出
力が入力される第１の加算器と、複数のラッチ回路の中
の別の１つに接続され、第１の制御信号が入力される第
３の積算器とを設ける。

【００２４】さらに、第３の積算器及び第１の加算器の
出力が入力される第２の加算器と、第２の加算器の出力
が入力され、第４の制御信号が入力される補正回路とを
備える請求項１記載のものである。

【００２５】また、デジタル演算回路は、複数のラッチ
回路と、サンプリングクロック及びスライス用クロック
が入力され、１ビットのデータ幅の中のタイミングを示
す第１及び第２の制御信号を出力する演算処理制御回路
とを設ける。

【００２６】また、複数のラッチ回路の中のいくつかに
接続され、第１の制御信号が入力される第１のセレクタ
と、複数のラッチ回路の中の別のいくつかに接続され、
第２の制御信号が入力される第２のセレクタとを設け
る。

【００２７】また、第１及び第２のセレクタの出力が入
力される第１の加算器と、複数のラッチ回路の中の別の
１つに接続される積算器と、積算器及び第１の加算器の
出力が入力される第２の加算器と、第２の加算器の出力
が入力される補正回路とを備える請求項１記載のもので
ある。

【００２８】さらに、コンポジットビデオ信号から抜き
取った文字放送データを演算補正するスライス回路にお
いて、コンポジットビデオ信号のサンプリングタイミン
グにより、補正演算を切り換える演算手段を備えるもの
である。

【００２９】

【発明の実施の形態】実施の形態１．図１は実施の形態
１によるスライス回路のブロック図である。図１を参照
して、このスライス回路１０は、データバス８とデータ
をやり取りし、スライス回路自体を制御する制御レジス
タ１と、データバス８から抜き取った文字放送データ
（以下、テキストデータと示す。）を一時記憶するテキ
ストＲＡＭ２とを設ける。

【００３０】また、コンポジットビデオ信号が入力さ
れ、デジタル値に変換するＡ／Ｄコンバータ５と、Ａ／
Ｄコンバータ５で変換されたデジタル値が入力され、テ
キストデータを算出し、テキストＲＡＭ２に出力するデ
ジタル演算回路３とを設ける。

【００３１】また、コンポジットビデオ信号が入力さ
れ、垂直あるいは水平の同期信号（以下、ＳＹＮＣと示
す。）を抜き取るＳＹＮＣセパレ−タ６と、ＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ、以下、ＰＬＬと示
す。）回路７とを設ける。

【００３２】また、ＳＹＮＣセパレ−タ６、ＰＬＬ回路
７及び制御レジスタ１からの出力が入力され、テキスト
ＲＡＭ２及びデジタル演算回路３に出力し、スライス回
路全体のタイミングを制御するタイミング制御回路４を
設けることにより構成する。

【００３３】また、スライス回路１０の動作はテキスト
データが重畳されたコンポジットビデオ信号をＡ／Ｄコ
ンバータ５及びＳＹＮＣセパレ−タ６に入力する。ＳＹ
ＮＣセパレ−タ６から垂直あるいは水平の同期信号が分
離、生成される。

【００３４】また、Ａ／Ｄコンバータ５はコンポジット
ビデオ信号をサンプリングする。

【００３５】また、生成された水平同期信号を基準クロ
ックとして、ロックするようにＰＬＬ回路７を動作す
る。ＰＬＬ回路７はスライス回路１０の動作用クロック
（以下、ＶＣＯクロックと示す。）を生成する。

【００３６】さらに、垂直同期信号、水平同期信号及び
ＶＣＯクロックを基にタイミング制御回路４を制御す
る。

【００３７】また、図２は実施の形態１によるスライス
回路に設けるデジタル演算回路のブロック図である。図
２を参照して、デジタル演算回路３は、ラッチ回路１−
１〜１−９を設ける。

【００３８】また、サンプリングクロック及びスライス
用クロックが入力され、サンプリングポイントが１ビッ
トのデータ幅の中のどのタイミング（中心、右寄り、左
寄り等）であるかを示す制御信号（ｔｎ１〜ｔｎ４）を
出力する演算処理制御回路１３と、ラッチ回路１−１に
接続され、制御信号ｔｎ２が入力される積算器１１とを
設ける。

【００３９】また、ラッチ回路１−９に接続され、制御
信号ｔｎ３が入力される積算器１２と、積算器１１の出
力及び積算器１２の出力が入力される加算器１５とを設
ける。

【００４０】また、ラッチ回路１−５に接続され、制御
信号ｔｎ１が入力される積算器１７と、積算器１７の出
力及び加算器１５の出力が入力される加算器１８と、加
算器１８の出力が入力され、制御信号ｔｎ４が入力され
る補正回路１９とを設けることにより構成する。

【００４１】また、デジタル演算回路３の動作は、コン
ポジットビデオ信号をＡ／Ｄコンバータ５により、サン
プリングポイントＮ−４〜Ｎ−１が、１ビット幅でそれ
ぞれのタイミングによってデジタル値に変換される。

【００４２】また、続く１ビットでは、Ｎ〜Ｎ＋３がサ
ンプリングポイントになる。Ｎ＋４は次の１ビットでの
サンプリングポイントになる。このように連続してサン
プリング動作を繰り返す。

【００４３】また、サンプリングされたＡ／Ｄ変換結果
は順にラッチ回路１−１〜１−９に格納される。例え
ば、サンプリングポイントＮ−４がラッチ回路１−９に
格納される場合、サンプリングポイントＮ−３はラッチ
回路１−８に格納される。

【００４４】また、サンプリングポイントＮ−２はラッ
チ回路１−７に、サンプリングポイントＮ−１はラッチ
回路１−６に、サンプリングポイントＮはラッチ回路１
−５に格納される。

【００４５】また、サンプリングポイントＮ＋１はラッ
チ回路１−４に、サンプリングポイントＮ＋２はラッチ
回路１−３に、サンプリングポイントＮ＋３はラッチ回
路１−２に、サンプリングポイントＮ＋４はラッチ回路
１−１にそれぞれ格納される。

【００４６】また、積算器１７は制御信号ｔｎ１が入力
されると、以下のような演算の切り換えを行う。Ｆａ（Ｘ，ｔ）＝５（Ｘｎ）（制御信号ｔｎ１＝１の時）Ｆａ（Ｘ，ｔ）＝３（Ｘｎ）（制御信号ｔｎ１＝０の時）

【００４７】また、１ビットのデータ幅の中において４
つのサンプリングタイミングで、この２つの演算の切り
換えを行う。

【００４８】また、一般的にデータのセンター付近（図
６におけるｔ２、以下、サンプリングタイミングがｔ２
と示す。）では重みをつけるので、制御信号ｔｎ１＝
１、それ以外のポイントでは制御信号ｔｎ１＝０とする
ように演算処理制御回路１３は制御信号ｔｎ１を出力す
る。

【００４９】このときの演算処理はＦａ（Ｘ，ｔ）＝５（Ｘｎ）（サンプリングタイ
ミングがｔ２の時）Ｆａ（Ｘ，ｔ）＝３（Ｘｎ）（サンプリングタイ
ミングがｔ２以外の時）となる。

【００５０】また、積算器１１は制御信号ｔｎ２が入力
され、積算器１２は制御信号ｔｎ３が入力され、補正回
路１９は制御信号ｔｎ４が入力される。これらも同様に
各々の演算式Ｆｂ（Ｘ，ｔ）、Ｆｃ（Ｘ，ｔ）、Ｆｄ
（Ｘ，ｔ）を切り換えることができる。

【００５１】上記演算式を組み合わせることで、サンプ
リングタイミングによるサンプリング値Ｘｎの補正が可
能となる。

【００５２】演算式Ｆｂ（Ｘ，ｔ）、Ｆｃ（Ｘ，ｔ）、
Ｆｄ（Ｘ，ｔ）は、制御信号ｔｎ２によって以下のよう
な制御を行う。Ｆａ（Ｘ，ｔ）＝５（Ｘｎ）（サンプリングタイ
ミングがｔ２の時）Ｆａ（Ｘ，ｔ）＝５（Ｘｎ）（サンプリングタイ
ミングがｔ２以外の時）となる。

【００５３】また、Ｆｂ（Ｘ，ｔ）＝−１（Ｘｎ＋４）（サンプリン
グタイミングがｔ２の時）Ｆｂ（Ｘ，ｔ）＝０（Ｘｎ＋４）＝０（サンプリ
ングタイミングがｔ２以外の時）となる。

【００５４】また、Ｆｃ（Ｘ，ｔ）＝−１（Ｘｎ−４）（サンプリン
グタイミングがｔ２の時）Ｆｃ（Ｘ，ｔ）＝０（Ｘｎ−４）＝０（サンプリ
ングタイミングがｔ２以外の時）となる。

【００５５】また、Ｆｄ（Ｘ，ｔ）＝０（サンプリングタイミングが
ｔ２の時）Ｆｄ（Ｘ，ｔ）＝０（サンプリングタイミングが
ｔ２以外の時）となる。

【００５６】また、この場合の演算補正式は、Ｆ｀（Ｘ，ｔ）＝５（Ｘｎ）−（Ｘｎ＋４）−（Ｘｎ−
４）（サンプリングタイミングがｔ２の時）Ｆ｀（Ｘ，ｔ）＝５（Ｘｎ）（サンプリングタイ
ミングがｔ２以外の時）で表される。

【００５７】また、図３は実施の形態１によるスライス
回路に設けるデジタル演算回路により入力波形にひずみ
が発生した場合の演算結果を示す図である。図３を参照
して、入力波形のひずみが発生しても、この演算結果
は、サンプリングポイントの値がスライスレベルより小
となるため“０”と判定され、正常な判定結果に補正さ
れている。

【００５８】また、上記の演算式ではサンプリングポイ
ントによって２通りの演算式を切り換えるが、これ以外
にも多様に演算式を切り換えることが可能であることは
いうまでもない。

【００５９】この実施の形態１によると、演算結果を
“０”と判定しなければならないものを“１”と判定す
るような誤判定が生じない。

【００６０】実施の形態２．また、図４は実施の形態２
によるスライス回路に設けるデジタル演算回路のブロッ
ク図である。図４を参照して、デジタル演算回路３０
は、ラッチ回路３−１〜３−９を設ける。

【００６１】また、サンプリングクロック及びスライス
用クロックが入力され、サンプリングポイントが１ビッ
トのデータ幅の中のどのタイミング（中心、右寄り、左
寄り等）であるかを示す制御信号ｔｎ１，ｔｎ２を出力
する演算処理制御回路３３と、ラッチ回路３−１〜３−
４に接続され、制御信号ｔｎ１が入力されるセレクタ３
１とを設ける。

【００６２】また、ラッチ回路３−６〜３−９に接続さ
れ、制御信号ｔｎ２が入力されるセレクタ３２と、セレ
クタ３１の出力及びセレクタ３２の出力が入力される加
算器３５とを設ける。

【００６３】また、ラッチ回路３−５に接続される積算
器３７と、積算器３７の出力及び加算器３５の出力が入
力される加算器３８と、加算器３８の出力が入力される
補正回路３９とを設けることにより構成する。

【００６４】また、デジタル演算回路３０の動作は、コ
ンポジットビデオ信号をＡ／Ｄコンバータ（図示せ
ず。）により、サンプリングポイントが１ビット幅でＮ
−４〜Ｎ−１のそれぞれのタイミングでデジタル値に変
換する。

【００６５】また、続く１ビットでは、Ｎ〜Ｎ＋４がサ
ンプリングポイントになる。このように連続してサンプ
リング動作を繰り返す。

【００６６】また、サンプリングされたＡ／Ｄ変換結果
は順にラッチ回路３−１〜３−９に格納される。例え
ば、サンプリングポイントＮ−４がラッチ回路３−９に
格納される場合、サンプリングポイントＮ−３はラッチ
回路３−８に格納される。

【００６７】また、サンプリングポイントＮ−２はラッ
チ回路３−７に、サンプリングポイントＮ−１はラッチ
回路３−６に、サンプリングポイントＮはラッチ回路３
−５に格納される。

【００６８】また、サンプリングポイントＮ＋１はラッ
チ回路３−４に、サンプリングポイントＮ＋２はラッチ
回路３−３に、サンプリングポイントＮ＋３はラッチ回
路３−２に、サンプリングポイントＮ＋４はラッチ回路
３−１にそれぞれ格納される。

【００６９】また、セレクタ３１は制御信号ｔｎ１が入
力されると、サンプリングポイントＮ＋４〜Ｎ＋１のい
ずれかを選択する。

【００７０】また、セレクタ３２は制御信号ｔｎ２が入
力されると、サンプリングポイントＮ−１〜Ｎ−４のい
ずれかを選択する。

【００７１】また、セレクタ３１，３２は予め以下の切
り換えを行うようにレジスタ（図示せず。）により設定
される。セレクタ３１：Ｎ−４を選択（制御信号ｔｎ１＝１の時）Ｎ−１を選択（制御信号ｔｎ１＝０の時）セレクタ３２：Ｎ＋４を選択（制御信号ｔｎ２＝１の時）Ｎ＋１を選択（制御信号ｔｎ２＝０の時）

【００７２】また、演算処理制御回路３３はサンプリン
グタイミングがｔ２において、制御信号ｔｎ１，ｔｎ２
ともに“１”となるようにすれば、演算補正式は、Ｆ｀｀（Ｘ，ｔ）＝ａ（Ｘｎ）＋ｂ（Ｘｎ＋４）＋ｃ
（Ｘｎ−４）＋ｄ（サンプリングタイミングがｔ２の
時）Ｆ｀｀（Ｘ，ｔ）＝ａ（Ｘｎ）＋ｂ（Ｘｎ＋１）＋ｃ
（Ｘｎ−１）＋ｄ（サンプリングタイミングがｔ２以外
の時）となる。

【００７３】また、図５は実施の形態２によるスライス
回路に設けるデジタル演算回路により入力波形にひずみ
が発生した場合の演算結果を示す図である。図５を参照
して、この入力波形の演算補正式は、Ｆ｀｀（Ｘ，ｔ）＝５（Ｘｎ）−（Ｘｎ＋４）−（Ｘｎ
−４）（サンプリングタイミングがｔ２の時）Ｆ｀｀（Ｘ，ｔ）＝５（Ｘｎ）−（Ｘｎ＋１）−（Ｘｎ
−１）（サンプリングタイミングがｔ２以外の
時）となる。

【００７４】即ち、入力波形のひずみが発生しても、こ
の演算結果は、サンプリングポイントの値がスライスレ
ベルより小となるため“０”と判定され、正常な判定結
果に補正されている。

【００７５】また、上記の演算式ではサンプリングポイ
ントによって２通りの演算式を切り換えるが、これ以外
にも多様に演算式を切り換えることが可能であることは
いうまでもない。

【００７６】この実施の形態２によると、さらに演算結
果を“０”と判定しなければならないものを“１”と判
定するような誤判定が生じない。

【００７７】

【発明の効果】この発明に係るスライス回路は、データ
バスとデータをやり取りする制御記録手段と、データバ
スから抜き取った文字放送データを一時記憶する記憶手
段と、コンポジットビデオ信号が入力され、デジタル値
に変換するＡ／Ｄコンバータとを設ける。

【００７８】また、Ａ／Ｄコンバータで変換されたデジ
タル値が入力され、文字放送データを算出し、記憶手段
に出力するデジタル演算回路と、コンポジットビデオ信
号が入力され、垂直あるいは水平の同期信号を抜き取る
ＳＹＮＣセパレ−タとを設ける。

【００７９】さらに、クロック発生手段と、ＳＹＮＣセ
パレ−タとクロック発生手段及び制御記録手段からの出
力が入力され、記憶手段及びデジタル演算回路に出力
し、タイミングを制御するタイミング制御回路とを備え
るので、演算結果を確実、迅速に処理できる。

【００８０】また、デジタル演算回路は、複数のラッチ
回路と、サンプリングクロック及びスライス用クロック
が入力され、１ビットのデータ幅の中のタイミングを示
す第１から第４の制御信号を出力する演算処理制御回路
とを設ける。

【００８１】また、複数のラッチ回路の１つに接続さ
れ、第２の制御信号が入力される第１の積算器と、複数
のラッチ回路の中の別の１つに接続され、第３の制御信
号が入力される第２の積算器とを設ける。

【００８２】また、第１の積算器及び第２の積算器の出
力が入力される第１の加算器と、複数のラッチ回路の中
の別の１つに接続され、第１の制御信号が入力される第
３の積算器とを設ける。

【００８３】さらに、第３の積算器及び第１の加算器の
出力が入力される第２の加算器と、第２の加算器の出力
が入力され、第４の制御信号が入力される補正回路とを
備える請求項１記載のものであるため、演算結果を
“０”と判定しなければならないものを“１”と判定す
るような誤判定を防止することが可能である。

【００８４】また、デジタル演算回路は、複数のラッチ
回路と、サンプリングクロック及びスライス用クロック
が入力され、１ビットのデータ幅の中のタイミングを示
す第１及び第２の制御信号を出力する演算処理制御回路
とを設ける。

【００８５】また、複数のラッチ回路の中のいくつかに
接続され、第１の制御信号が入力される第１のセレクタ
と、複数のラッチ回路の中の別のいくつかに接続され、
第２の制御信号が入力される第２のセレクタとを設け
る。

【００８６】また、第１及び第２のセレクタの出力が入
力される第１の加算器と、複数のラッチ回路の中の別の
１つに接続される積算器と、積算器及び第１の加算器の
出力が入力される第２の加算器と、第２の加算器の出力
が入力される補正回路とを備える請求項１記載のもので
あるため、さらに演算結果を“０”と判定しなければな
らないものを“１”と判定するような誤判定を防止する
ことが可能である。

【００８７】また、コンポジットビデオ信号から抜き取
った文字放送データを演算補正するスライス回路におい
て、コンポジットビデオ信号のサンプリングタイミング
により、補正演算を切り換える演算手段を備えるので、
さらに演算結果の誤判定を防止することが可能である。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるスライス回路
のブロック図である。

【図２】この発明の実施の形態１によるスライス回路
に設けるデジタル演算回路のブロック図である。

【図３】この発明の実施の形態１によるスライス回路
に設けるデジタル演算回路により入力波形にひずみが発
生した場合の演算結果を示す図である。

【図４】この発明の実施の形態２によるスライス回路
に設けるデジタル演算回路のブロック図である。

【図５】この発明の実施の形態２によるスライス回路
に設けるデジタル演算回路により入力波形にひずみが発
生した場合の演算結果を示す図である。

【図６】従来の演算回路を説明するためのデータ１ビ
ット幅でのサンプリング例を示す図である。

【図７】従来の演算回路によってコンポジットビデオ
信号から抜き取った文字放送データを演算補正する状態
を示す図である。

【図８】従来の演算回路による演算結果を示す図であ
る。

【図９】従来の演算回路により入力波形にひずみが発
生した場合の演算結果を示す図である。

【符号の説明】

１制御レジスタ２テキストＲＡ
Ｍ３デジタル演算回路４タイミング制
御回路５Ａ／Ｄコンバータ６ＳＹＮＣセパ
レ−タ７ＰＬＬ回路８データバス１−１〜１−９ラッチ回路１１，１２，１７積算器１５，１８加算
器１３演算処理制御回路１９補正回路３−１〜３−９ラッチ回路３１，３２セレクタ３７積算器３５，３８加算
器３３演算処理制御回路３９補正回路

フロントページの続きＦターム(参考） 5C063 AC01 CA09 CA14 DA03 EB03 EB14 EB45

Claims

【特許請求の範囲】

【請求項１】データバスとデータをやり取りする制御
記録手段と、前記データバスから抜き取った文字放送データを一時記
憶する記憶手段と、コンポジットビデオ信号が入力され、デジタル値に変換
するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータで変換されたデジタル値が入力さ
れ、文字放送データを算出し、前記記憶手段に出力する
デジタル演算回路と、前記コンポジットビデオ信号が入力され、垂直あるいは
水平の同期信号を抜き取るＳＹＮＣセパレ−タと、クロック発生手段と、前記ＳＹＮＣセパレ−タと前記クロック発生手段及び前
記制御記録手段からの出力が入力され、前記記憶手段及
び前記デジタル演算回路に出力し、タイミングを制御す
るタイミング制御回路とを備えるスライス回路。
【請求項２】デジタル演算回路は、複数のラッチ回路と、サンプリングクロック及びスライス用クロックが入力さ
れ、１ビットのデータ幅の中のタイミングを示す第１か
ら第４の制御信号を出力する演算処理制御回路と、前記複数のラッチ回路の１つに接続され、前記第２の制
御信号が入力される第１の積算器と、前記複数のラッチ回路の中の別の１つに接続され、前記
第３の制御信号が入力される第２の積算器と、前記第１の積算器及び前記第２の積算器の出力が入力さ
れる第１の加算器と、前記複数のラッチ回路の中の別の１つに接続され、前記
第１の制御信号が入力される第３の積算器と、前記第３の積算器及び前記第１の加算器の出力が入力さ
れる第２の加算器と、前記第２の加算器の出力が入力され、前記第４の制御信
号が入力される補正回路とを備える請求項１記載のスラ
イス回路。
【請求項３】デジタル演算回路は、複数のラッチ回路と、サンプリングクロック及びスライス用クロックが入力さ
れ、１ビットのデータ幅の中のタイミングを示す第１及
び第２の制御信号を出力する演算処理制御回路と、前記複数のラッチ回路の中のいくつかに接続され、前記
第１の制御信号が入力される第１のセレクタと、前記複数のラッチ回路の中の別のいくつかに接続され、
前記第２の制御信号が入力される第２のセレクタと、前記第１及び第２のセレクタの出力が入力される第１の
加算器と、前記複数のラッチ回路の中の別の１つに接続される積算
器と、前記積算器及び前記第１の加算器の出力が入力される第
２の加算器と、前記第２の加算器の出力が入力される補正回路とを備え
る請求項１記載のスライス回路。
【請求項４】コンポジットビデオ信号から抜き取った
文字放送データを演算補正するスライス回路において、前記コンポジットビデオ信号のサンプリングタイミング
により、補正演算を切り換える演算手段を備えることを
特徴とするスライス回路。