JP2654059B2 - 一致検出型キャリア再生回路 - Google Patents
一致検出型キャリア再生回路Info
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- JP2654059B2 JP2654059B2 JP63072794A JP7279488A JP2654059B2 JP 2654059 B2 JP2654059 B2 JP 2654059B2 JP 63072794 A JP63072794 A JP 63072794A JP 7279488 A JP7279488 A JP 7279488A JP 2654059 B2 JP2654059 B2 JP 2654059B2
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- Japan
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- signal
- output signal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バースト信号からキャリア位相を再生する
キャリア再生回路に係り、特にEDTV方式の１つである高
域成分をキャリアで変調・多重して伝送された信号の受
信側キャリア再生回路に関する。
キャリア再生回路に係り、特にEDTV方式の１つである高
域成分をキャリアで変調・多重して伝送された信号の受
信側キャリア再生回路に関する。
［発明の概要］ 本発明はEDTV方式の１つである“輝度信号の高域成分
をフィールドオフセットしたキャリアで変調して伝送炉
帯域内で折り返して多重・伝送する方式”において、受
信機側で前記キャリアの位相を正しく安定に再生するた
めに、前記キャリア再生のために多重されたバーストの
ゼロクロス位相を複数検出し、それがある数以上等しい
場合にのみ位相情報を更新する機能を有するものであ
る。
をフィールドオフセットしたキャリアで変調して伝送炉
帯域内で折り返して多重・伝送する方式”において、受
信機側で前記キャリアの位相を正しく安定に再生するた
めに、前記キャリア再生のために多重されたバーストの
ゼロクロス位相を複数検出し、それがある数以上等しい
場合にのみ位相情報を更新する機能を有するものであ
る。
［従来の技術］ 本発明の対象としているEDTV方式とその回路について
は、特願昭61−93231号「テレビジョン信号多重方
式」，特願昭61−149781号「ディジタル周波数変換回
路」，「EDTVにおける輝度信号帯域拡大の特性」（本
田，栗田，湯山・テレビ全大1987,13−７）などに示さ
れている。
は、特願昭61−93231号「テレビジョン信号多重方
式」，特願昭61−149781号「ディジタル周波数変換回
路」，「EDTVにおける輝度信号帯域拡大の特性」（本
田，栗田，湯山・テレビ全大1987,13−７）などに示さ
れている。
また、ゼロクロス点の位相検出技術については、ハイ
ビジョン３値同期親行に関する技術がある。
ビジョン３値同期親行に関する技術がある。
［発明が解決しようとする課題］ 本発明の対象としているEDTV方式においては、キャリ
ア再生位相の検出精度とその安定性が画質に重要な影響
を及ぼす。また、EDTV方式ではディジタル信号処理が前
提となるが、従来のキャリア周波数がnfh（fhは水平同
期周波数;nは整数,NHK方式ではｎ＝520）であることを
利用してHD（水平同期信号）から作った信号に基づいて
キャリア再生位相を検出していた。
ア再生位相の検出精度とその安定性が画質に重要な影響
を及ぼす。また、EDTV方式ではディジタル信号処理が前
提となるが、従来のキャリア周波数がnfh（fhは水平同
期周波数;nは整数,NHK方式ではｎ＝520）であることを
利用してHD（水平同期信号）から作った信号に基づいて
キャリア再生位相を検出していた。
しかしこの方法では、位相の精度と安定性が伝送路の
影響を受けやすいという欠点がある。
影響を受けやすいという欠点がある。
また、位相を安定に再生する技術としては、ゼロクロ
ス点の位相を検出するハイビジョン３値同期技術が知ら
れるが、EDTV方式では現行方式との互換性から３値同期
は使用されない。
ス点の位相を検出するハイビジョン３値同期技術が知ら
れるが、EDTV方式では現行方式との互換性から３値同期
は使用されない。
よって本発明の目的は、前述の点に鑑み、専用のバー
スト信号より精度よく位相を検出し得るよう構成したキ
ャリア再生回路を提供することにある。
スト信号より精度よく位相を検出し得るよう構成したキ
ャリア再生回路を提供することにある。
［課題を解決するための手段］ かかる目的を達成するために、本発明では水平または
垂直ブランキングに多重されたバースト信号のゼロクロ
ス点における位相を検出する検出手段と、該手段によっ
て検出された位相がある数以上一致した場合にのみ記憶
位相情報を更新する一致位相検出手段と、一致位相検出
手段の出力信号に応じて再生するキャリアの位相を決定
する手段とを有することを特徴とする。
垂直ブランキングに多重されたバースト信号のゼロクロ
ス点における位相を検出する検出手段と、該手段によっ
て検出された位相がある数以上一致した場合にのみ記憶
位相情報を更新する一致位相検出手段と、一致位相検出
手段の出力信号に応じて再生するキャリアの位相を決定
する手段とを有することを特徴とする。
［作 用］ 本発明では、“輝度信号の高域成分をフィールドオフ
セットしたキャリアで変調して伝送路帯域内に折り返し
て多重・伝送する方式”において、受信機側で前記キャ
リアの位相を正しく安定に再生するために、前記キャリ
ア再生のために多重されたバーストのゼロクロス位相を
複数検出し、それらがある数以上等しい場合にのみ位相
情報を更新する。
セットしたキャリアで変調して伝送路帯域内に折り返し
て多重・伝送する方式”において、受信機側で前記キャ
リアの位相を正しく安定に再生するために、前記キャリ
ア再生のために多重されたバーストのゼロクロス位相を
複数検出し、それらがある数以上等しい場合にのみ位相
情報を更新する。
［実施例］ 以下、実施例に基づいて本発明を詳細に説明する。
第１図に本発明の実施例を示す。
第１図においてゼロクロス検出回路１への入力信号は
キャリア再生のためのバースト信号を多重されたテレビ
ジョン信号であり、信号形式はNTSC,バースト周波数は1
30fh（fhは水平同期周波数:15.734kHz），再生するキャ
リアは520fh,クロック周波数は910fh（＝4fsc），バー
ストは水平または垂直のブランキング期間に多重されて
いるものとする。
キャリア再生のためのバースト信号を多重されたテレビ
ジョン信号であり、信号形式はNTSC,バースト周波数は1
30fh（fhは水平同期周波数:15.734kHz），再生するキャ
リアは520fh,クロック周波数は910fh（＝4fsc），バー
ストは水平または垂直のブランキング期間に多重されて
いるものとする。
トリガパルスはバーストが水平ブランキング期間に多
重されている場合はHD（水平同期信号）、垂直ブランキ
ングにフィールド毎に多重される場合はVD（垂直同期信
号）、垂直ブランキングにフレーム毎に多重される場合
はFP（フレームパルス）となる。すなわちトリガパルス
は１つのバーストに１つずつ対応するものとする。
重されている場合はHD（水平同期信号）、垂直ブランキ
ングにフィールド毎に多重される場合はVD（垂直同期信
号）、垂直ブランキングにフレーム毎に多重される場合
はFP（フレームパルス）となる。すなわちトリガパルス
は１つのバーストに１つずつ対応するものとする。
第１図において、ゼロクロス検出回路１は入力信号ｘ
の正から負（または負から正）のゼロクロス点において
パルスを発生する。ゲート２ではゲートパルス発生器３
によりトリガパルスから生成されたゲートパルスによっ
て前記回路１の出力信号のバースト部分のみをオンする
ようにゲートする。ゲート２の出力信号ｙはバースト期
間中にのみ存在し、平均周期が７クロックのパルス列で
ある。信号ｙは一致位相検出回路11の入力信号となり、
回路11の出力信号ｚは７を周期とするカウンタ12のリセ
ット信号となる。カウンタ12の出力信号は３ビットのキ
ャリア位相情報として出力される。
の正から負（または負から正）のゼロクロス点において
パルスを発生する。ゲート２ではゲートパルス発生器３
によりトリガパルスから生成されたゲートパルスによっ
て前記回路１の出力信号のバースト部分のみをオンする
ようにゲートする。ゲート２の出力信号ｙはバースト期
間中にのみ存在し、平均周期が７クロックのパルス列で
ある。信号ｙは一致位相検出回路11の入力信号となり、
回路11の出力信号ｚは７を周期とするカウンタ12のリセ
ット信号となる。カウンタ12の出力信号は３ビットのキ
ャリア位相情報として出力される。
一致位相検出回路11は以下の動作をする。周期を７と
して巡回し、リセット機能を有しないカウンタ４の３ビ
ットの出力信号は３×ｍビットシフトレジスタ５のシリ
アルデータ入力となり、このレジスタ５において親行ｙ
のパルスをトリガとしてｍ個（ｍは整数）記憶される。
このｍは１バースト中のバーストの波数と同等かそれ以
下でよい。
して巡回し、リセット機能を有しないカウンタ４の３ビ
ットの出力信号は３×ｍビットシフトレジスタ５のシリ
アルデータ入力となり、このレジスタ５において親行ｙ
のパルスをトリガとしてｍ個（ｍは整数）記憶される。
このｍは１バースト中のバーストの波数と同等かそれ以
下でよい。
レジスタ５の３×ｍビット（ｍ個）の出力信号は一致
検出回路６に入力される。この回路６はｍ個の入力信号
の値がすべて一致している時にのみ一致していることを
示す信号をゲート８に送り、ゲート８を開くと共に、一
致した入力信号値をラッチ９に出力する。ゲート７が開
いている場合、ディレイ７によってレジスタ5,検出回路
６ディレイに見合う時間ディレイした信号ｙのパルスに
よってラッチ９は一致検出回路６からの一致した入力信
号値をラッチする。
検出回路６に入力される。この回路６はｍ個の入力信号
の値がすべて一致している時にのみ一致していることを
示す信号をゲート８に送り、ゲート８を開くと共に、一
致した入力信号値をラッチ９に出力する。ゲート７が開
いている場合、ディレイ７によってレジスタ5,検出回路
６ディレイに見合う時間ディレイした信号ｙのパルスに
よってラッチ９は一致検出回路６からの一致した入力信
号値をラッチする。
ラッチ９の出力信号とカウンタ４の出力信号は一致検
出回路10で比較され、両者が一致した時にのみパルスが
一致検出回路10から出力信号ｚとして出力される。信号
ｚは周期７クロックのパルス列である。
出回路10で比較され、両者が一致した時にのみパルスが
一致検出回路10から出力信号ｚとして出力される。信号
ｚは周期７クロックのパルス列である。
以上の回路ではゼロクロス点の位相の検出誤差が若干
生じても、その場合は一致検出回路６のｍ個の入力信号
が一致しないのでラッチ９の内容も更新されず、安定な
キャリア位相再生が可能である。
生じても、その場合は一致検出回路６のｍ個の入力信号
が一致しないのでラッチ９の内容も更新されず、安定な
キャリア位相再生が可能である。
第２図はゼロクロス検出回路１およびゲート回路２の
具体例を示している。入力信号ｘは必要に応じてノイズ
を抑圧するためのLPF（ローパスフィルタ）41を通過
し、クランプパルス発生回路43からのクランプパルスを
入力するクランプ回路42でクランプされ、コンパレータ
44でゼロ電位と比較される。コンパレータ44の出力信号
は入力信号ｘの正負を示す信号であり、Ｄフリップフロ
ップ45,46およびANDゲート47によりこの信号の正から負
のエッジを示すパルスを生成すればこれがｘの正から負
のゼロクロス点を示すパルスとなる。このパルスがゲー
トパルス発生回路49からのゲートパルスを一方入力端に
入力するゲート48をバースト期間中通過する出力信号ｙ
となる。第１図に示した一致検出回路６は、例えばROM
で構成されており、ｍ＝５の場合には３×５＝15ビット
のアドレスを持つ、例えば256キロビットのＰ（プログ
ラマブル）ROM（１アドレスは１バイト容量）で実現で
きる。このとき、このPROMのアドレス入力はシフトレジ
スタ５より入力されるｍ個の３ビット信号である。従っ
て、このPROMの各アドレスの内容として、そのアドレス
に対応して、ｍ個の３ビット信号がすべて一致している
か否かを示す１ビットの信号と、一致したときはその３
ビットの信号値を記憶させておけばよい。同様にして、
一致検出回路７は６ビットのアドレスを持つROMで構成
できる。
具体例を示している。入力信号ｘは必要に応じてノイズ
を抑圧するためのLPF（ローパスフィルタ）41を通過
し、クランプパルス発生回路43からのクランプパルスを
入力するクランプ回路42でクランプされ、コンパレータ
44でゼロ電位と比較される。コンパレータ44の出力信号
は入力信号ｘの正負を示す信号であり、Ｄフリップフロ
ップ45,46およびANDゲート47によりこの信号の正から負
のエッジを示すパルスを生成すればこれがｘの正から負
のゼロクロス点を示すパルスとなる。このパルスがゲー
トパルス発生回路49からのゲートパルスを一方入力端に
入力するゲート48をバースト期間中通過する出力信号ｙ
となる。第１図に示した一致検出回路６は、例えばROM
で構成されており、ｍ＝５の場合には３×５＝15ビット
のアドレスを持つ、例えば256キロビットのＰ（プログ
ラマブル）ROM（１アドレスは１バイト容量）で実現で
きる。このとき、このPROMのアドレス入力はシフトレジ
スタ５より入力されるｍ個の３ビット信号である。従っ
て、このPROMの各アドレスの内容として、そのアドレス
に対応して、ｍ個の３ビット信号がすべて一致している
か否かを示す１ビットの信号と、一致したときはその３
ビットの信号値を記憶させておけばよい。同様にして、
一致検出回路７は６ビットのアドレスを持つROMで構成
できる。
第３図は本発明の他の実施例を示している。図におい
て21〜26の構成要素の動作は、第１図に示した構成要素
４〜９の動作と各々同様である。すなわち、ラッチ26の
出力信号は、各バーストの終了時点において、そのバー
スト期間中もしくはそれより前のバースト期間中におい
てゼロクロス点の位相が一致した場合に、それらの中で
も最も新しい一致位相を示している。構成要素28〜32
は、ラッチ26の出力として得られた各バースト内の一致
位相をさらに複数のバーストにわたり蓄積し、蓄積され
た各バースト内での一致位相の中から総合的に一致した
位相を検出するためのものである。構成要素28〜32はシ
フトクロックを除いて構成要素22〜26と同じ動作をす
る。シフトレジスタ28のシフトクロックは、ディレイ27
によってバースト期間の終了後まで遅延させられたトリ
ガパルスである。また、一致検出回路33の動作は、第１
図に示した一致検出回路10の動作と同様である。これら
により、シフトレジスタ28には、バースト期間終了後、
それまでのバーストの中で一致検出された位相が１つず
つｍ′個記憶され、一致検出回路29でそれらがすべて一
致した時にのみラッチ32の内容を更新する。
て21〜26の構成要素の動作は、第１図に示した構成要素
４〜９の動作と各々同様である。すなわち、ラッチ26の
出力信号は、各バーストの終了時点において、そのバー
スト期間中もしくはそれより前のバースト期間中におい
てゼロクロス点の位相が一致した場合に、それらの中で
も最も新しい一致位相を示している。構成要素28〜32
は、ラッチ26の出力として得られた各バースト内の一致
位相をさらに複数のバーストにわたり蓄積し、蓄積され
た各バースト内での一致位相の中から総合的に一致した
位相を検出するためのものである。構成要素28〜32はシ
フトクロックを除いて構成要素22〜26と同じ動作をす
る。シフトレジスタ28のシフトクロックは、ディレイ27
によってバースト期間の終了後まで遅延させられたトリ
ガパルスである。また、一致検出回路33の動作は、第１
図に示した一致検出回路10の動作と同様である。これら
により、シフトレジスタ28には、バースト期間終了後、
それまでのバーストの中で一致検出された位相が１つず
つｍ′個記憶され、一致検出回路29でそれらがすべて一
致した時にのみラッチ32の内容を更新する。
本実施例はVTRのドロップアウトなどのようにバース
ト状の妨害に対して有効である。
ト状の妨害に対して有効である。
第４図は本発明のさらに他の実施例である。本実施例
では１つのバーストからの位相は３×ｍビットシフトレ
ジスタ52および多数決論理回路53によって検出し、さら
に、多数決論理回路53からの出力に基づいて第１図と同
様構成によって複数のバースト間に関して一致位相を検
出するものである。周期を“7"として巡回し、リセット
機能を有しないカウンタ51の３ビットの出力信号は３×
ｍビットのシフトレジスタ52のシリアルデータ入力とな
り、このシフトレジスタ52において信号ｙのパルスをト
リガとしてｍ個（ｍは整数）記憶される。このｍは１バ
ースト中のバーストの波数と同等かそれ以下でよい。シ
フトレジスタ52から得られる３×ｍビット（ｍ個）の出
力信号は、多数決論理回路53に入力され、ｍ個の中で最
も頻度の高い値が多数決論理回路53から出力される。も
し２種以上の値が最大で、かつ同じ頻度の場合は、例え
ばより後の（最近の）入力を含む値が出力される。
では１つのバーストからの位相は３×ｍビットシフトレ
ジスタ52および多数決論理回路53によって検出し、さら
に、多数決論理回路53からの出力に基づいて第１図と同
様構成によって複数のバースト間に関して一致位相を検
出するものである。周期を“7"として巡回し、リセット
機能を有しないカウンタ51の３ビットの出力信号は３×
ｍビットのシフトレジスタ52のシリアルデータ入力とな
り、このシフトレジスタ52において信号ｙのパルスをト
リガとしてｍ個（ｍは整数）記憶される。このｍは１バ
ースト中のバーストの波数と同等かそれ以下でよい。シ
フトレジスタ52から得られる３×ｍビット（ｍ個）の出
力信号は、多数決論理回路53に入力され、ｍ個の中で最
も頻度の高い値が多数決論理回路53から出力される。も
し２種以上の値が最大で、かつ同じ頻度の場合は、例え
ばより後の（最近の）入力を含む値が出力される。
多数決論理回路53の出力信号は３×ｍ′ビットシフト
レジスタ55に入力される。構成要素54〜60は第２図の構
成要素27〜33と同じ動作をする。
レジスタ55に入力される。構成要素54〜60は第２図の構
成要素27〜33と同じ動作をする。
カウンタ51の出力信号とラッチ59の出力信号は一致検
出回路60で比較され、両者が一致した時にのみパルス出
力信号ｚが一致検出回路60から出力される。
出回路60で比較され、両者が一致した時にのみパルス出
力信号ｚが一致検出回路60から出力される。
本発明はフィールドオフセットキャリアを用いたEDTV
方式のみならず、他のEDTV方式や、バーストを利用した
ディジタルキャリア再生回路すべてに利用できる。また
一致位相検出回路は、バーストの位相検出手段としてゼ
ロクロス検出以外にも例えば最大値検出回路と組み合わ
せるなど、他の用途にも単独で使用され得る。また、第
３図、第４図においてｍ＝１の場合には、シフトレジス
タ22もしくは52は単なる３ビットのレジスタ、構成要素
23〜26もしくは多数決論理回路53はスルーにしたのと等
価である。このとき、第１図のゲートパルス発生回路３
の出力信号とディレイ27もしくは54の出力信号の位相関
係によって決まるバースト内位置でのバーストのゼロク
ロス位相がそのままシフトレジスタ28もしくは55に記憶
される。従って、ｍ′＞１の場合、各バースト内での一
致位相は検出されないが、各バーストから検出された位
相の複数のバースト間にわたる一致位相が検出される。
このようにして、特許請求の範囲第３項に述べた回路を
単独で使用することもできる。
方式のみならず、他のEDTV方式や、バーストを利用した
ディジタルキャリア再生回路すべてに利用できる。また
一致位相検出回路は、バーストの位相検出手段としてゼ
ロクロス検出以外にも例えば最大値検出回路と組み合わ
せるなど、他の用途にも単独で使用され得る。また、第
３図、第４図においてｍ＝１の場合には、シフトレジス
タ22もしくは52は単なる３ビットのレジスタ、構成要素
23〜26もしくは多数決論理回路53はスルーにしたのと等
価である。このとき、第１図のゲートパルス発生回路３
の出力信号とディレイ27もしくは54の出力信号の位相関
係によって決まるバースト内位置でのバーストのゼロク
ロス位相がそのままシフトレジスタ28もしくは55に記憶
される。従って、ｍ′＞１の場合、各バースト内での一
致位相は検出されないが、各バーストから検出された位
相の複数のバースト間にわたる一致位相が検出される。
このようにして、特許請求の範囲第３項に述べた回路を
単独で使用することもできる。
［発明の効果］ 本発明によればバースト信号から位相の精度が良くか
つ安定したキャリアを再生することができる。
つ安定したキャリアを再生することができる。
第１図は本発明の実施例を示す回路図、 第２図はゼロクロス検出およびゲートの具体例を示す回
路図、 第３図は本発明の他の実施例を示す回路図、 第４図は本発明のさらに他の実施例を示す回路図であ
る。
路図、 第３図は本発明の他の実施例を示す回路図、 第４図は本発明のさらに他の実施例を示す回路図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 豊 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 山北 淳 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内
Claims (3)
- 【請求項１】水平または垂直ブランキングに多重された
バースト信号のゼロクロス点における位相を検出する検
出手段と、 該手段によって検出された位相がある数以上一致した場
合にのみ記憶位相情報を更新する一致位相検出手段と、 該一致位相検出手段の出力信号に応じて再生するキャリ
アの位相を決定する手段とを有することを特徴とするキ
ャリア再生回路。 - 【請求項２】前記一致位相検出手段を、クロック周波数
とバースト周波数の比に応じた値を周期として巡回する
カウンタと、前記ゼロクロス点における位相を検出する
検出手段の出力信号のタイミングに応じて前記カウンタ
の出力値を複数記憶するレジスタと、前記レジスタの記
憶値同士がすべて一致したときに一致した値および一致
したことを示す信号を出力する論理回路と、前記論理回
路の出力信号に従って内容を更新する記憶回路と、前記
記憶回路の出力信号と前記カウンタの出力信号を比較し
て値が一致した時に信号を出力する回路とにより構成し
たことを特徴とする請求項第１記載のキャリア再生回
路。 - 【請求項３】前記一致位相検出手段は、複数のバースト
から検出された位相が一致したときにのみ記憶位相情報
を更新するようにしたことを特徴とする請求項１記載の
キャリア再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072794A JP2654059B2 (ja) | 1988-03-26 | 1988-03-26 | 一致検出型キャリア再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072794A JP2654059B2 (ja) | 1988-03-26 | 1988-03-26 | 一致検出型キャリア再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245690A JPH01245690A (ja) | 1989-09-29 |
| JP2654059B2 true JP2654059B2 (ja) | 1997-09-17 |
Family
ID=13499653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072794A Expired - Lifetime JP2654059B2 (ja) | 1988-03-26 | 1988-03-26 | 一致検出型キャリア再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654059B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9013151D0 (en) * | 1990-06-13 | 1990-08-01 | Questech Ltd | Digital signal processing system |
-
1988
- 1988-03-26 JP JP63072794A patent/JP2654059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01245690A (ja) | 1989-09-29 |
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