KR100329304B1

KR100329304B1 - 텔레비젼정보전달에적합한패킷화한디지털데이터스트림처리시스템

Info

Publication number: KR100329304B1
Application number: KR1019960707195A
Authority: KR
Inventors: 월레이스 라이온스 폴; 앤소니 아캄포라 알폰스
Original assignee: 알씨에이 라이센싱 코오포레이숀
Priority date: 1994-06-15
Filing date: 1994-06-15
Publication date: 2002-10-04
Also published as: DE69428055D1; AU7314494A; EP0775422B1; SG30403A1; WO1995034991A1; MY113892A; JP4195081B2; JPH10502503A; HK1001991A1; EP0775422A1; DE69428055T2; KR970704296A; EP0775422A4

Abstract

전송 프로세서(16)는 MPEG 코딩된 비디오 정보를 포함하는 데이터 바이트 패킷을 갖는 입력 패킷화한 데이터스트링(도 6내지 도 9, 도 15 내지 도 18 신호A)을 수신한다. 상기 전송 프로세서는 관련 필드 동기 세그먼트와 데이터 세그먼트(X) 그룹을 포함하는 일련의 데이터 필드(도 1)을 나타내는 심벌 데이터스트림(도 15 내지 도 18의 신호F)을 출력한다. 전송 프로세서는, FEC 오류 코딩 정보와 같은, 오버헤드 정보를 각 데이터 세그먼트에 삽입하고, 데이터 필드 세그먼트 그룹간의 더 긴 필드 동기 오버헤드 세그먼트를 삽입한다. 전송 프로세서 입력 바이트 클럭(도 6, 도 15의 SC/2)의 주파수는 출력 심벌 클럭(SC) 주파수의 정수 약수이다. 입력 데이터스트림은 상수의 일정한 패킷간 데이터 갭과 상수의 일정한 데이터 속도를 나타내고, 필드 동기 오버헤드 세그먼트를 데이터스트림의 중단없이 데이터스트림으로 표시없이 삽입한다. 상기 처리의 역이 수신기에서 행해진다.

Description

텔레비전 정보 전달에 적합한 패킷화된 디지털 데이터스트림 처리 시스템

비디오 신호 처리 분야에서의 최근의 발달은 디지털 고선명 텔레비전 신호처리 및 전송 시스템을 생산하였다. 상기 시스템의 하나가 아캄포라(Acampora) 등의 미국 특허 제 5,168,356 호에 기술되어 있다. 이 시스템에서, 공지된 MPEG 데이터 압축 표준에 따른 코드워드(codeword)를 포함하는 코드워드 데이터스트림이 전달 프로세서(transport process)로 전달된다. 전달 프로세서의 주 기능은 다양한 길이의 코드워드 데이터를 패킹된(packed) 데이터 워드들로 패킹하는 것이다. 데이터 패킷 또는 데이터 셀이라 불리는, 패킹된 데이터 워드들의 누적(accumulation)은 , 다른 정보 중에서 관련 데이터 워드를 식별하기 위한 정보를 포함하는 헤더(header)에 의해 시작된다. 따라서, 전달 프로세서로부터의 출력은 전달 패킷의 시퀀스(sequence)를 포함하는 패킷화된 데이터스트림이다. 예를 들어, 상기 전달 패킷 포맷은, 전송 채널 방해로 인한 신호 중단 후, 전송된 데이터가 손실 또는변조된 데이터스트림에 수신기가 재돌입 지점을 결정할 수 있는 헤더 데이터를 제공하여, 수신기에서의 신호 복구 및 재동기 가능성을 향상시킨다.

최근에 미국에서 전 HDTV 시스템 연합(the Grand Alliance HDTV system)으로서 제안된 HDTV 지상 방송 시스템은, 패킷화된 데이터스트림 전송을 위해 잔류 측파대(vestigial sideband:VSB) 디지털 전송 포맷을 사용한다. 상기 전 HDTV 시스템 연합은 무선 서비스 위원회(Advisory Committee of Advanced Television Service)를 통해 연방 통신 위원회(Federal Communications Commission)에 의해 미국에서 고려중인, 제안된 통신 표준이다. 상기 시스템에서, 데이터는 데이터 필드의 시퀀스로 배열된다. 각 필드 구조는, 하나의 필드 동기 세그먼트(페이로드(payload) 데이터를 포함하지 않음)에 이어 312 데이터 세그먼트가 이어지는, 313 세그먼트를 포함한다. 각 데이터 세그먼트는 데이터 성분과 전진 오류 정정(forward error correction : FEC) 성분을 갖는다. 동기(synchronizing, sync) 성분은 각 데이터 세그먼트와 연관된다. 전달 프로세서는 데이터의 188 바이트의 고정된 길이의 패킷을 전송 프로세서(transmission process)에 제공하고, 이는, 각 데이터 패킷의 다양한 코딩 작용을 행하여 출력 전송 채널로 전달되는 출력 심벌 세그먼트를 생성한다. 각 바이트는, 예를 들어 4 심벌같은, 소정의 수의 심벌을 갖는다. 1994년 2월 22일, 상기 ACATS 기술분과 소위원회에 제출된, 전 HDTV 시스템 연합(비공식 문서)은, 1994년 3월 20-24일, 48차 연례 방송 기술 회의 회보인, 국제 방송인 연합(National Assiciation of Broadcasters) 회보에 기술되어 있다.

상기 데이터 패킷은 ISO-MPEG(International Standard Organization-MovingPictures Experts Group) MPEC-2 데이터 압축 표준에 적합한 데이터를 포함한다. 상기 전달 프로세서는 데이터 패킷만을 전송 프로세서에 제공하는데, 상기 전송 프로세서는 각 데이터 필드의 시작 부분에, 즉 데이터 필드 세그먼트들의 각 그룹 사이에, 각 세그먼트에 대한 오버헤드(overhead) FEC 오류 검출 및 정정 성분, 그리고 오버헤드 필드 동기 세그먼트를 부가한다. 설명한 바와 같이, 상기 FEC 성분과 필드 동기 세그먼트가 상이한 시간에서 발생하고 상이한 지속기간(duration)으로 나타나기 때문에, 데이터 흐름이 상기 작동을 행하도록 조정된다. 상기 데이터 흐름을 상기 데이터 필드 구조의 출력 심벌 전송 요구에 맞게 조정하는데는 여러 기술이 있다. 하나의 기술은, 삽입된 오버헤드와 출력 심벌 클럭 주파수로부터 페이로드 처리율(throughput rate)을 계산하는 것이다. 이는 전달 프로세서로부터 전송 프로세서로 데이터를 전달하는데 이용되는 클럭의 주파수가 상기 전송 프로세서로부터의 데이터의 출력 속도와 밀접히 관련될 것을 필요로 한다. 이 주파수는 심벌 클럭 주파수와 정수 관계(integer relationship)일 필요는 없다. 정수 관계가 존재하지 않는 경우, 위상 동기 루프(phase locked loop) 네트워크가 소망하는 입력과 출력 위상 및 주파수 관계를 유지하는데 사용될 수 있다. 그러나, 상기 위상동기 루프 네트워크의 사용은 현저한 비용 및 시스템의 복잡성을 가중시켜 바람직하지 못하다.

다른 기술로는, 심벌 클럭으로부터 유도된 클럭을 이용해, 전달 프로세서로부터 버스트형 방식(burst-like fashion)의 전송 프로세서로의 데이터 흐름을 조정하는 것이다. 이 경우에 188 바이트의 데이터를 갖는 MPEG-2 패킷은 연속적인 버스트로 전송 프로세서로 입력되고, 각 데이터 세그먼트에 대한 FEC 오버헤드가 전송 프로세서에 의해 데이터스트림으로 삽입되는 동안의 간격(intervals)에 의해 분리된다. 그러나, 다른 패킷과 같은 데이터 페이로드를 포함하지 않는, 더 긴 지속 기간의 필드 동기 세그먼트가 데이터스트림으로 삽입될 때, 패킷 데이터스트림은 세그먼트 간격과 동일한 시간 주기만큼 중단되고 지연된다. 본 발명자는 상기 중단된 데이터스트림이 데이터 처리율(throughput rate)을 바람직하지 않게 감소시킬 뿐만 아니라, 데이터 패킷간의 일률적이지 않은(non-uniform) 간격을 생성한다는 것을 알았다. 도 5와 관련해서 설명하는 바와 같이, 상기 일률적이지 않은 패킷간 간격은 신호 처리 요구를 현저히 복잡하게 한다.

특히, 본 발명자는, 중단된 데이터스트림이 전달 프로세서와 전송 프로세서간의 인터페이싱 요구, 특히 데이터 동기에 관해서, 및 패킷화한 데이터스트림을 기록하는 모든 시스템간의 인터페이싱 요구를 불만족스럽게 복잡하게하는 것을 인식하였다. HDTV 데이터스트림은 스튜디오나 소비자 장비에 의해 기록하기 편리하다. MPEG 타이밍 요구를 만족시키기 위해서는, 모든 기록 시스템은 패킷간의 일률적이지 않은 갭을 갖는, 패킷 타이밍을 재생하여야 하고, 상기 갭이 발생된 패킷간에 유지되어야 한다. 이러한 요구는 기록 시스템에 인터페이스하기에 필요한 회로를 더욱 현저히 복잡하게 한다. 또한, 전송 처리에 의해 생성된 상기 갭이 수신기의 복조기에서 유지되어야 한다.

전달 프로세서와 전송 프로세서간의 인터페이스는, 텔레비전 방송과 같은, 많은 응용에서 중요하다. 상기 경우에서 전송 프로세서는 전송이 시작하면 중단없이 데이터 필드를 생성 및 출력하여야 한다. 텔레비전 수신기는 동기화를 유지하는 필드 동기 세그먼트를 갖는 데이터 필드의 상기 중단없는 스트림에 의존한다. 방송중의 모든 데이터 필드 속도 또는 구조의 변화는 수신기에서 동기화의 손실로 나타난다. 방송 스튜디오는 통상, 일정 시간후 작동하는 방식으로 적당한 소스 재료에 자동적으로 스위칭하도록 미리 프로그래밍된 비디오 테이프 플레이어의 다중 뱅크(mutiple bank)를 갖는다. 상기 테이프 플레이어는 전달 스트림 정보를 포함하는 전달 패킷을 출력한다. 각 테이프 플레이어는 그 출력을 전송 프로세서로의 데이터 흐름에 동기시키지만, 그 필드 속도나 필드 구조를 변경하지는 못한다. 전달 프로세서로부터 전송 프로세서로의 패킷의 흐름에서 일률적이지 않은 갭은, 전송 데이터 필드 구조를 인터페이스에서 데이터 흐름의 인위적 구조(artifact)로 만드는 효과가 있고, 패킷 및 데이터 필드 구조 모두를 갖는다. 각 스튜디오 레코더는 불만족스럽게도, 테이프 출력을 패킷 및 필드 경계에 동기시키는 복잡한 인터페이스를 가져야할 필요가 있다. 인터페이스를 통과하거나 인터페이스에서 데이터 흐름을 모니터링하여 진행하기에는, 필드 구조에 대한 부가적 정보가 요구된다. 테이프 인터페이스는 패킷 동기 검출, 필드 검출 및 데이터 필드 구조를 버퍼링하기에 충분한 메모리를 구비한다. 사전 기록 테이프, 및 국부 프로그래밍과 상업성의 도입에 따라 한층 복잡해진다. 상기 복잡함 및 다른 어려움은 본 발명의 원리에 따른 시스템에 의해 충분히 해결될 것이다.

본 발명은 디지털 신호 처리에 관한 것으로, 특히, 고선명 텔레비전(HDTV) 시스템에 이용하기 적합한 패킷화된(packetized) 데이터스트림 내의 패킷들의 시퀀스를 포맷팅하는 시스템에 관한 것이다.

도 1은 동기 및 데이터 세그먼트를 갖는 데이터 필드 구조의 시퀀스의 일례를 도시한 도면.

도 2는 패킷화된 데이터스트림 처리를 위한 장치를 개략적으로 도시한 블록도.

도 3 및 도 4는 도 1의 데이터 필드 세그먼트의 대안적 형태의 처리를 개략적으로 도시한 도면.

도 5는 데이터 패킷간에 일률적이지 않은 간격을 갖는 페킷화된 데이터스트림을 도시한 도면.

도 6 내지 도 11은 본 발명의 원리에 따른 데이터 패킷간이 일정한 간격을갖는 패킷화된 데이터스트림을 도시한 도면.

도 12는 전송하기 위해 출력 프로세서에 출력 심벌을 제공하는 패킷화된 입력 데이터에 응답하는 전송 프로세서를 포함하는 송신기 인코더의 블록도.

도 13은 종래의 NTSC 텔레비전 채널 스펙트럼에 관련하여 도시된, 도 12의 시스템에 의해 제공된 출력 데이터를 전달하는데 이용되는 텔레비전 채널 스펙트럼을 도시한 도면.

도 13A는 일반적인 수신기 장치를 도시한 도면.

도 14는 도 12의 송신기 인코더 시스템의 수신기 대조물의 블록도.

도 15 및 도 16은 도 12의 시스템에 의한 패킷화된 데이터의 처리에 관련한 데이터스트림을 도시한 도면.

도 17 및 도 18은 도 12의 시스템에 의한 패킷화된 데이터의 대안적 처리에 관한 데이터 스트림을 도시한 도면.

본 발명은 상기 기술한 유형, 예를 들어 상이한 주기동안 상이한 유형의 오버헤드 정보에 기인한 일률적이지 않은 속도로 발생하는 정보를 포함하는, 데이터 필드 구조를 나타내는 패킷화된 데이터스트림을 처리하기 위한 시스템의 구성에 양호하게 이용된다. 특히, 본 발명에 따른 시스템은 인코더 또는 디코더의 데이터 프로세서에 통용되는 데이터 필드 구조를 만들기 위한 데이터스트림을 구성하고, 그 데이터스트림이 중단없이 처리된다.

본 발명에 따른 시스템에서는, 예를 들어 전송기/인코더에서, 패킷화된 데이터스트림이 처리되어 각각 데이터와 오버헤드 정보를 갖는 연속적인 데이터 필드구조를 나타내는 출력 데이터스트림을 생성한다. 입력 네트워크는 패킷간 갭에 의해 분리된 데이터 패킷을 포함하는 입력 데이터스트림을 제공한다. 오버헤드 네트워크는 데이터 필드 내의 패킷간 갭의 지속기간과 상이한 지속기간을 갖는 필드 오버헤드 정보 세그먼트를 제공한다. 전송 프로세스 네트워크는 데이터스트림 및 필드 오버헤드 세그먼트에 응답하여 각각 필드 오버헤드 세그먼트 및 데이터 세그먼트의 그룹을 포함하는 데이터 필드를 갖는 데이터 필드 구조의 시퀀스를 나타내는 출력 데이터스트림을 생성한다. 입력 데이터스트림은 복수의 데이터 필드 구조에 걸쳐 상수의 일정 데이터 속도를 가진 상수의 일정 패킷간 갭을 나타낸다. 일정한 패킷간 갭은 데이터스트림의 중단없이 오버헤드 정보의 끊김 없는(seamless) 삽입을 용이하게 하기 위함이다.

전송기/인코더에서 본 발명의 특징에 따라, 데이터 패킷은 출력 (심벌) 클럭의 주파수와 정수 관계인 주파수를 갖는 입력 (바이트) 클럭에 응답하는 전송 프로세서로 입력된다.

양호한 실시예에서, 전송 프로세서로부터의 출력 심벌 데이터스트림은, 관련 오류 정정 오버헤드 데이터와 복수의 MPEG 데이터 세그먼트를 포함하는 데이터 필드의 시퀀스를 나타낸다. 각 데이터 필드는 상이한 주기의 오버헤드 정보를 나타내는 필드 동기 세그먼트에 의해 시작된다. 입력 바이트 클럭 주파수는 출력 심벌 클럭 주파수의 짝수의 정수인 약수(sub-multiple)이다. 고정된 길이의 입력 데이터 패킷은 고정된 수의 입력 클럭 사이클을 포함하고, 각각의 패킷은 규정된 수의 입력 클럭 사이클을 포함하는 고정된, 일정한 패킷간 간격으로 분리된다. 패킷간 간격 동안 발생하는 클럭 사이클의 수는 데이터 필드의 세그먼트의 수와, 데이터 세그먼트의 심벌의 수와, 각 데이터 세그먼트의 지속기간과, 필드 동기 세그먼트의 지속기간과 같은 인자(factor)들의 함수이다.

도 1은 미국의 전 HDTV 시스템 연합(the Grand Alliance HDTV system)에 의해 패킷화된 데이터스트림 처리용 시스템에서 이용하도록 제안된 데이터 필드 구조를 도시한다. 데이터 필드 구조를 나타내는 출력 심벌 데이터스트림은, 도 2의 선행하는 전달 프로세서(transport process:14)로부터의 입력 데이터 패킷에 응답하여 도 2의 전송 프로세서(transmission process:16)에 의해 생성된다. 전송 프로세서는 도 12와 관련해서 자세히 도시되고 설명된다. 각각의 데이터 필드 구조는 필드 데이터 세그먼트(X)들의 그룹에 앞서는 필드 동기 세그먼트(페이로드 데이터를포함하지 않는)를 포함한다. 각각의 필드 데이터 세그먼트는 188 바이트의 데이터 패킷 성분, 각각의 데이터 세그먼트 앞에 위치하는 세그먼트 동기 성분, 및 데이터에 이어지는 전진 오류 수정(Forward Error Correction: FEC) 성분을 포함한다. 상기 도면에서 "Y"는 일련의 도면에서 도시되는 각각의 데이터 패킷간의 데이터 디스에이블 간격을 지정한다. 상기 전달 프로세서는 입력 데이터의 188 바이트 패킷을 전송 프로세서에 제공하고, 심벌 형태의 출력 세그먼트를 출력 전송 채널로 전달하도록 한다.

데이터 세그먼트 동기 성분과 필드 동기 성분은, 최대 잡음 및 간섭의 조건하의 수신기에서 패킷 및 심벌 클럭 패킷과 심벌 클럭의 획득 및 위상 동기를 용이하게 한다. 4-심벌 데이터 세그먼트 동기 성분은, 패킷 및 클럭 복구를 어렵게 하기 위한 2진수(2-레벨)이고, 잡음 및 간섭 조건하의 수신기에서 신뢰성 있는 검출을 위해 일정 속도로 규칙적으로 반복하는 패턴을 나타낸다. 상기 데이터 세그먼트 동기 심벌은 리드-솔로몬(Reed-Solomon) 또는 트렐리스 코딩되지 않으며, 인터리브(interleave)되지도 않는다. 상기 필드 동기 성분은, 의사 임의(pseudo-random) 시퀀스를 갖고, 여러 목적을 제공한다. 각각의 데이터 필드의 시작을 결정하는 수단을 제공하고, 심벌간 간섭 및 다른 형태의 간섭을 제거하기 위한 트레이닝 기준 신호로서 수신기에서 등화기(equalizer)에 의해 사용될 수도 있다. 또한, 수신기가 간섭 배제 필터를 사용할 것인가를 결정할 수 있게 하는 수단을 제공하고, 신호 대 잡음 특성 및 채널 응답을 측정하는 등의 진단 목적을 위해 사용될 수도 있다. 나아가, 상기 필드 동기 성분은 위상 트랙킹 네트워크에 의해 수신기에서위상 제어 루프 변수를 결정하기 위해 이용될 수 있다. 세그먼트 동기성분과 같이, 필드 동기 성분은 오차 코딩, 트렐리스 코딩, 또는 인터리브 되지 않는다. 이 예에서, 데이터 필드는 NTSC 텔레비전 신호의 화상 프레임을 갖는 인터레이스 화상 필드에 대응할 필요는 없다.

도 2는 상기 데이터스트림 처리용 신호 처리 블록의 일반적인 배열을 도시한다. 데이터 소스(12)는 전달 프로세서(14)에 MPEG-2 바이트 데이터를 제공하는데, 상기 전달 프로세서는 결국 고정된 길이(188 바이트)의 데이터 패킷으로 형성되는 고정된 길이의 데이터 워드에 MPEG 바이트들을 패킹한다. 각각의 패킷은, 예를 들어, 프로그램 소스를 지정하는 정보, 서비스 유형 및 관련 패킷 페이로드 데이터 내의 데이터를 기술하며 그에 관련된 다른 정보를 포함하는 헤더로 시작한다. 도 12와 관련해서 상세히 설명되는, 전송 프로세서(16)는, FEC 오류 검출/정정, 코딩, 필드 동기 삽입, 반송파 대 잡음비를 개선하기 위한 트렐리스 코딩, 데이터 버스트 전송 오류의 작용을 감소시키기 위한 인터리빙, 및 심벌 맵핑 등의 작동을 행한다. 전송 프로세서(16)는, 출력 심벌 출력(SC)으로부터 유도되는 입력 비트 클럭(SC/2)에 응답하고, 상기 출력 심벌 클럭(SC)과 입력 비트 클럭(SC/2)은 모두 유닛(16)에 의해 내부적으로 생성된다. 또한, 전달 프로세서(14)는 SC/2 클럭에 응답한다. 전송 프로세서(16)로부터의 ENABLE 신호는, 프로세서(14)가 이네이블 지속기간동안 188 바이트 데이터 패킷을 프로세서(16)로 전송하게 하고, 데이터 디스에이블 지속기간동안 데이터 패킷의 전송을 억제한다. 유닛(16)으로부터의 출력 심벌 데이터 스트림은 출력 채널로 전송되기 전에 출력 유닛(18)에 의해 처리된다. 출력 프로세서(18)는 설명되는 바와 같이, 파일럿 신호 삽입 네트워크, VSB 변조기 및 무선 주파수 상향 컨버터(up-converter)를 포함한다.

도 3은, 도 2의 유닛(16 및 18)에 의한 데이터 필드 세그먼트(20a) 처리의 한 유형을 일반적인 형태로 도시한다. 도 3에 도시된 세그먼트는, 1 바이트의 세그먼트 동기 성분이 앞에 오고 리드-솔로몬 패리티 바이트를 갖는 관련 FEC 성분이 뒤에 오는, 1 바이트 MPEG 동기 성분을 포함하는 188 바이트 MPEG-2 전달 패킷을 갖는다. 전 HDTV 시스템 연합에서 사용되는 각각의 전달 패킷은 4 바이트 연결 헤더를 포함하고, 그 제 1 바이트는 패킷 동기를 가능케 하는 동기 바이트이다. 이는 부가적 응용 헤더 앞에 놓이고, 패킷의 나머지는 MPEG 데이터 페이로드(Payload)이다. 상기 예는 312 데이터 필드 세그먼트(X), 세그먼트 당 836 심벌(S), 및 MPEG-2 동기 성분에 더불어 세그먼트 동기 성분을 갖는 데이터 필드 구조를 나타낸다. 1 바이트 세그먼트 동기는 2-VSB 변조전에 4 심벌로 매핑된다. FEC 코딩으로, 188 바이트 MPEG 패킷 세그먼트는, 8-VSB 변조전에 4 심벌로 2/3 트렐리스 코딩되고 매핑된다. 2-VSB 및 4-VSB 변조를 실행하는 기술은 공지되어 있다. 출력 채널로 전달되는 결과적인 출력 필드 세그먼트(20b)는, 4 심벌 세그먼트 동기성분과, 그에 이어 MPEG 동기 성분과, MPEG 데이터 성분과, FEC 성분을 갖는 832 심벌 데이터 필드 성분을 포함한다.

도 4의 배열은, 입력 세그먼트 구조(20c)가 다른 것을 제외하고는 도 3과 동일하다. 도 4에서 세그먼트 동기 성분은 MPEG 동기 성분으로 대체되며, 즉, 단지 1 동기 성분만이 사용된다. 따라서 187 바이트 MPEG 데이터 패킷으로 1 바이트가 적다. 처리 후, 출력 세그먼트(20d)의 데이터/FEC 성분은 도 3의 예보다 4 세그먼트 심벌이 적고(828), 단지 1 동기 성분만이 사용된다. 이 시스템에서 1 바이트(8비트)는 4 심벌에 대응한다(심벌당 2 비트).

도 5는 도 1에 도시된 데이터 필드 구조와 일치하는, 제안된 패킷화된 데이터스트림을 나타내고, 각각의 데이터 필드는 도 3에 도시된 특성, 즉, 312 데이터 필드 세그먼트와 1 필드 동기 세그먼트를 갖는다. 특히, 각각의 데이터 필드 세그먼트는 188 바이트("패킷 바이트")와 20 FEC 바이트를 갖는다. 각 세그먼트의 188 데이터 바이트는 188 클럭 사이클이고, 각 세그먼트의 FEC 바이트는 21 클럭 사이클이다. 21번째 클럭 사이클은 세그먼트 동기 성분을 삽입한다. 필드 동기 세그먼트 삽입시 데이터/FEC 세그먼트의 전송은, 세그먼트 클럭 간격(즉, 21+188+21 사이클)에 대응하는, 230 클럭 사이클 간격동안 반드시 억제된다. 필드 동기 세그먼트는 각각의 패킷 데이터 세그먼트에 포함된 데이터 페이로드를 포함하지 않는다. 이러한 데이터 흐름의 바람직하지 못한 중단은 도 5에 도시된 바와 같은 패킷간의 불균형한(uneven) 간격(interval) 또는 갭을 만든다. 중단된 데이터 흐름과 불균형한 패킷간의 갭은 전달 프로세서와 전송 프로세서(도 2의 유닛(14)과 유닛(16))간의 인터페이스에 관한 신호 제어 및 하드웨어 요구를 복잡하게 하고, 또한 데이터 처리율을 감소시킨다. 또한, 앞에서 언급했듯이, 기록된 재료를 재생할 때 데이터 필드 구조를 동기시키는 것이 어렵다. 상기 불균형한 패킷간의 갭은 발생한 대로, 즉, 기록 장치가 MPEG 패킷 타이밍을 충실히 재생하도록 유지되어야 하기 때문에, 패킷간의 일률적이지 않은 갭은, 스튜디오 또는 소비자 기록 장치 상의 패킷화된데이터스트림을 기록하는 작업을 복잡하게 한다. 또한, 상기 불균형한 갭은 수신기의 복조기에 의해 생성된 출력 신호에서 유지되어야 한다.

상기 불균형한 패킷 갭에 의해 발생된 문제는 본 발명에 따른 시스템에 의해 처리되고 해결된다. 특히, 패킷화된 데이터 전송 시스템에서, 상기 언급한 문제는, 예를 들어, 데이터 필드당 세그먼트의 수와, 필드 동기 세그먼트 등의 삽입될 오버헤드 세그먼트의 지속기간을 인수로 하는 함수로서 크기를 나타낸 일정한 패킷간 갭을 제공하여 피할 수 있다. 또한, 일정한 갭에 의해 분리된 패킷의 데이터스트림은 유리하게는 출력 심벌 클럭 주파수의 정수 약수인 입력 비트 클럭 주파수를 이용해 조작되고, 따라서 위상 동기 루프 네트워크의 필요성이 없어진다. 공개된 데이터스트림은 필드당 세그먼트의 지속기간동안 하나 이상의 고유 데이터 필드 구조에 응용가능하다. 유리하게는, 상기 공개된 시스템에서, 전송된 VSB 신호의 파일롯 주파수와 같은 변수와, 심벌 속도와, 세그먼트 인터리빙과, 리드-솔로몬 오류 코딩과 동기 성분은 영향을 미치지 않는다. 단지 데이터 필드 당 세그먼트의 수와 전송 시스템의 입력 클럭 주파수가 특정 시스템의 요구에 따라 제어될 필요가 있다.

전송 프로세서 입력 바이트 클럭의 주파수는, 필드 세그먼트 당 심벌 수가 짝수일 때, 짝수로 나누어진 출력 심벌 클럭(SC)의 주파수로 특정될 수 있다. 그러나, 홀수도 사용될 수 있다. 출력 심벌 클럭의 주파수는 데이터 필드 당 출력심벌의 수의 함수이다. 필드 당 심벌 클럭 사이클의 수(SC/필드)는, 아래와 같이, 세그먼트 당 심벌의 수(S)와 필드 당 세그먼트의 수(X + 1)를 곱한다.

[수학식 1]

SC/필드 = S(X + 1)

수학식 1에서, 수 "1"은 각각의 필드와 관련된 필드 동기 세그먼트를 나타낸다. 필드 당 입력 클럭 사이클의 수는, 패킷간의 간격에서 클럭 사이클의 수(Y)와 패킷 세그먼트 당 188 데이터 바이트/클럭 사이클의 합을 필드 당 데이터 세그먼트의 수(X)에 곱한 것과 같다. 따라서,

입력 클럭/필드 = X(188 + Y)

이다. 정수(N)로 나누어진 심벌 클럭은 상기 언급한 일정한 간격을 얻기 위해 입력 바이트 클럭에 대한 소정의 주파수 관계를 만들어 낸다. 따라서,

이고, 여기서,

이며,

Y = S/NX +[(S/N) - 188] 이다.

세그먼트 당 주어진 S 심벌에 대하여, X 및 Y 모두가 정수인 한, 몇 개의 유일한 해답만이 존재한다. 도 6 및 도 7에는 두 예가 도시되었고, 여기서 S = 836 및 N = 2이고, 즉, 입력 클럭의 주파수는 출력 심벌 클럭의 주파수의 1/2이다. 상기 예에서, 심벌(S)이 짝수이기 때문에 짝수의 정수(N)가 적합하지만, 주어진 시스템에 따라 홀수의 N도 사용될 수 있다, 도 6 및 도 7은 도 3에 도시된 두 동기 세그먼트에 적합한 예이다.

데이터 패킷 세그먼트간의 간격인, Y 값은, 세그먼트 당 소정의 수의 오버헤드 FEC 바이트와 필드 당 오버헤드 필드 동기 세그먼트를, 상기 기술한 바와 같이 데이터 흐름의 중단없이, 연속적으로 삽입하도록, 전송 프로세서(16)에 필요한 간격을 제공하기에 충분히 크다. 예를 들어 도 6에서, 각각의 필드 동기 세그먼트간에는 418 데이터 세그먼트가 있다. N=2에 대해, 입력 클릭 주파수는, 출력 심벌의 주파수(SC)의 1/2인, SC/2이다. 각각의 세그먼트가 고정된 수의 188 데이터 바이트와 18S SC/2 클럭 사이클을 갖기 때문에, 각 세그먼트의 나머지는 419-188=231 사이클의 SC/2 입력 클럭을 포함한다. 특히, 각각의 231 클럭 사이클 패킷간 데이터 디스에이블 간격은, 데이터 세그먼트 당 FEC 오버헤드 정보, 및 데이터 필드간 필드 동기 오버헤드 세그먼트를 삽입하는데 필요한 시간을 조정한다. 418 데이터 세그먼트의 전체 필드 값이 처리된 후, 418 외의 SC/2 클럭 사이클이 계산된다. 상기 사이클은 출력 심벌 클럭(SC)의 836 사이클에 대응하는데, 이는, 정확히, 인접 데이터 필드를 구성하는 데이터 세그먼트의 인접 그룹간의 필드 동기 세그먼트를 중단 없이 삽입(insert)할 수 있는 시간이다. 상기 삽입은 도 15를 참고로 도 12와 연결해서 상세히 설명한 바와 같이, 데이터스트림의 중단없이 실행된다. 또한, 도 6 내지 도 11의 일정 측면이 도 12 및 도 14와 함께 자세히 설명된다.

이하의 기술에서, 적합한 심벌 클럭 주파수는 10.762237 MHz이다. 도 6의 입력 클럭 배열은, 각 데이터 필드가, 세그먼트 동기 및 MFEG 동기 성분(도 3에 도시), 세그먼트 당 836 심벌, 및 각 필드 동기 세그먼트간의 418(데이터 + FEC) 세그먼트를 갖는 상황을 지정한다. 상기 예에서, 전송 프로세서 출력 심벌 클럭 주파수와 입력 클럭 주파수의 비(N)는 2이다. 입력 클럭은 각 패킷 데이터 바이트 간격동안 균일하게 188 클럭 사이클로 일정하고, 각 패킷간(데이터 디스에이블) 간격동안은 균일하게 231 클럭 사이클로 일정하다. 231 클럭 사이클은 충분한 시간을 제공하고, 데이터 흐름의 중단없이, 전송 프로세서는, 각 세그먼트에 FEC 오버헤드 성분과 데이터 필드간의 필드 동기 오버헤드 세그먼트를 삽입할 수 있다. 도 7은 데이터 패킷 간격간의 간격동안 232 클럭 사이클이 발생하는 것을 제외하고는, 동일한 상수의 데이터 이네이블/디스에이블을 도시한다. 도 7에서, 209 데이터 세그먼트가 각각의 필드 동기 세그먼트간에서 발생하고, 도 6의 예의 세그먼트 수의 1/2이다. 감소된 수의 209 데이터 세그먼트는, 예를들어, 실행 이득이 필드 동기 성분의 좀더 빈번한 발생에 의해 얻어질 때, 사용될 수 있다.

각 데이터 세그먼트의 오버헤드는, MPEG-2 표준이 각 MPEC 패킷이 동일 동기 바이트로 시작하는 것으로 특정하기 때문에, 단지 하나의 동기 성분, 즉, MPEG-2 동기 성분을 이용해서 감소될 수 있다. 상기 세그먼트 당 832 심벌을 갖는, 세그먼트 배열은 앞에서 설명한 도 4에 도시된다. 도 8 및 도 9는, 도 4에 도시된 유형의 세그먼트 구조를 가진 데이터 펄드에 대한 비-중단(non-interrupted) 데이터 스트림을 용이하게 하는 일정한 이네이블/디스에이블의 입력 바이트 클럭 배열을 도시한다. 도 8은 각 필드 동기 간격간의 416 데이터 세그먼트 간격(데이터 + FEC)의 데이터 필드에 대한 양호한 입력 바이트 클럭 배열을 도시한다. 이 경우에 188 입력 바이트 클럭 사이클은 각 188 바이트 데이터 패킷과 결합되고, 229 입력 클럭 사이클은 각각의 패킷간 데이터 디스에이블 간격과 결합되어, 그 결과 각각의 데이터 필드 끝에, 전송 프로세서가 데이터 흐름의 방해 없이 필드 동기 세그먼트를 삽입하기에 충분한 시간이 존재한다. 이러한 배열은 유리하게는 하나의 동기 성분만을 사용한데 기인한 증가된 데이터 처리율을 나타낸다. 도 9의 클럭 배열은 각 데이터 필드가 데이터 세그먼트의 수의 1/2을 갖는 것을 제외하고는 동일하다.

출력 심벌 클럭 및 입력 바이트 클럭이 4의 정수 비를 나타내는 조건이 도 10 및 도 11에 도시된다. 도 10의 경우에, 데이터 필드는 세그먼트 동기 성분 및 MPEG 동기 성분(예를 들어, 도 3에 도시된 바와 같은), 각 필드 동기 세그먼트간의 209 데이터 세그먼트, 및 세그먼트 당 836 심벌을 갖는다. 도 11은 단지 하나의 동기 성분(예를들어, 도 4에 도시된 바와 같은)과, 각 필드 동기 세그먼트간의 208 데이터 세그먼트와, 세그먼트 당 832 심벌을 사용하는 데이터 필드 구조에 적합하다. 데이터 패킷간의 일정한(constant uniform) 갭의 일정한 데이터 이네이블/디스에이블과 연속적이고 중단되지 않은 데이터스트림은 도면을 참고로 보는 바와 같이, 양 경우 모두에서 생산된다.

도 12는 세그먼트 동기 성분과 MPEG 동기 성분 모두를 이용하는 데이터 필드 구조에 대해, 도 6 및 도 7과 관련해 설명된 바와 같은 입력 클럭으로 작동하는 도2의 전송 프로세서/인코더(16)의 부가적인 특징을 도시한다. 이 예에서 출력 심벌 클럭(SC) 주파수는 입력 바이트 클럭 주파수(N=2)의 두 배이고, 각 필드 동기 세그먼트간에 418 데이터 세그먼트가 있다. 이하에서, 도 12의 블록도가 도 15의 데이터 신호도(A 내지 F)와 함께 고려되고, 일정한 처리 단계에서의 패킷화된 데이터스트림의 일부분을 도시한다.

도 12에서, 패킷화된 MPEG-2 바이트 데이터는 전달 프로세서(14)(도 2)로부터 유닛(22)으로 제공되고, 공지된 전진 오류 수정(FEC) 처리를 행한다. 입력 MPEG 데이터는, 도 15의 신호(A)에 의해 도시된 선두의 MPEG 동기 바이트를 갖는, 세그먼트 당 188 바이트를 포함한다. 입력 데이터는 출력 심벌 클럭(SC) 주파수의 1/2 주파수의 입력 바이트 클럭(SC/2)을 이용하여 클럭된다. 각 188 바이트 데이터 세그먼트 간격에 이어 231 SC/2 입력 클럭 사이클을 포함하는 패킷간 데이터 디스에이블 간격이 이어진다. 각 세그먼트는 SC/2 입력 사이클(시간적으로 심벌 클럭(SC)의 838 사이클에 대응)의 419(즉, 188+231) 간격을 포함하고, 필드 동기 세그먼트들 사이에 418 데이터 세그먼트가 존재한다. 따라서, 필드 동기 세그먼트들 사이에 존재하는 데이터 세그먼트 보다 하나 많은 SC/2 입력 클럭 사이클이 각 데이터 세그먼트에 존재한다(418 대 419). 따라서 SC/2 입력 클럭의 추가적인 418 사이클은 418 세그먼트의 전 데이터 필드 후에 축적하였을 것이다. 418의 추가적인 SC/2 입력 클럭 사이클은 출력 심벌 클럭(SC)의 836의 추가적인 사이클에 대응한다. 도시하듯이, 상기 추가적인 836 SC 클럭 사이클은, 데이터 흐름을 방해하거나 다른 간섭 없이, 출력 심벌 클럭을 이용하여 필드 동기 세그먼트를 데이터스트림으로 연속적으로 클럭하는데 필요한 시간을 정확히 제공한다.

클럭 발생기(24)는, 전달 프로세서(14)와 전송 프로세서(16)간의 동기를 유지하기 위해 전달 프로세서(14)(도 2)에 의해 사용될 SC/2 클럭을 포함하여, 시스템에 의해 요구되는 클럭 신호(SC, SC/2, SC/4)를 제공한다. 상기 클럭의 각각 작동하는 블록에의 접속은 도면을 간단하게 하기 위해 도시하지 않는다. 제어 유닛(30)(예를 들어, 마이크로프로세서)은 상기 기술한 데이터 필드 구조의 전송데이터 필드를 생성하는데 필요하고 출력 심벌 데이터(신호 F)로 나타나는 신호를 생성한다. 또한, 제어 유닛(30)은 데이터 필드 구조의 적당한 기준인 ENABLE 신호를 생성한다. 하나의 필드에 대한 입력 MPEC 바이트 데이터는, 메모리 작동 모드를 필드 속도로 기록 모드에서 판독 모드로 전환하기 전에, 메모리에 기록되어야 한다. 상기 ENABLE 신호는 데이터의 하나의 패킷이 전달 프로세서로부터 전송 프로세서로 전달되도록 한다. ENABLE 신호에 응답해서 전달 프로세서에서 발생되는 DATA VALID 신호는, 전달 시스템이 ENABLE 신호에 응답하기 전의 일정 수의 지연 클럭 사이클을 갖도록 한다.

전달 프로세서(14)로부터 FEC 유닛(22)으로 제공된 DATA VALID신호는, 유닛(22)이 전달 프로세서(14)로부터의 입력 데이터를 판독하고 처리할 수 있게 한다. 이 처리는 제어 유닛(30)으로부터의 ENABLE 신호에 의해 지원되는데, 상기 신호는 전달 프로세서에 전송 프로세서가 처리용 데이터 패킷을 받을 준비가 됨을 알린다. 각 입력 세그먼트가 데이터 디스에이블 간격 앞의 188 바이트 데이터 이네이블 간격으로 구성된, 입력 신호(A)(도 15)의 포맷은, ENABLE 신호의 포맷으로 결정된다. 상기 ENABLE 신호는 전달 프로세서의 출력 레지스터가 DATA VALID 간격동안 패킷을 전송할 수 있게 한다. 전달 프로세서의 출력 레지스터에 데이터가 없을 때에는 널(null) 패킷이 전송되고, 그럼으로써 일정 데이터스트림이 유지된다. DATA VALID 신호는, 버퍼가 소정의 수의 데이터 바이트를 포함함을 나타내는, 출력 레지스터로부터의 버퍼 충전(fullness) 신호 및 ENABLE 신호의 발생에 응답하여 생성된다.

FEC 유닛(22)은 데이터 디스에이블 간격동안 211 SC/2 클럭 사이클을 남기고, 도 15의 신호(B)에 의해 묘사되듯이, FEC 데이터의 20 바이트를 추가한다. 신호(B)는 65 킬로바이트 세그먼트 메모리(26 및 28)에 동시에 인가되는데, 각각은 모든 인접 데이터 필드에 대한 데이터/FEC 세그먼트를 기억한다. 이 유닛은 유닛(30)으로부터의 신호에 응답하여 데이터 필드 속도로 핑퐁(ping-pong) 방식으로 교대로 데이터를 기록 및 판독하는데, 하나의 메모리는 하나의 데이터 필드에 대한 데이터/FEC 세그먼트를 기록되는 반면, 나머지 메모리는 종래의 인접 데이터 필드에 대한 데이터/FEC 세그먼트를 판독하고, 그 역도 같다. 유닛(26 및 28)은 모두 SC/2 입력 클럭에 응답해 기록하고, SC/4 클럭에 응답해 판독하며, 8 비트(1 바이트)의 출력 워드를 제공한다. 신호(B)는 SC/2의 데이터 기록을 도시하고, 신호(C)는 기록 속도의 절반인, SC/4의 데이터 판독을 도시한다.

메모리(26 및 28)의 출력 데이터/FEC 세그먼트는, 유닛(30)으로부터의 제어신호에 응답하여, 8 비트(1 바이트) 워드의 단일 데이터스트림으로 유닛(34)에 의해 타임 멀티플렉싱된 필드 속도이다. 이 데이터스트림은 연속적 데이터 필드로부터의 세그먼트 그룹의 시퀀스를 포함하고, 병렬-직렬 데이터 컨버터(38)에 인가된다. 유닛(38)은 각각의 병렬 8 비트 바이트를 네 개의 2 비트 워드의 그룹으로 변환시켜, 직렬로 출력시킨다. 유닛(38)으로부터의 데이터는, 유닛(40)에 의해 (공지된 바와 같이) 2/3 트렐리스 코딩되어, 신호 대 잡음 특성을 개선한 2 입력 비트당 3 비트(2 정보 비트와 1 파생 여유 비트)로 출력된다. 이 비트는, 당업계에 공지된 예들과 같은, 소정의 알고리즘에 따라 제공된다. 코더(40)는 유닛(42)과 함께 심벌클럭(SC)에 응답하여 작동하는데, 상기 유닛(42)은 소정의 알고리즘에 따라 제 3 비트를 제공한다.

트렐리스 코더(40)(도 15의 신호 D)의 출력은, 1 바이트를 갖는 네 개의 3-비트 워드로, 3 비트 트렐리스 코드 워드의 시퀀스를 포함한다. 각 데이터 세그먼트는 네 배 빠른 심벌 클럭(SC)에 응답하여 코더(40)의 작동에 기인하는 832 심벌을 포함한다. 심벌 클럭(SC)에 의해 클럭된 출력 유닛(50)은, 코더(40)로부터의 각 3 비트 입력 워드를 하나의 출력 심벌로 맵핑하고, 유닛(48)으로부터의 소정의 값의 필드 동기 성분과 유닛(45)으로부터의 네 개의 심벌 세그먼트 동기 성분(신호 E)을 가지고 이 심벌들을 타임 멀티플렉싱하여, 출력 심벌 데이터스트림을 생성한다. 유닛(50)의 맵핑 기능에서, 000, 001, 010, ... 내지 111의, 유닛(40)으로부터의 8개의 점차적으로 증가하는 숫자 2진 출력값은, -7, -5, -3, -1, +1, +3, +5, +7의, 8개의 심벌 레벨로 변환된다. 유닛(45)은 통상 소정의 값 세그먼트 동기 성분을 제공하며, 이는 유닛(50)에 의해 소정의 심벌 값으로 행정된다. MPEG 동기성분은 선택적으로 세그먼트 동기 대용으로 사용된다. 이 경우에서, 유닛(45)에 의한 세그먼트 동기 성분의 발생이 금지되어, MPEG 동기 성분이 FEC 유닛(22)의 출력 신호로부터 제거되고, 유닛(45)을 통해 유닛(50)으로, 즉 주 데이터 처리 경로의 외측을 통해 유닛(50)으로 전달된다.

메모리(26 및 28), 필드 멀티플렉서(34), 컨버터(38), 필드 동기 발생기(48) 및 맵퍼/멀티플렉서(50)에 대한 제어 신호는 마이크로프로세서 등의 제어 유닛(30)에 의해 제공된다. 제어 유닛(30)은, 예를 들어, 패킷 판독/기록 이네이블 및 디스에이블 신호, 메모리(26 및 28)간의 핑퐁 작동을 제어하는 타이밍 신호, 및 멀티 플렉서(34)를 위한 필드 속도 전환 신호를 제공한다. 특히, 유닛(30)은 메모리(26 및 28)간의 필드 속도 핑퐁 전환 기능으로서 필드 동기 발생기(48)의 작동을 제어하고, 그 결과 유닛(48)은 인접 데이터 필드간에 생성된 소정의 주기의 간격동안 필드 동기 세그먼트 정보를 출력할 수 있게 된다. 상기 소정의 지속기간의 간격은, 도 15 내지 도 18과 관련하여 도시되고 기술된 것과 같은, 처리로부터 발생하며, 그럼으로써 각 필드 동기 세그먼트는, 데이터 흐름의 중단 없이, 유닛(50)에 의해 필드 데이터 세그먼트 그룹간의 데이터스트림으로 예상대로 멀티플렉싱된다.

멀티플렉서(50)의 출력 심벌 데이터스트림은 도 15에서 신호(F)에 의해 도시된다. 이 데이터스트림의 각 세그먼트는, 네 개의 세그먼트 동기 심벌로 시작하여, 이어서 네 개의 MPEG-2 동기 심벌 및 MPEG 데이터 패킷(FEC 바이트 포함)이 오는 일정 시퀀스의 836 심벌을 포함한다. 출력 데이터스트림 신호(F)의 각 세그먼트는 836 심벌 클럭 사이클로 클럭된다. 이는 419 SC/2 입력 데이터스트림 신호(A)의 입력 클럭 사이클과 같은 838 심벌 클럭 사이클보다 2 심벌 클럭 사이클이 적은 것이다. 따라서 각각의 출력 세그먼트는 대응 입력 세그먼트보다 2 심벌 클럭 사이클이 적을 것(836 대 838)을 요구한다. 이 2 심벌 클럭 사이클은, 필드 동기 세그먼트간의 데이터 필드를 구성하는 418 데이터 세그먼트 이상으로 누산될때, 출력 심벌 클럭을 이용해 데이터스트림으로 필드 동기 세그먼트를 클럭하기 위해 유닛(50)에 필요한 정확한 부가적 시간을 제공한다. 특히, 836 심벌 클럭 사이클(418×2)인, 각 836 심벌 데이터 세그먼트를 클럭하는데 이용되는 클럭 사이클과 동일한 수의 클럭사이클이, 데이터스트림을 중단하지 않고 데이터스트림에 각각의 필드 동기 세그먼트를 끊김 없이 삽입할 수 있다.

데이터 신호(F)에서 보듯이, 출력 심벌 데이터스트림은 연속된 836 심벌 세그먼트의 연속적인 스트림이다(도면을 간단히하기위해 세 개만을 도시함), 시간간격(T1)은 입력 데이터 신호(A)와 관련된 두 심벌 클릭의 "오버랩(overlap)"을 나타낸다. 특히, 신호(F)의 제 2 세그먼트는, 입력 데이터스트림 신호(A)의 제 2 세그먼트가 시작하기 2 심벌 클럭 사이클 전이 아니라, 제 1 세그먼트의 끝에서 바로 시작한다. 마찬가지로, 시간 간격(T1+T2)은 신호(A)에 대한 4 심벌 클럭의 오버랩을 지정한다. 이 간격은 2 클럭 사이클 간격(T2)을 더한 누산된 시간 간격(T1)을 나타낸다. 간격(T2)은, 입력 데이터스트림 신호(A)의 대응하는 제 3 세그먼트가 시작하기 2 심벌 클럭 사이클 전이 아니라, 제 2 세그먼트의 끝에서 바로 시작하는 신호(F)의 제 3 세그먼트로부터 생긴다. 836 추가적인 심벌 클럭 사이클의 누산이 418 세그먼트 데이터 필드의 끝에 생길 때(이 때에 심벌 클럭(SC)에 응답하여 유닛(50)에 의해 필드 동기 세그먼트가 삽입된다)까지, 추가적인 SC 클럭 간격(T3, T4, T5 등)이 그 다음의 세그먼트를 위해 누산된다.

도 16은 단지 하나의 동기 성분이 사용된 것을 제외하고는, 도 15에 도시된 것과 동일한 데이터 신호(A 내지 F)를 도시한다. 이는 도 6과 관련해서 도시하고 설명한 것에 교번적으로 대응한다. 상기 예에서 1 바이트, 4 심벌 세그먼트 동기 성분은 사용되지 않는다, 대신에, MPES-2 동기가 유닛(45)을 통해 주 처리 경로 밖으로 전달되고, 유닛(50)에 의해 세그먼트 동기를 대신해 출력 데이터스트림으로멀티플렉싱된다. 도 15와 도 16의 신호(F)를 각각의 연속적인 세그먼트와 비교해서 알 수 있듯이, 두 부가적인 클럭 사이클은 간격(T1, T1+T2 등)동안 "세이브(saved)"되고, 따라서 데이터스트림의 중단없이 416 프레임 세그먼트의 끝에서 필드 동기 세그먼트를 삽입하는데 필요한 시간을 제공한다. 이 예에서, 제어 유닛(30)은 각각 832 심벌과 도 15의 예보다 2 적은, 832 심벌 클럭 사이클을 포함하는 세그먼트를 제공한다. 따라서 단지 하나의 동기 성분의 이용이 데이터 처리율을 유리하게 증가시킨다.

도 17 및 도 18의 예는, 입력 바이트 클럭과 출력 심벌 클럭에 관련한 정수 N이 2가 아닌 "4"인 것을 제외하고는, 도 15 및 도 16의 예와 각각 동일하다. 특히, 심벌 클럭 주파수(SC)는 입력 클럭 주파수의 4배이고, 신호(A, B, 및 C)는, 도 15 및 도 16과 같은 SC/2가 아닌 SC/4로 클럭되고, 각각의 필드 동기 성분간에서 209 세그먼트가 발생한다. 도 17에서 세그먼트 동기 및 MPEG 동기 성분 모두가 사용되고, 도 18에서 MPEC 동기가 세그먼트 동기로서 사용된다.

다시 도 12를 참고로, 유닛(50)으로부터의 8-레벨 10.76 Msymbol/sec의 심벌 데이터 신호가 도 2의 출력 프로세서(18)로 제공되고, 작은 파일럿 신호가 억압 RF 반송파에 부가되어 일정의 어려운 수신 조건하에서 수신기에서의 로버스트 반송파 회복을 가능케한다. 파일럿 신호의 부가는 기저대역(baseband) 신호의 각 데이터 및 동기 심벌에 작은 (디지털) DC 레벨을 부가하여 실행된다. 공지된 신호 처리기술을 이용하여, 출력 프로세서(18)의 8-VSB 변조기는 트렐리스 코딩된 복합 데이터 신호(파일럿과 함께)를 수신하고, 표준 6 MHz 텔레비전 채널 전송용 신호를 필터링하고 스펙트럼 정형화하고, 중간 주파수(IF) 반송파로 상기 데이터 신호를 변조(상향변환)하고, 그 결과의 신호를 RF 반송파로 변형시킨다 도 13은, 하위 다이어그램에 도시된 바와 같은 표준 6MHz의 NTSC 채널 스펙트럼에 관한, 기저대역 VSB 변조 신호의 스펙트럼을 상위 다이어그램에 도시한다.

도 13A에 도시된 VSB 신호 수신기에서, 수신된 신호는 채널을 선택하는 RF 튜너(110)와 주파수 하향변환된 신호를 생성하는 혼합기 회로에 의해 처리된다. 이 신호는 유닛(112)에 의해 IF 필터링되고 동기 검출되어 공지된 신호 처리 기술에 따라 기저대역 신호를 생성한다. 상기 기저대역 신호는 유닛(114)에 의해 등화되어 전송 채널 진폭 및 위상 교란(perturbations)을 보상하고, 그 후 전송기(transmitter)에서 도 12의 장치에 의해 실행되는 처리의 역의 방법으로 기저대역 데이터 패킷 처리기(116)에 의해 트렐리스 디코딩, 전진 오류 검출/정정 및 다른 신호 처리가 이루어진다 유닛(116)은 도 14에 더 자세히 도시된다. 유닛(116)으로부터의 디코딩되고, 패킷화된 기저대역 바이트 데이터 신호는 전달 패킷 디코더(85)에 의해 처리되고, 기본적으로 전송기에서 전달 프로세서(14)(도 2)에 의해 실행된 동작의 역을 실행한다. 전달 디코더(85)에 의해 복구된 비디오 및 오디오 데이터는 유닛(122)의 비디오 및 오디오 네트워크에 의해 각각 처리되어 재생에 적합한 이미지 및 음향 정보를 제공한다.

도 14의 수신기 데이터 처리 장치는 도 12의 전송기 데이터 처리 장치와 동일한 작동을 하지만, 그 순서가 역순이다. 따라서 도 14의 수신기 시스템(MPEG 바이트 데이터 출력)의 출력 데이터스트림은 도 12의 전송기(MPEG 바이트 데이터 입력)의 입력 태이터스트림에 대응한다.

도 14에서, 입력 심벌 데이터스트림(심벌 데이터 입력)은 도 12의 장치에 의한 심벌 데이터 출력 데이터스트림에 대응한다. 이 입력 심벌 데이터스트림은, 인접 데이터 필드를 각각 정의하는 보다 짧은 지속기간의 데이터 패킷의 그룹 사이에 비교적 긴 주기의 필드 동기 성분을 포함한다. 따라서 수신기 입력 신호는 일정치 않은 데이터 속도(데이터 주기) 특성을 나타낸다. 이하에 설명되는 바와 같이, 이 일정치 않은 속도의 입력 심벌 데이터스트림은 일정한 패킷간 데이터 갭에 의해 분리된 일정한 속도에서 발생한 데이터 패킷을 포함하는 MPEG 바이트 데이터 출력 신호로 변환된다. 상기 출력 데이터스트림은 유리하게도 전달 디코더(85)에 의한 데이터 처리 및 데이터 디멀티플렉싱을 용이하게 한다. 전송기 인코더의 경우에서, 일정한 속도의 출력 바이트 데이터스트림은 도 12를 참고로 설명한 전송기/인코더 처리의 역순의 데이터 처리를 이용함으로써 데이터스트림을 중단하지 않고 끊김 없이 생성된다.

복조 및 등화(equalization) 후에 생성된, 일정치 않은 속도의 기저대역 심벌 데이터스트림(심벌 데이터 입력)은 유닛(60)에 인가되는데, 상기 유닛(60)은 도 12의 유닛(50)에 의해 실행되는 동작의 역을 실행하기 위해 심벌 클럭(SC)에 응답한다. 심벌 클럭(SC)은 전송기에서의 심벌 클럭(SC)과 동일하다. 유닛(60)에 의해 생성된 출력 심벌 데이터스트림은 유닛(78)에 의해 모니터링되어, 예를들어 선행 등화기(도 13A의 유닛(114))에 의해 이용되는 소위 "트레이닝(training)" 신호정보인, 필드 동기 간격동안에 존재하는 제어 정보와 다른 정보의 모드 선택 정보의 출현을 검출한다. 이 정보는 유닛(78)에 의해 추출되어 특정 시스템의 요구에 따라 선행 회로로 전달된다. 또한 유닛(78)은 제어 유닛(80)에 필드 메이커 신호를 제공하여 설명한 바와 같은 필드 속도 타이밍 작동을 시킨다.

유닛(60)은, 유닛(64)과 함께 디코더(62)에 의해 2 비트 워드로 트렐리스 디코딩된(decoded), 3 비트 워드로 각 3 비트 심벌을 맵핑한다. 네 개의 2 비트 데이터 워드의 그룹은 직렬 형태에서 직-병렬 컨버터(serial-to-parallel converter; 68)에 의해 8 비트(1 바이트) 병렬 형태로 변환된다. 컨버터(68)로부터의 직렬 워드는 핑퐁 세그먼트 메모리(70 및 72)에 인가된다. 이 메모리는, 거꾸로 된 판독 및 기록 클럭, 즉 도 12에서 메모리(26 및 28)의 기록 및 판독 클럭에 대응하는 메모리(70 및 72)에 대한 판독 및 기록을 제외하고는, 도 12의 세그먼트 메모리(26 및 28)와 본질적으로 동일하게 작동한다. 메모리(70 및 72)에 기억된 데이터 필드 세그먼트는 타임 멀티플렉서(74)에 의해 필드 속도로 타임 멀티플렉싱된다. 신호 발생기(80)를 제어하기 위해 유닛(78)에 의해 제공된 필드 마커(Field Marker) 신호는, 유닛(80)에 의해 메모리(70, 72)에 제공된 판독/기록 제어 신호의 필드 속도 타이밍과 멀티플렉서(74)의 타이밍 작동을 설정한다. 상기 필드 마커 신호는 또한 제어기(80)가 메모리(70 및 72)에 필드 동기 세그먼트를 기록하지 못하도록 명령하고, 그에 따라, 결과적인 출력 데이터스트림은 필드 동기 성분이 결여된다.

유닛(74)은 메모리(70 및 72)로부터의 출력 데이터 패킷을 필드 동기 성분이 결여된 단일 데이터스트림으로 멀티플렉싱하고, 따라서 유닛(74 및 75)으로부터의 데이터스트림(MPEG 바이트 데이터 출력)은 일정한 데이터 속도와 일정하고, 일정한패킷간 갭을 나타낸다. 특히, 도 14의 수신기에서 MPEG 바이트 데이터 출력 데이터스트림은 도 12의 전송기 시스템의 입력에서의 MPEG 바이트 데이터 입력 데이터 스트림과 동일하다. 이는 입력 심벌 클럭(SC)의 정수 약수인 출력 바이트 클럭(SC/2)과 함께, 도 12 및 도 15 내지 도 18을 참고로 설명한 수신기 입력 심벌 데이터스트림의 특성의 결과이다. 이는 전송기/인코더에서의 입력 및 출력 클럭간의 관계의 역이다. 그러나, 전송기 및 수신기 모두에서, 바이트 클럭(SC/2)은 심벌 클럭(SC)의 정수 약수이다. 일정한, 일정 속도 데이터스트림의 개발 프로세스는, 유닛(74)에 의해 제공된 필드 속도 멀티플렉싱과 함께 메모리(70 및 72)의 기록/판독 클럭 주파수의 선택에 의해 어시스트된다. 유닛(74) 또한 유닛(60)으로부터 유도되고, 유닛(82)에 의해 데이터스트림으로 전달된, 동기 심벌 성분을 선택적으로 멀티플렉싱 한다.

MPEG 동기 성분을 포함하는 MPEG 패킷은 전달 프로세서(85)에 앞서, 수신기에서 재구성된다. MPEG 동기 성분은, 미리 제거될 경우 데이터스트림에서 대체되어야하고, 세그먼트 동기 성분은, 데이터스트림으로 삽입될 경우 제거되어야 한다. 상기 작동은 멀티플렉서(74)와의 협동으로 동기 심벌 검출기 및 발생기(82)에 의해 실행된다. 유닛(82)은 MPEG 동기 성분의 부재를 감지하여 필요한 성분을 생성하고, 유닛(74)은 상기 동기 성분을 데이터스트림으로 멀티플렉싱한다. 유닛(82)은 또한 세그먼트 동기 성분의 존재를 검출하여 데이터스트림으로부터 제거한다.

또한 제어 신호 발생기(80)는, 전달 디코더/프로세서(85)가 예를 들어 리드-솔로몬 디코더와 같은, 전진 오류 수정 유닛(75)으로부터, 일정한 속도 MPEG 바이트 데이터 패킷을 수신하고 처리할 수 있도록, ENABLE 신호를 제공한다. 전달 디코더(85)는 전달기(도 2)에서의 전달 프로세서(14)에 의해 제공된 기능의 역을 제공하고, 클럭 발생기(86)에 의해 제공된 심벌 클럭의 1/2 주파수에서의 바이트 클럭(SC/2)에 응답한다. 전달 프로세서(85)는, 헤더 분석기, 헤더 정보에 응답하는 신호 루터(routers), MPEG 압축해제 네트워크 및 도 13A의 비디오/오디오 프로세서(122)에 의해 요구되는 포맷팅된 신호를 제공하는 이미지 및 오디오 데이터 처리기를 포함하는 다양한 데이터 처리 및 디멀티플렉싱 회로를 포함한다.

비록 본원의 양호한 실시예에서 입력 바이트 클럭 및 출력 심벌 클럭 정수 주파수 관계이지만, 정수외의 주파수도 가능하다. 그러나 이는 비용이 추가되고 시스템이 복잡해지는, 위상 동기 루프 시스템을 사용해야할 필요가 있기 때문에, 비교적 바람직하지 못하다.

Claims

패킷화된 디지털 데이터스트림(MPEG 바이트 데이터 입력)을 처리하여, 데이터 및 오버헤드 정보를 각각 포함하는 순차적인 데이터필드 구조들을 나타내는 출력 데이터스트림(심벌 데이터 출력)을 생성하는 시스템(도 12)으로서,

패킷간 데이터 갭들에 의해 분리된 데이터 패킷들의 데이터스트림을 제공하는 입력 수단(14, 24, 30);

데이터 필드 내의 패킷간 갭들의 지속기간(duration)과 상이한 지속기간을 갖는 필드 오버헤드 정보 세그먼트(필드 동기)를 제공하는 수단(48); 및

상기 입력 수단으로부터의 상기 데이터스트림 및 상기 필드 오버헤드 세그먼트에 응답하여, 데이터 세그먼트들(X)의 그룹을 포함하는 데이터 필드 및 필드 오버헤드 세그먼트를 각각 포함하는 한 시퀀스의 데이터필드 구조들(도 1)을 나타내는 출력 데이터스트림(심벌 데이터 출력)을 생성하는 처리 수단(16, 50)을 특징으로 하며,

상기 입력 수단은 복수의 상기 데이터필드 구조들에 의해 일정한(constant uniform) 데이터 속도와 소정의 일정한 패킷간 갭들을 갖는 상기 데이터스트림을 제공하고, 상기 일정한 패킷간 갭들은 상기 데이터스트림을 중단하지 않고 오버헤드 정보의 삽입을 용이하게 하도록 크기가 정해지는, 패킷화된 디지털 데이터스트림 처리 시스템.
제 1 항에 있어서,

상기 필드 오버헤드 세그먼트는 상기 패킷간 갭들의 지속기간보다 큰 지속기간을 갖고,

상기 처리 수단은, 상기 데이터스트림을 중단하지 않고, 상기 필드 오버헤드 세그먼트를 포함하는 상기 출력 데이터스트림을 생성하는 것을 특징으로 하는, 패킷화된 디지털 데이터스트림 처리 시스템.
제 1 항에 있어서,

상기 일정한 패킷간 갭 크기는, 상기 필드 오버헤드 세그먼트의 상기 지속기간 및 데이터 필드 구조를 구성하는 상기 데이터 세그먼트들의 수의 함수인 것을 특징으로 하는, 패킷화된 디지털 데이터스트림 처리 시스템.
제 1 항에 있어서,

데이터 세그먼트들의 각 그룹은 소정의 지속기간의 소정의 수의 데이터 세그먼트들을 포함하고,

데이터 필드의 각 일정한 패킷간 갭은, 관련 필드 오버헤드 세그먼트에 의해 점유된 간격의 규정된 부분(prescribed portion)을 포함하는 간격을 포함하는 것을 특징으로 하는, 패킷화된 디지털 데이터스트림 처리 시스템.
제 4 항에 있어서,

데이터 필드의 각 일정한 패킷간 갭은, 관련 필드 오버헤드 세그먼트 간격과 실질적으로 동일한 양을 포함하고, 그 결과 상기 관련 필드 오버헤드 세그먼트 간격과 실질적으로 동일한 간격이, 상기 관련 데이터 필드를 포함하는 데이터 세그먼트들의 각 그룹 뒤에 누적(accumulate)되는 것을 특징으로 하는, 패킷화된 디지털 데이터스트림 처리 시스템.
제 1 항에 있어서,

상기 필드 오버헤드 세그먼트는 필드 동기 정보를 포함하고;

상기 처리 수단은 패킷 오버헤드 성분을 상기 데이터 세그먼트들에 각각 추가하는 수단을 부가적으로 포함하는 것을 특징으로 하는, 패킷화된 디지털 데이터 스트림 처리 시스템.
제 1 항에 있어서,

상기 처리 수단은 입력 바이트 클럭에 응답하는 입력 회로와 출력 심벌 클럭에 응답하는 출력 회로를 포함하고,

상기 입력 클럭 주파수는 상기 출력 클럭 주파수의 짝수의 약수(even sub-multiple)인 것을 특징으로 하는, 패킷화된 디지털 데이터스트림 처리 시스템.
필드 데이터 세그먼트들(X)의 그룹 및 오버헤드 정보를 포함하는 필드 오버헤드 세그먼트(필드 동기)를 각각 포함하는, 한 시퀀스의 데이터필드 구조들(도 1)을 나타내는 디지털 데이터스트림(심벌 데이터 입력)을 수신하는 시스템(도 14)으로서,

상기 데이터스트림(심벌 데이터 입력)을 제공하는 입력 수단(114, 도 13A);

상기 데이터스트림으로부터 오버헤드 정보를 제거하는 수단(48)을 포함하며, 상기 테이터스트림에 응답하여, 오버헤드 정보가 제거되고, 일정한 패킷간 갭들 및 일정한 데이터 속도를 갖는 데이터 패킷들을 포함하는 처리된 패킷화된 데이터스트림(MPEG 바이트 데이터 출력)을 생성하는 처리 수단(도 13A의 116, 도 14의 68, 70, 72, 74, 75, 78, 80); 및

상기 처리된 일정한 데이터 속도 데이터스트림에 응답하여, 상기 처리된 데이터스트림을 구성(sonstituent) 신호 성분들로 디코딩하는 디코더 수단(85)을 특징으로 하는 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

각 상기 데이터 세그먼트는 데이터 및 세그먼트 오버헤드 정보를 포함하고,

상기 필드 오버헤드 세그먼트는 상기 세그먼트 오버헤드 정보의 지속기간과 상이한 지속기간을 나타내는 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

상기 처리 수단은 상기 데이터스트림을 중단하지 않고 상기 처리된 데이터스트림을 생성하는 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

상기 일정한 패킷간 데이터 갭들은, 상기 오버헤드 정보의 상기 지속기간과, 데이터 필드를 구성하는 상기 데이터 세그먼트들의 수의 함수인 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

데이터 세그먼트들의 각 그룹은 소정의 지속기간의 소정의 수의 데이터 세그먼트들을 포함하고,

상기 처리된 데이터스트림의 각 패킷간 갭은, 관련 오버헤드 정보에 의해 점유된 간격의 규정된 부분을 포함하는 간격을 포함하는 것을 특징으로, 디지털 데이터스트림 수신 하는 시스템.
제 12 항에 있어서,

상기 처리된 데이터스트림의 각 패킷간 갭은 관련 오버헤드 정보 간격과 실질적으로 동일한 양을 포함하는 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

상기 오버헤드 정보는 필드 동기 세그먼트에 포함된 필드 동기 정보인 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
제 8 항에 있어서,

상기 처리 수단은 입력 심벌 클럭(SC)에 응답하는 입력 회로(60)와, 출력 바이트 클럭(SC/2)에 응답하는 출력 회로(75)를 포함하고,

상기 출력 클럭 주파수(SC/2)는 상기 입력 클럭 주파수(SC)의 짝수의 약수인 것을 특징으로 하는, 디지털 데이터스트림 수신 시스템.
데이터필드 구조들의 시퀀스(도 1)를 나타내는 인접한 데이터세그먼트들의 연속한 디지털 데이터스트림(심벌 데이터 입력)을 수신하는 제 13 항에 따른 시스템에 있어서, 각 데이터필드 구조는, 관련 세그먼트 오버헤드 정보(FEC)를 갖는 필드 데이터 세그먼트들(X)의 그룹 및 필드 데이터 세그먼트들의 상기 그룹의 앞에 놓인(prefacing) 필드 오버헤드 세그먼트(필드 동기)를 포함하고, (a) 상기 데이터 세그먼트들 및 상기 필드 오버헤드 세그먼트는 동일 지속기간(188 바이트)이고, (b) 상기 필드 오버헤드 세그먼트는 상기 데이터 세그먼트들에 포함된 정보와 상이한 유형의 정보를 포함하고, (c) 필드 오버헤드 세그먼트는 상기 세그먼트 오버헤드 정보의 지속기간과 상이한 지속기간을 나타내며;

상기 처리 수단(도 13A의 116, 도 14의 60, 62, 64, 68, 70, 72, 74, 75, 78, 80)은, 상기 데이터스트리에 응답하여, 상기 데이터스트림을 중단시키지 않으면서, 처리된 패킷화된 데이터스트림(MPEG 바이트 데이터 출력)을 생성하고,

비디오 프로세서 수단(122)은 상기 디코더 수단으로부터의 출력 신호들에 응답하는 것을 특징으로 하는 시스템.
제 16 항에 있어서,

상기 세그먼트 오버헤드 정보는 오류 처리 정보를 포함하고,

상기 필드 오버헤드 정보는 필드 동기 정보를 포함하고,

상기 데이터 세그먼트들은 MPEG 호환성 데이터를 포함하는 것을 특징으로 하는 시스템.