KR100609618B1

KR100609618B1 - 데이터 심볼 계수 장치, 동기화 장치 및 방법

Info

Publication number: KR100609618B1
Application number: KR1019990041693A
Authority: KR
Inventors: 월러아더시몬; 쇼안토니데이비드
Original assignee: 소니 유나이티드 킹덤 리미티드
Priority date: 1998-09-30
Filing date: 1999-09-29
Publication date: 2006-08-09
Also published as: KR20000028726A; JP2000115272A; US6633619B1; EP0991280A2; EP0991280B1; EP0991280A3; GB2342258A; DE69939088D1; GB9821188D0; GB2342258B

Abstract

본 발명은 데이터 바이트의 스트림에서 연속적인 데이터 심볼들의 수를 계수하기 위한 장치 및 방법에 관한 것이며, 상기 장치는 상기 스트림의 연속적인 데이터 바이트 마다 증감되는 계수를 유지하기 위한 메인 카운터, 및 연속적인 데이터 바이트들의 예정된 수의 발생시 마다, 상기 계수가 데이터 심볼들의 계수를 나타내도록, 상기 심볼들에서의 비트들의 수에 대한 상기 바이트들에서의 비트들의 수의 비율에 따라 결정되는 조절값에 의해 상기 메인 카운터의 계수를 증감시키기 위한 조절 수단을 포함하며, 또한 본 발명은 업스트림 슬롯 마커 포인터를 포함하는 MAC 메시지와 함께 수신된 MPEG 데이터 스트림으로부터 동기화 신호를 발생시키기 위한 장치 및 방법에 관한 것이며, 상기 장치는 상기 계수 장치와, 수신된 MPEG 동기화 신호에 따라 상기 메인 카운터를 시작시키기 위한 제어기, 및 상기 메인 카운터가 상기 업스트림 슬롯 마커 포인터에 의해 지시된 심볼들의 수를 계수하자마자 상기 동기화 신호를 발생시키기 위한 동기화 수단을 포함한다.

카운터, 동기화, MPEG, MAC, 데이터 심볼, 바이트, 비트, 계수 장치

Description

데이터 심볼 계수 장치, 동기화 장치 및 방법{Data Symbol Counting Device, Synchronising Device and Method}

도 1은 본 발명에 따른 장치를 도시하는 도면.

도 2는 MPEG-2 TS 포맷을 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

2 : 데이터 입력 4 : 어큐뮬레이터

6 : 상태 장치 제어기 8 : 감산기

10 : 조절값 래치 12 : 조절 카운터

14 : X 값 래치 16 : Y 값 래치

18 : 외부 마이크로 제어기

본 발명은 데이터 심볼 계수 장치, 동기화 장치 및 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 예를 들어 수신 심볼의 수에 기초하여 외부 장치와 동기화를 허용하기 위해, 연속적인 데이터 심볼을 계수하는 신축성 수단에 관한 것이다.

케이블이나 위성 네트워크를 통한 쌍방향 통신을 허용하는 것이 제안되어 왔다. 이러한 시스템에 있어서, 최종 사용자는 네트워크의 나머지와 동기화 되어야 한다. 이러한 측면에서, 헤드 엔드 서비스 제공자와 최종 사용자 단말기 사이에서 프로토콜의 매체 억세스 제어(Media Access Control; MAC) 층은 모든 최종 사용자에게 동기화 정보를 지시하기 위해 사용될 수도 있다. 특히, MAC 메시지의 일부로서, 업스트림 슬롯 마커 포인터(Upstream Slot Marker Pointer)는 3㎳ 마커의 시작을 지시하기 위해 사용될 수도 있다. 3㎳ 마커는 헤드 엔드 서비스 제공자에게 업스트림 전송을 위한 3㎳ 주기의 시작을 지시하며, 업스트림 슬롯 마커 포인터는 다음 MPEG 패킷으로부터 3㎳ 마커의 시작까지 계수되는 다운스트림 데이터 심볼의 수를 지시한다.

유감스럽게도, 현재의 튜너 기술은 최종 사용자 단말기의 나머지에 출력으로서 심볼을 직접 제공하지 않는다. 대신에, 튜너는 수신 데이터를 8 데이트 비트를 1주기로 하는 조합된 클록 신호를 갖는 바이트로 재포맷시킨다. 상기와 같이, MAC 메시지 내의 동기화 정보는 심볼 클록 수의 계수에 관련되므로, 최종 사용자가 수신 신호와 동기화하기 위한 직접적인 방법이 없다. 특히, 튜너에 의한 출력인 이용가능한 바이트 클록으로부터 심볼 클록을 계수하는 직접적인 방법이 없다.

바이트 클록과 심볼 클록 사이에서 보정하기 위한 소프트웨어의 사용은 보정의 시간 임계 특성으로 인해 적당하지 않다. 특히, MAC가 단지 작은 계수값, 즉 작은 수의 피계수 신호만을 지원한다면, 프로세서는 충분한 시간 내에 사안에 응답하지 못할 수도 있다. 또한, 프로세서가 계수값을 보정할 수 있기 전에 경과시간을 결정하는 것도 어려우며, 따라서, 적용되는 보정량에 영향을 준다.

위상 동기 루프(PLL; Phase-locked loop)가 고려될 수도 있다. 그러나, 위상 동기 루프는 저렴하지 않으며, 신뢰할 만한 작동을 위한 설계 기술은 간단치 않다.

최근에는, TV 서비스에서 쌍방향 채널을 제공하기 위한 기술적 발전의 이점을 가지는 방향으로 변화되고 있다. 디지탈 케이블 및 위성 TV의 도입은 높은 전송율의 서비스의 제공이 가능하게 되어 고속 인터넷, 텔레비 전화, 홈쇼핑 등이 실현되고 있다.

디지탈 TV 서비스는, 참조번호 ISO 13818, 동영상 전문가 그룹(MPEG)에 의해 설명된 표준 데이터 스트림으로 부호화될 수도 있다. 이러한 데이터 스트림은 다중 프로그램 채널 및 관련 정보를 포함할 수도 있다. 쌍방향 시스템은 순방향 교호 경로(다운스트림) 및 역방향 교호 경로(업스트림)로 이루어질 것이 제안된다. "대역내 주파수(In-Band)"로 알려진, 다운스트림 데이터에 대하여, 제어 및 교호 데이터는 MPEG 프로그램 소재를 사용하여 인터리브된다. 업스트림 인터액션 채널은 각 다운스트림 채널마다 여덟 개에 이르는 저주파 대역폭 경로 중의 하나를 활용할 수도 있다.

이용가능한 업스트림 대역폭의 할당은 시분할 다원억세스(TDMA)에 의해 행하는 것이 제안되고, 이에 의해 대역폭은 다수의 고정된 길이 슬롯으로 분할된다. 또한, 헤드 엔드 서비스 제공자와 사용자 단말기 사이에서 프로토콜의 매체 억세스 제어(MAC) 층은 어떤 사용자가 어떤 주파수 대역폭의 어느 슬롯 위치에 할당되는 것인지를 결정하는데 사용될 것이 제안된다. 중요하게는, MAC 층은 동기화 정보를 최종 사용자 모두에게 제공할 것이 제안된다. 시스템 전체를 통하여 신뢰할만한 서비스를 보장하기 위해서는, 사용자의 장치에서 이러한 동기화의 정확한 생성이 요구된다.

새로운 표준에 의해 제공되는 고속 데이터 속도의 이점을 이용하기 위해서는, 업스트림 전송의 동기화 특성을 조절할 수 있는 효율적인 MAC 층을 사용하는 것이 필수적이다. 다운스트림 채널에 의해 제공되는 주 타이밍 기준은 3ms 마커로 알려져 있으며, 모든 업스트림 전송이 상기 기준에 동기화된다. 이러한 마커는 업스트림 전송을 위한 3ms 주기의 시작을 지시한다. 그 후, 각 3ms 주기는 업스트림 전송을 위한 슬롯들로 더욱 분할되며, 그 수는 데이터 속도에 따라서 변화한다. 슬롯은, 시스템에 의해 규정되는 최대치까지 주기적으로 증가하지만, 전형적으로 많은 3ms 타이밍 주기로 연장하는 관련된 수를 갖는다.

3ms 마커는 MAC 메시지의 일부로서 다운스트림 경로로 부호화된다. 특히, MAC 메시지는 다음 MPEG 패킷의 시작으로부터 3ms 마커의 시작까지 계수하기 위해 다운스트림 데이터 심볼의 수를 지시하는 부호를 포함한다. 이것은 업스트림 슬롯 마커 포인터로서 알려져 있으며, 도 2에 설명된 MPEG 프레임 구조로 도시되어 있다.

다운스트림 데이터는 전형적으로, 케이블 또는 위성 네트워크를 통하여 정보를 전송하기 위해 무선 주파수(RF) 반송파로 변조된다. 전형적인 변조 기구는 4상 위상 전이 변조(QPSK) 및 직교 진폭 변조(QAM)를 포함하며, 이에 의해 많은 데이터 비트는 그룹(심볼)으로서 반송파로 부호화된다. 각 심볼 마다 비트의 수는 사용되는 부호화 기구에 따라서 변화한다. 예를 들어, QPSK는 심볼 마다 2 비트씩(바이트 마다 4 심볼씩)을 제공하며, QAM은 심볼 마다 4 비트씩(16-QAM), 심볼 마다 5 비트씩(32-QAM), 심볼 마다 6 비트씩(64-QAM) 등을 제공한다.

상술한 바와 같이, 업스트림 슬롯 마커 포인터는 다음 MPEG 패킷의 시작으로부터 3ms 마커의 시작까지 심볼의 수로 규정된다. 그러나, 현재 튜너 기술은 출력으로서 데이터 심볼을 직접 제공하지 않는다. 대신에, 튜너는 데이터를 8 데이터 비트를 1주기로 하여 관련 클록 신호를 갖는 바이트로 재포맷한다. 동기화를 위한 MAC 메시지 내의 정보는 심볼 클록의 수를 계수하기 위한 것이며, 튜너에 의해 출력되는 이용가능한 바이트 클록으로부터 심볼 클록을 계수하는 직접적인 방법은 없다. 상술한 바와 같은 쌍방향 서비스에 대한 기대는 심볼 계수가 고려되어야 할 필요성을 발생시켰다.

본 발명에 따르면, 데이터 바이트들의 스트림에서 연속적인 데이터 심볼들의 수를 계수하는 방법이 제공되며, 상기 방법은 상기 스트림의 연속적인 데이터 바이트 마다 증감되는 계수를 유지하는 단계, 및 연속적인 데이터 바이트들의 예정된 수의 발생시 마다, 상기 계수가 데이터 심볼들의 계수를 나타내도록 상기 심볼들에서의 비트들의 수에 대한 상기 바이트들에서의 비트들의 수의 비율에 따라 결정되는 조절 값에 의해 상기 계수를 증감시키는 단계를 포함한다.

본 발명에 따르면, 또한, 데이터 바이트들의 스트림에서 연속적인 데이터 심볼들의 수를 계수하는 장치가 제공되며, 상기 장치는 상기 스트림의 연속적인 데이터 바이트 마다 증감되는 계수를 유지하기 위한 메인 카운터, 및 연속적인 데이터 바이트들의 예정된 수의 발생시 마다, 상기 계수가 데이터 심볼들의 계수를 나타내도록, 상기 심볼들에서의 비트들의 수에 대한 상기 바이트들에서의 비트들의 수의 비율에 따라 결정되는 조절값에 의해 상기 메인 카운터의 계수를 증감시키기 위한 조절 수단을 포함한다.

이러한 방식에서, 장치는 심볼 계수를 생성하기 위해 요구되는 추가적인 회로를 포함할 필요가 없다. 상기 장치는 수신 심볼과 동기화하기 위해 표준 바이트 계수를 사용할 수도 있다. 따라서, 장치는 특별한 유형의 데이터 변조를 위해 특별히 제조될 필요가 없다.

또한, 본 발명은 업스트림 슬롯 마커 포인터를 포함하는 MAC 메시지와 함께 수신된 MPEG 데이터 스트림으로부터 동기화 신호를 발생시키기 위한 장치를 제공하며, 이 장치는 상기에서 정의한 장치와, 수신된 MPEG 동기화 신호에 따라 상기 메인 카운터를 시작시키기 위한 제어기, 및 메인 카운터가 업스트림 슬롯 마커 포인터에 의해 지시되는 심볼들의 수를 계수하자마자 동기화 신호를 발생시키기 위한 동기화 수단을 포함한다.

또한, 대응하는 방법이 제공된다.

이러한 방식에서, 데이터 심볼들을 계수하기 위해 추가적인 복잡한 하드웨어를 제공할 필요가 없다. 표준 리시버/튜너가 사용되어 동기화가 그 출력 바이트 클록에 의해 달성될 수도 있다.

적합하게는, 예정된 수 및 조절값을 위해 래치가 제공된다.

이러한 방식에서, 장치는 장치에 사용되도록 의도된 특정 변조 기구에 따라서 쉽게 설정될 수도 있다.

적합하게는, 조절 수단은 연속적인 데이터 바이트의 예정된 수를 각각 계수하기 위한 조절 카운터를 포함한다.

이러한 방식에서, 조절 카운터는 그 래치로부터의 값이 주어질 수도 있으며 그 후 각 바이트 클록을 위해 거꾸로 계수할 수도 있다. 0에 도달할시에, 조절 카운터는 래치의 수 및 조절값에 따라 보정된 메인 카운터에서의 값으로 재설정될 수도 있다.

적합하게는, 상기 장치는 소거가능 프로그램가능 논리 장치에서 사용될 수도 있다.

이러한 방식에서, 상기 장치가 사용되고자 의도된 변조 기구에 따라서 다양한 수와 값이 쉽게 설정될 수도 있다.

본 발명은 아래 상세한 설명으로부터 더욱 명확하게 이해될 수 있으며, 아래 설명은 첨부 도면을 참조하여 단지 예시적으로 설명한 것이다.

본 발명은 마치 심볼 클록인 것처럼 MPEG 전송 스트림으로부터 바이트 클록을 계수하는 것에 기초하며, 데이터 심볼들이 특별한 관계, 예를 들어 정렬된 관계일 때에는 언제나 보정 인자를 바이트 간격에 적용한다. 아래에서 기술되는 실시예에 따르면, 어큐뮬레이터에 마커 포인터 값을 부가하고, 매 바이트 클록마다 1 씩 상기 값을 감소시키며, 상기 값이 0에 도달할 때까지 필요한 위치에 보정 인자를 적용함으로써, 달성된다. 상기 점에서, 3ms 마커에 도달하였음이 판단된다.

이 과정은, 계수가 최소의 오차로 가능한 한 근접하게 심볼 계수를 추종하는 것을 보장한다. 예를 들어, QAM-64 복조 신호는 4 심볼들이 3 바이트를 이루도록 심볼 마다 6 비트의 데이터를 포함한다. 이 경우에, 어큐뮬레이터는 통상적으로 바이트 클록마다 1 씩 감소되지만, 심볼 계수를 정확히 추종하기 위해 3 바이트 클록마다 2 씩 감소된다. 이러한 방식에서, 계수에 있어서 1 심볼 값 보다 큰 오차는 발생하지 않고, 3ms 마커 기준이 항상 최소한 정확한 위치에 매우 근접하여 생성되는 것을 보장하며 또한 전송되는 데이터가 다른 사용자와 충돌하는 일은 발생하지 않는다는 것을 보장한다.

하기 표는 DVB와 같은 네트워크를 위해 채택되는 전형적인 변조 기구를 나타내며, 동시에 바이트 클록과 심볼 클록 및 상기 기구를 사용하는 결과로서 각 경우에 발생하는 최대 심볼 오차 사이의 관계를 함께 나타낸다.

이들 시스템 중 어느 하나에 대해 발생할 수 있는 최악의 오차는 3 심볼 오차임을 알 수 있다. 이러한 측면에서, 업스트림 전송 속도는 단지 3 M비트/초임에 반하여, 다운스트림 데이터 전송 속도는 전형적으로 27.5 M심볼/초이다. 따라서, 3 심볼 클록의 오차는 업스트림 전송에 대하여 1 비트 미만이 된다. 이는 확실하게 항상 명세서(ETS 300 800; "디지털 비디오 방송(DVB); 케이블 TV 분배 시스템(CATV)을 위한 DVB 인터액션 채널"; 1997년 8월 12일)에 의해 허용되는 업스트림 1 바이트 안내 밴드 허용치 내이다.

도 1을 참조하면, 상기에서 설명된 바와 같이 3ms 마커를 제공하며 본 발명을 구성하는 심볼 카운터를 포함하는 장치가 도시되어 있다.

MPEG 데이터 스트림은 데이터 입력(2)에서 수신되고, MAC 메시지에서 나타나는 슬롯 마커 포인터가 수신되어 계수값으로서 어큐뮬레이터(4)에 부가된다.

상태 장치 제어기(6)는 다음 MPEG 동기화를 기다리며 그 후 어큐뮬레이터(4) 내에서 계수에 대한 보정이 시작되어야 함을 지시한다. 이하 기술하는 바와 같이, 그 후 각 바이트 클록에서, 어큐뮬레이터(4) 내의 계수값은 상기에서 기술된 방법으로 감산기(8)에 의해 보정 또는 조절된다. 계수값이 0이 되면, 장치는 3ms 마커를 지시하는 신호를 출력한다.

적합한 본 실시예에 따르면, 또한, 어큐뮬레이터 값이 조절값 래치(10)에 의해 제공되는 시간 오프셋 값에 의해 보정되는 초기 보정 단계가 있다.

조절값 래치(10)는 케이블의 종류나 경로 길이 등으로 인해, 다양한 사용자와 헤드 엔드 제공자 사이에서 발생하는 상이한 전파 시간과 같은 네트워크 지연에 대해 보상하기 위한 값으로 설정된다. 특히, 사용자의 장치가 켜질 때, "방송개시 및 교정"으로 알려진 과정을 통하여 시스템에 의해 다양한 지연에 대해 보상하기 위한 값이 결정된다. 이 값은 조절값 래치(10)에 저장된 후, 3ms 마커의 각 후속 생성을 조절하기 위해 사용된다. 이것은 데이터가 정확한 시간 슬롯에서 헤드 엔드 제공자에 도달하는 것을 보장하기 위해 중요하며, 설정된 허용치로 정렬된다.

초기 보정을 완료하면, 각 바이트 클록에서, 어큐뮬레이터(4)에서의 값은 감산기(10)에 의해 1 씩 감소된다.

설명된 바와 같이 조절 카운터(12)가 제공된다. 어큐뮬레이터처럼, 상기 카운터는 상태 장치 제어기(6)로부터 시작 신호가 제공되며, 또한 모든 바이트 클록에서 거꾸로 계수한다. 그러나, 수신 신호에 의해 사용되는 변조 유형에 따라서 Y 값으로 미리 부여되며, Y 값으로부터 0까지 반복적으로 거꾸로 계수된다.

상기 표에서는 다양한 변조 기구에 대하여 다양한 Y 값이 지시되어 있다.

Y 값은, 예를 들어 수신 심볼들을 바이트 경계에 정렬시키기 위해 요구되는 바이트의 수에 대응하는 예정된 수의 후속 데이터 바이트를 나타낸다.

조절 또는 Y 카운터가 0에 도달할 때, 이는 바이트 클록과 심볼 클록 사이의 예정된 주기적 관계를 지시하며, 본 예에서는 정렬관계이다. 상기 점에서, Y 카운터는 재설정되며, 통상적으로 어큐뮬레이터(4)를 1 씩 감소시키기 위해 사용되는 감산기(10)는 상술한 바와 같이 예정된 조절값에 의해 어큐뮬레이터(4)를 감소시킨다.

다양한 조절값은 다양한 변조 기구를 위해 사용되며, 상기 표에서 X 값으로서 지시된다. 상기에서 주어진 Y 값의 정의에 따르면, Y 값이 그 자체로 0인 곳에서, 바이트 계수 마다, X 값은 감산을 위해 사용된다.

설명된 바와 같이, 수신 데이터 스트림의 변조 유형에 따라서 적합한 X 및 Y 값을 저장하기 위해서 적합하게는 X 값 래치(14) 및 Y 값 래치(16)가 제공된다.

어큐뮬레이터(4)에서의 값이 0 이하가 되면, 3ms 마커는 출력된다. 이 때, 상기 장치는 어큐뮬레이터(4) 내에 슬롯 마커 포인터의 재설정 및 후속 MPEG 동기화 신호를 기다릴 수 있다.

하기 표는 QAM-64 예에 대한 과정의 경과를 나타내며, 미리 부여된 마커 포인터는 16이다.

따라서 요약하면, 상태 장치 제어기(6)는 먼저, 어큐뮬레이터(4)를 미리 설정하는 업스트림 슬롯 마커 포인터를 위해 MPEG 데이터 스트림을 감시하며, 다음에, 감산 프로세서를 시작하는 다음 MPEG 동기화를 감시한다. 상기 장치는 3ms 마커를 생성한 후에 다음 포인터의 도달을 기다리는 동안 쉰다. 출력 3ms 신호는 3ms 주기 내에 슬롯 위치의 계수를 유발하기 위해 사용되며, 사용자의 장치에서 MAC 제어 마이크로제어기(18)와 연계하여 수행된다.

상기 장치는 유연성의 정도가 결합되도록 허용하기 위해서 소거가능 프로그램가능 논리 장치(EPLD)에서 사용될 수도 있다. 예를 들어, 조절값 래치(10)의 시간 오프셋 값, Y 값 및 X 값은 외부 마이크로제어기(18)에 의해 프로그램될 수도 있다. 이러한 방식에서, 소거가능 프로그램가능 논리 장치는 수신된 MPEG 데이터를 위해 사용되는 변조 시스템에 상관없이, 임의의 응용에 사용될 수도 있다. 외부 마이크로제어기는 단지 특정 시스템을 위해 적합한 값을 상기 장치에 제공할 수 있을 뿐이다.

업스트림 동기화 정보를 생성시에 심볼 계수를 에뮬레이션하기 위해 누산된 바이트 계수를 보정하는 기술은 DVB 유연 서비스의 인터액션 채널을 위해 저렴한 해결책을 가능케 한다.

해결책의 단순성으로 인해, 가변성 데이터 속도 케이블 모뎀 및 네트워크 인터페이스 유닛과 같은 소비자 장치는 이상적으로 된다. 여기에서, 동기화 정보의 발생은 사용자의 장치에서 이루어지며, 정확하여야 하고 다른 사용자의 데이터와 충돌을 피하기 위해 타이밍 허용치 내이어야 하며, 따라서 신뢰할 만한 서비스를 유지한다. 상기 해결책은 변형 없이 기존의 다운스트림 튜너 및 복조기(QAM 및 QPSK 모두)의 사용을 허용하며, 따라서 새로운 수요를 위해 제품 재설계와 관련된 비용증가를 피할 수 있다.

상기에서 설명된 특정 장치가 어큐뮬레이터/카운터에 특정 값을 설정하고 이들 값을 0으로 감소시켰지만, 장치는 어큐뮬레이터/카운터가 미리 설정된 값까지 계수되게 구성될 수도 있다. 유사하게, 예를 들어 심볼이 8 비트 이상의 비트를 포함하는 특정 환경에서는, 어큐뮬레이터는 통상적으로는 감소되지만 보정을 위해서는 증가되거나, 통상적으로는 증가되지만 보정을 위해서는 감소될 수도 있다.

Claims

데이터 바이트들의 스트림에서 연속적인 데이터 심볼들의 수를 계수하는 장치로서,

상기 스트림의 연속적인 데이터 바이트 마다 증감되는 계수를 유지하기 위한 메인 카운터(12), 및

연속적인 데이터 바이트들의 예정된 수의 발생시 마다, 상기 계수가 데이터 심볼들의 계수를 나타내도록, 상기 심볼들에서의 비트들의 수에 대한 상기 바이트들에서의 비트들의 수의 비율에 따라 결정되는 조절값에 의해 상기 메인 카운터(12)의 계수를 증감시키기 위한 조절 수단(8)을 포함하는 계수 장치.
제 1 항에 있어서, 상기 심볼들에서의 비트들에 대한 상기 바이트들에서의 비트들의 비가 적어도 1인 데이터 바이트들의 스트림을 사용하며, 상기 계수가 연속적인 데이터 바이트 마다 증감할 때, 상기 계수는 연속적인 데이터 바이트들의 예정된 수의 발생시 마다 상기 조절값에 의해 각각 증감되는 계수 장치.
업스트림 슬롯 마커 포인터를 포함하는 MAC 메시지와 함께 수신된 MPEG 데이터 스트림으로부터 동기화 신호를 발생시키기 위한 장치로서,

제 1 항에 따른 장치와,

수신된 MPEG 동기화 신호에 따라 상기 메인 카운터(12)를 시작시키기 위한 제어기(6), 및

상기 메인 카운터(12)가 상기 업스트림 슬롯 마커 포인터에 의해 지시된 심볼들의 수를 계수하자마자 상기 동기화 신호를 발생시키기 위한 동기화 수단을 포함하는 동기화 신호 발생 장치.
제 3 항에 있어서, 상기 메인 카운터(12)는 상기 업스트림 슬롯 마커 포인터에 의해 표현되는 상기 심볼 수로 설정되고, 연속적인 데이터 바이트 마다 감소되며, 상기 동기화 수단은 상기 메인 카운터 내의 값이 0에 도달할 때 상기 동기화 신호를 발생시키는 동기화 신호 발생 장치.
제 3 항에 있어서, 상기 동기화 신호는 3ms 마커인 동기화 신호 발생 장치.
제 3 항에 있어서, 네트워크 지연을 보상하기 위해 보정 값을 저장하기 위한 조절값 래치(10)를 부가로 포함하며, 상기 동기화 수단으로부터의 출력의 타이밍은 상기 보정 값에 따라 보정되는 동기화 신호 발생 장치.
업스트림 슬롯 마커 포인터를 포함하는 MAC 메시지와 함께 수신된 MPEG 데이터 스트림으로부터 동기화 신호를 발생시키기 위한 장치로서,

제 2 항에 따른 장치와,

수신된 MPEG 동기화 신호에 따라 상기 메인 카운터(12)를 시작시키기 위한 제어기(6), 및

상기 메인 카운터(12)가 상기 업스트림 슬롯 마커 포인터에 의해 지시된 심볼들의 수를 계수하자마자 상기 동기화 신호를 발생시키기 위한 동기화 수단을 포함하는 동기화 신호 발생 장치.
제 7 항에 있어서, 상기 메인 카운터(12)는 상기 업스트림 슬롯 마커 포인터에 의해 표현되는 상기 심볼의 수로 설정되고, 연속적인 데이터 바이트 마다 감소되며, 상기 동기화 수단은 상기 메인 카운터 내의 값이 0에 도달할 때 상기 동기화 신호를 발생시키는 동기화 신호 발생 장치.
제 7 항에 있어서, 동기화 신호는 3ms 마커인 동기화 신호 발생 장치.
제 7 항에 있어서, 네트워크 지연을 보상하기 위해 보정 값을 저장하기 위한 조절값 래치(10)를 부가로 포함하며, 상기 동기화 수단으로부터의 출력의 타이밍은 상기 보정 값에 따라 보정되는 동기화 신호 발생 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 계수되는 심볼들의 유형에 따라 상기 특정 예정된 수를 래칭하기 위한 계수 래치(16)를 부가로 포함하는 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 계수되는 심볼들의 유형에 따라 상기 특정 예정된 수를 래칭하기 위한 값 래치(14)를 부가로 포함하는 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 조절 수단은 연속적인 데이터 바이트들의 상기 예정된 수를 각각 계수하기 위한 조절 카운터(12)를 포함하는 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 변조된 데이터 스트림들의 하기 유형에 대하여, 상기 예정된 수 및 조절 값은 각각,

QAM256,1,1; QAM64,3,2; QAM32,5,4; QAM16,1,2; QPSK,1,4인 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 메인 카운터(12)는 상기 계수를 유지하기 위한 어큐뮬레이터(4)를 포함하며, 상기 조절 수단(8)은 상기 값을 증감하기 위한 증분기/감산기를 포함하는 장치.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 장치는 소거가능 프로그램가능 논리 장치에 사용되는 장치.
데이터 바이트들의 스트림에서 연속적인 데이터 심볼들의 수를 계수하는 방법으로서,

상기 스트림의 연속적인 데이터 바이트 마다 증감되는 계수를 유지하는 단계(4), 및

연속적인 데이터 바이트들의 예정된 수의 발생시 마다, 상기 계수가 데이터 심볼들의 계수를 나타내도록 상기 심볼들에서의 비트들의 수에 대한 상기 바이트들에서의 비트들의 수의 비율에 따라 결정되는 조절 값(14)에 의해 상기 계수를 증감(8)시키는 단계를 포함하는 계수 방법.
업스트림 슬롯 마커 포인터를 포함하는 MAC 메시지와 함께 수신된 MPEG 데이터 스트림으로부터 동기화 신호를 발생시키는 방법으로서,

제 17 항에 따른 계수 방법과,

수신된 MPEG 동기화 신호에 따라 상기 계수를 시작하는 단계, 및

상기 계수가 상기 업스트림 슬롯 마커 포인터에 의해 지시되는 심볼들의 수를 계수하자마자 동기화 신호를 발생시키는 단계를 포함하는 동기화 신호 발생 방법.