KR100812554B1 - 디지탈 신호 처리기용의 타이밍 복원 회로망 - Google Patents

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Abstract

디지탈 신호 수신기용의 타이밍 복원 회로망(timing recovery network)은 송신기로부터 연속 심벌들을 나타내는 신호를 수신한다. 심벌들은 다수의 심벌 레이트들을 나타낼 수 있다. 시스템은 수신된 입력 신호로부터 샘플 인에이블 신호를 유도하며, 단일의 고정 주파수 발진기를 사용한다. 수신 신호를 나타내는 샘플들의 소스(10)는 고정 주파수로 샘플링된다. 보간기(12)는 샘플 소스에 결합되어 제어 신호에 응답한다. 보간기는 송신기로부터의 연속 심벌들에 동기된 시점들에서 취해진 샘플들을 생성한다. 위상 에러 검출기(16)는 보간기에 결합되고, 보간기에 의해 생성된 송신기 동기화된 샘플들(transmitter synchronized samples)의 샘플 시간들과 연속 송신기 심벌들의 시점들 사이의 위상 에러를 검출하고, 위상 에러 신호를 공급한다. 위상 에러 신호는 합산기(32)의 한 입력 단자에 결합되고, 공칭 지연 신호의 소스(31)는 또 다른 입력 단자에 결합된다. 수치 제어된 지연 회로(34 내지 46)는 합산기로부터의 신호에 응답하여 보간기용 제어 신호를 생성한다. 보간기로부터의 출력 신호는 고정된 비적응성 펄스 정형 필터(non-adaptive pulse-shaping filter:14)에 의해 필터링된다.
연속 심벌, 에러 위상, 수치 제어 지연 회로,

Description

디지탈 신호 처리기용의 타이밍 복원 회로망{Timing recovery system for a digital signal processor}
도 1은 본 발명의 원리에 따른 타이밍 복원 회로망을 포함하는 QPSK변조 입력 신호용 수신기의 블록도.
도 2는 본 발명의 원리에 따른 심벌 타이밍 복원 시스템의 블록도.
도 3은 도 2의 시스템에서 사용된
간기의 더욱 상세한 블록도.
도 4는 도 2의 시스템에서 사용된 위상 에러 검출기의 더욱 상세한 블록도.
*도면의 주요부분에 대한 상세한 설명*
12 : 보간기
16 : 위상 에러 검출기
20 : 제산기
본 발명은 디지탈 신호 처리 시스템에 관한 것이다. 특히, 본 발명은 텔레비젼 신호 수신기 등의 디지탈 신호 수신기에서 사용하기에 적합한 타이밍 복원 시스템(timing recovery system)에 관한 것이다.
디지탈 수신기에서 디지탈 비디오 및 관련 정보를 포함하는 송신 신호로부터의 데이터 복원은 통상 세 가지 기능들 즉, 심벌 동기를 위한 타이밍 복원, 반송파 복원(주파수 복조), 이퀄라이제이션(equalization)의 구현을 필요로 한다. 타이밍 복원은 수신기 클럭(타임베이스(timebase))을 송신기 클럭에 동기화하는 처리이다. 동기화에 의해, 수신 신호가 최적 시점에서 샘플링되어 그 수신된 심벌 값들의 판단-직향 처리(decision-directed processing)에 관련된 슬라이싱 에러(slicing error)의 발생이 감소된다. 일부 수신기들에서, 수신 신호는 다수의 송신기 심벌 레이트로 샘플링된다. 예를 들어, 일부 수신기들은 수신 신호를 송신기 심벌 레이트의 두배로 샘플링한다. 어떤 경우든, 수신기의 샘플링 클럭은 송신기의 심벌 클럭에 동기되어야 한다.
반송파 복원은, 보다 낮은 중간 주파수 통과대역에 주파수 시프팅된 후의 수신 RF 신호를 변조 기저대역 정보의 복원을 허용하도록 기저대역으로 주파수 시프트하는 처리이다. 이퀄라이제이션은 수신 신호에 대해 전송 채널 방해의 영향을 보상하는 처리이다. 보다 구체적으로, 이퀄라이제이션은 전송 채널 방해에 의해 야기된 심볼간 간섭(ISI)을 제거한다. ISI는 주어진 심벌의 값이 선행 및 후행 심벌들의 값들에 의해 왜곡되게 한다. 상술한 기능들 및 관련 기능들은 리 및 메서쉬미트의 저서인 디지털 통신(Lee and Messerschmitt in Digital Communication)(Kluwer Academic Press, Boston, MA,USA)에 상세히 설명되어 있다.
종래의 수신기들은 송신기의 심벌 클럭에 로크(lock)될 수 있도록 제어가능하며, 비교적 안정한 샘플링 클럭 신호의 소스를 필요로 한다. 전압 제어 수정 발진기들(voltage controlled crystall oscillators: VCXOs)은 이 기능을 위해 사용되어 왔다. VCXO에 의해 생성된 클럭 신호는 안정적이지만, 비교적 좁은 범위에 걸쳐 제어가능하므로, 송신기의 심벌 클럭에 로크될 수 있다. 그러나, VCXO 등의 전압 제어 발진기는 아날로그 소자이며, 비교적 값 비싸고, 사용기간에 따라 드리프트(특성 변동)하는 경향이 있다. 또한, 다른 심벌 클럭 주파수들을 갖는 다른 송신기들로부터 신호들을 수신하는 것이 필수적이라면(유럽 위성 시스템등), 각각의 이러한 송신기에 대해 개별의 VCXO를 구비시켜야 하고, 이것은 수신기의 비용을 더욱 증가시킨다.
하나 이상의 심벌 레이트를 지원할 수 있는 심벌 타이밍 복원 시스템을 제공하는 것이 바람직하다. 예컨대 각각의 수신 심벌 레이트에 대해 다수의 VCXO들을 포함하는, 공지된 형태의 타이밍 복원 시스템들에 비해, 하드웨어 요구면과 관련하여 성능 및 비용 면에서 이점이 있는 타이밍 복원 시스템을 제공하는 것이 바람직하다.
본 발명의 원리들에 따라, 디지탈 신호 수신기용의 타이밍 복원 시스템은 송신기로부터, 연속 심벌들을 나타내는 신호를 수신한다. 심벌 소스에 결합된 보간기는 송신기로부터의 연속 심벌들에 동기된 시점들에서 취해진 샘플들을 생성하기 위해 제어 신호에 응답한다. 제어 신호를 공급하는 제어 회로망(control network)은 보간기로부터의 출력 신호 및 미리정해진 공칭 지연 오프셋 신호에 응답하는 제어된 지연 회로망을 포함한다.
특히, 시스템은 수신 신호를 나타내는 샘플들의 소스를 포함하며, 샘플들은 고정 주파수에서 취해진다. 보간기는 샘플 소스에 결합되고, 제어 신호에 응답한다. 보간기는 송신기로부터의 연속 심벌들에 동기된 시점들에서 취해진 샘플들을 생성한다. 보간기에 결합된 위상 에러 검출기는 보간기에 의해 생성된 송신기 동기화된 샘플들의 샘플 시간들과, 연속 송신기 심벌의 시간들 사이의 위상 에러를 검출하고, 위상 에러 신호를 공급한다. 이 위상 에러 신호는 합산기의 한 입력 단자에 결합되고, 공칭 지연 신호의 소스는 또 다른 입력 단자에 결합된다. 수치 제어된 지연은 합산기로부터의 신호에 응답하여 보간기용의 제어 신호를 생성한다.
본 발명에 따른 타이밍 복원 시스템은 초기에, 희망하는 가장 높은 송신기 심벌 레이트의 두 배보다 약간 높은 고정 주파수로 수신 신호를 샘플링한다. 이 초기에 샘플링된 이 신호는 송신기의 심벌 레이트에 동기된 샘플들의 시퀀스를 생성하도록 보간기에 의해 처리된다. 이 동기된 샘플들은 디지탈 위상 에러 검출기에 공급된다. 디지탈 위상 에러 검출기의 출력은 2차 루프 필터에 공급된다. 공칭 샘플링 시간 지연을 나타내는 미리정해진 희망하는 값은 루프 필터의 출력 신호에 부가된다. 미리정해진 공칭 지연과 루프 필터로부터의 출력 신호의 조합은, 정수 및 소수의 클럭 지연 성분 신호들을 제공하는 수치 제어된 지연을 제어한다. 클럭 지연 성분 신호의 정수부는 송신기 심벌 레이트에 동기화된 수신기 샘플링 클럭 신호의 생성을 제어하는데 사용된다. 이 샘플링 클럭 신호는 주파수 분할되어 수신기의 심벌 클럭 신호를 제공한다. 지연 성분의 소수부는 보간기 필터의 제어 입력에 인가되어 보간기 필터에 의해 생성된 샘플링된 신호는 희망하는 샘플링 시간에서 수신 신호의 값을 나타낸다.
본 발명에 따른 타이밍 복원 시스템은 이롭게는, 심벌 타이밍 기준을 위한 다수의 아날로그 전압 제어 수정 발진기 없이도 가변 심벌 레이트 타이밍 복원을 지원한다. 이는 미리정해진 공칭 지연을 타이밍 제어 루프에 도입함으로써 달성된다. 수신기 내의 처리기에 의해 제어될 수 있는 공칭 지연 레지스터는 초기 샘플링 레이트의 1/2보다 작은 희망하는 수신기 샘플링 레이트의 선택을 가능하게 한다. 특정 심벌 레이트들을 위해 다수의 특정 수정 발진기들을 사용하는 것에 관련한 문제점들, 즉, 수정 발진기 주파수들이 얼마나 빨리 동조(tune) 될 수 있는지에 따른 획득 시간, 하드웨어 복잡도, 및 비용 등이 증가하는 문제점이 없어진다. 개시된 디지탈 시스템은 전압 제어 수정 발진기의 기능을 실행하며, 이롭게는 단일의 고정 주파수 발진기의 사용을 허용한다.
입력 신호를 송신기의 심벌 레이트의 두 배로 샘플링하는 수신기에 있어서, 본 발명에 따른 시스템은 이 초기 고정 샘플 레이트의 1/2보다 작은 임의의 송신기 심벌 레이트를 지원한다. 희망하는 주파수 정확도는 시험된 풀-인(pull-in) 범위가 +/- 1000 ppm보다 크기 때문에, 가용 수정 발진기로 용이하게 얻어진다. 상기 시스템은 시험되고, 500개의 샘플들 후에 배치(constellations) 표현하여, 1000 ppm 타이밍 오프셋으로도, 비교적 단시간의 타이밍 로크를 획득함을 증명했으며, 및 수천 개의 샘플들 후 배치를 로크한다. VCXO의 제거와 관련한 성능면의 장점은 단일 심벌 레이트를 포함하는 경우에서조차도 본원의 시스템을 유용하게 한다는 것이다.
보다 구체적으로, 개시된 시스템은 유럽 위성 응용에서 사용된 다수의 심벌 레이트들을 유리하게 지원한다. 후술된 실시예에서, 수신기는 송신기의 심벌 레이트의 두 배로 입력 신호를 샘플링한다. 예를 들어, 개시된 타이밍 복원 시스템은 62 MHz의 초기 샘플 클럭 주파수를 사용하여 초당 20 MSymbols/sec 내지 30 MSymbols/sec의 심벌 레이트들을 지원함을 증명했다. 이는 초기 샘플 클럭 주파수와 심벌 클럭 주파수의 비를 62/30와 62/20로 한다. 이 표현식들에서, 분자는 초기 샘플링 레이트(MHz)이고, 분모는 심벌 레이트(MSymbols/sec)이다. 따라서, 이 경우에 20 MSymbols/sec 및 30 MSymbols/sec 심볼 레이트들의 복원은 단일의 고정된 수정 제어 발진기로부터의 단일의 고정된 62 MHz 초기 샘플링 클럭 주파수의 사용에 의해 지원된다.
도 1은 예를 들어, 직접 방송 위성 수신기인 QPSK 변조 입력 신호 수신기의 블록도로서, 이 수신기는 본 발명의 원리에 따른 타이밍 복원 회로망을 포함한다. 도 1에 도시된 블록은 본 발명의 원리에 따른 심벌 타이밍 복원 회로망인 유닛(266)을 제외하고는 기능 및 장치면에서 전형적인 것이다.
입력단자(INPUT)는 안테나 또는 케이블 접속 등의 변조된 QPSK 신호의 소스에 결합된다. 입력단자(INPUT)는 입력 처리기(262)에 결합되는데, 이 처리기는 입 력 채널 튜너, RF(무선 주파수) 증폭기, 또 다른 처리에 적합한 저주파 통과대역으로 입력 신호를 하향 변환하는(downconverting) IF(중간 주파수) 증폭 및 혼합단, 자동 이득 제어 회로망 및 출력 아날로그-디지탈 변환기(ADC)를 구비하며, 도시되지는 않았지만, 공지된 방식으로 배치된다. 예를 들어, 수정 발진기인 고정 주파수 발진기(261)는 고정 샘플링 주파수 클럭 신호 AD를 ADC 및 또 다른 회로 소자들(예컨대, 타이밍 복원 회로망(266))에 이하에서 더 상세히 설명되는 방식으로 공급한다.
유닛(262)으로부터의 기저대역 근처의 출력 신호가 본 발명에 따른 타이밍 복원 회로망(266)에 공급된다. 타이밍 복원 회로망(266)은 송신기의 심벌 클럭에 동기된 송신된 신호를 나타내는 샘플들(송신기 동기화된 샘플들) 및 또 다른 타이밍 신호들을 후술된 방식으로 생성한다. 예시된 실시예에서, 전송 심벌당 두 개의 샘플들이 생성된다. 송신기 동기화된 심벌들 및 또 다른 타이밍 신호들은 반송파 복원 회로망(264)에 제공되며, 이 회로망은 신호를 기저대역으로 복조하고, 이퀄라이저, 로테이터(rotator), 슬라이서, 위상 에러 검출 회로망, 및 이퀄라이저 및 로테이터 동작을 제어하기 위한 위상 제어기를 포함한다. 반송파 복원 회로(264)로부터의 기저대역 복조 신호는 비터비 디코더 유닛(Viterbi unit: 272)에 의해 디코딩되고 디인터리버 유닛(deinterleaver unit: 274)에 의해 디인터리빙된후, 리드-솔로몬(Reed-Solomon) 에러 검출 및 정정 유닛(276)에 의해 에러 검출 및 정정된다. 예를 들어, 상기 유닛들의 기능들은 앞서 언급된 Lee and Messerschmitt에서 개시된다.
리드-솔로몬 에러 검출 및 정정 유닛(276)으로부터의 에러 정정된 신호는 디스크램블러 유닛(descrambler unit: 278)에서 선택적으로 디스크램블된다. 디스크램블러 유닛(278)으로부터의 신호는 출력 처리기(280)에 공급되며, 이 처리기는 상기 디스크램블링된 데이터와 또 다른 신호 처리 회로망들을 인터페이스하는데 필요한 기능들을 제공한다. 이들 기능들은 데이터를 적정 논리 레벨들에 일치시키는 기능과 다른 회로망들과 인터페이스시키기 위해 클럭 신호들을 공급하는 기능등이 있다. 출력 처리기(280)로부터의 데이터는 MPEG 호환 전송 처리기(282)에 의해 처리되며, MPEG 호환성이 본 발명을 적용한 시스템에서 필수적이지 않을지라도 처리기(282)는 비디오 데이터 압축해제시에 사용된 동기 및 에러 표시 정보를 제공한다. 전송 처리기(282)는 헤더 정보의 분석에 기초한 유형에 따라 데이터를 분리한다. 처리기(282)로부터의 출력 데이터는 MPEG 압축해제기(284)에 의해 압축해제되어 예컨대 인코더 유닛(286)에 의해 NTSC 또는 PAL 등의 소정의 포맷으로 인코딩하기에 적합한 비디오 데이터를 제공한다. 비디오 인코더 유닛(286)으로부터의 출력 신호들은 비디오 및 디스플레이 처리기(288)에 인가되며, 이 처리기는 영상 디스플레이 장치(도시되지 않음)를 구비한다.
시스템 마이크로프로세서(268)는 초기화 파라미터들을 제공하며 타이밍 복원 회로망(266)을 포함하는 수신기 내의 각 소자에 다른 제어 신호를 공급한다. 시스템 마이크로프로세서(268)에 의해 타이밍 복원 회로망(266)에 공급된 특정 파라미터 및 제어 신호들은 상세히 후술될 것이다.
도 2는 본 발명의 원리에 따른 심벌 타이밍 복원 시스템의 더욱 상세한 블록 도이다. 도 2에서, 아날로그 또는 단순한 디지탈 신호들은 가는선으로 도시되고, 실수 성분(동위상) 신호 및 허수 성분(직각 위상) 신호로 이루어진 복소(complex) 디지탈 신호들은 굵은선으로 도시된다. 도 2에 도시된 심벌 타이밍 복원 시스템에서, 이로운 특징들은 설계자가 입력 샘플링 레이트의 1/2미만의 모든 희망하는 심벌 레이트를 선택할 수 있게 하는 공칭의 지연 레지스터를 포함하고, 고차 배치(higher order constellation)를 위해 더욱 정확한 보간기 설계를 사용할 가능성을 포함한다. 수치 제어된 지연 동작의 출력에서의 심벌 및 샘플 클럭 인에이블 신호들의 유도는 위상 및 주파수 로킹(locking)을 위한 아날로그 성분들을 요구함이 없이 완전한 동기화 설계를 실현할 수 있게 한다.
도 2에서, 송신기로부터 수신된 신호를 나타내는 입력 아날로그 신호(IN)는 초기에 샘플링되어 아날로그-디지탈 변환기(ADC: 10)(도 1의 입력 처리기(262)의 일부)에 의해 복소 디지탈 형태로 변환된다. ADC(10)는 고정 주파수 수정 발진기(261)(도 1)에 의해 국부적으로 생성된 초기의 고정 주파수 샘플 클럭(AD)에 의해 클럭킹된다. ADC(10)로부터의 복소 디지탈 데이터스트림은 초기의 고정 주파수 샘플 클럭 신호(AD)에 의해 클럭킹된 복소 4-탭 보간기(12)(더욱 상세히 후술됨)에 인가된다. 상술된 보간 기능은 기본적으로 타이밍 조정 기능이며, 종종 디지탈 위상 시프팅 및 샘플링 레이트 변환으로서 언급된다. 보간기(12)의 출력은 고정 주파수 샘플 클럭 신호 AD 에 동기하여 생성된 복소 샘플들의 스트림이며, 이 샘플들은 고정 주파수 샘플 클럭 신호 AD 및 샘플 클럭 인에이블 신호(후술된 대로 생성됨)에 응답하는, 고정된(비적응성) 복소 펄스 정형 필터(14)에 의해 펄스 정형 필터링 된다. 필터(14)는 필터(14)의 출력은 일련의 필터링된 복소 샘플들의 스트림이며, 이 샘플들은 도 1에 도시된 또 다른 시스템 유닛들에 제공된다. 보간기(12)의 출력은 위상 에러 검출기(16)에 인가된다(이하에서 더욱 상세히 설명됨).
위상 에러 검출기(16)의 출력은 각각의 제산기들(divider: 20,22)에 결합되며, 예시된 실시예에서 배럴 시프터들(barrel shifters)로서 구현된다. 필터 루프 적분 상수 Ki는 시프터(20)에 인가되며, 루프 비례 상수 Kp는 시프터(22)에 인가된다. 루프 적분 상수 Ki 및 루프 비례 상수 Kp의 값들은 공지된 방식으로 시스템 마이크로프로세서(268)(도 1)에 의해 계산되며, 제산기들(20,22)에 각각 공급된다. 제산기(20)의 출력은 가산기(24)의 제 1 입력 단자에 결합된다. 가산기(24)의 출력은 지연 유닛(26)에 결합되고, 지연 유닛(26)의 출력은 가산기(24)의 제 2 입력 단자 및 가산기(28)의 제 1 입력 단자에 결합된다. 제산기(20)로부터의 신호는 지연 유닛(26)으로부터의 지연 버전의 신호와 가산기(24)에서 합산된다. 제산기(22)의 출력 단자는 가산기(28)의 제 2 입력 단자에 결합된다. 지연 유닛(26)으로부터의 신호는 제산기(22)의 출력과 함께 가산기(28)에서 합산된다. 가산기(28)의 출력은 인버터(30)에 의해 이득 1로 인버팅된다. 제 1 및 제 2 제산기(20,22), 가산기(24,28), 지연 유닛(26), 및 인버터(30)는 결합되어 2차 루프 필터를 형성한다. 인버터(30)의 출력은 루프 필터의 출력을 형성한다. 이 출력은 보간기(12)로부터 샘플이 생성될 때의 보간 시점과, 송신기 클럭에 동기된 이상적인 샘플링 시점 사이의 차를 나타낸다.
공칭의 지연 레지스터(31)는 송신기 동기화된 샘플링 시점들간의 공칭 또는 예측된 시간 지연을 나타내는 값을 도 1의 시스템 마이크로프로세서(268)로부터 수신한다. 이 공칭 지연 값은 후술된 방식으로 시스템 마이크로프로세서에 의해 계산된다. 예시된 실시예에서, 수신 신호는 심벌 레이트의 두 배로 샘플링되어, 샘플링 신호들간의 공칭 지연이 송신 심벌들간의 예측된 간격의 1/2이 된다. 공칭 지연 레지스터(31)의 출력은 합산기(32)의 제 1 입력 단자에 결합된다. 루프 필터의 출력은 미리결정된 공칭 지연 값과 합산기(32)에서 합산된다. 합산기(32)로부터의 출력 신호는 송신기의 심벌 클럭에 동기된 샘플들간의 순시(instantaneous) 지연 값을 나타내는 디지탈 신호이다. 공칭의 지연 레지스터(31)는 속도 습득을 위해 수신기의 타이밍 루프가 인입 심벌 레이트에 근접하는 것을 허용하도록 제공된다. 시스템의 풀-인(pull-in) 범위는 위상 에러 검출기(16)의 특성에 의해서만 제한된다.
합산기(32)로부터의 신호값은 다수의 고정 주파수 클럭 주기에 의해서 표현되고, 샘플링 시점들 사이의 완전히 고정된 주파수 클럭 펄스들의 수를 나타내는 정수 부분과, 두 인접한 고정 주파수 샘플들간의 샘플링 시점을 나타내는 소수 부분을 포함한다. 예시된 실시예에서, 합산기(32)로부터의 디지탈 신호는 정수부를 반송하는 최상위 두개의 비트들 및 소수부를 반송하는 남은 다른 비트들을 갖는 22비트 고정 소수점(fixed point) 디지탈 신호이다. 시스템 마이크로프로세서는 다음의 방식으로 공칭의 지연 레지스터(31)에 값을 삽입한다. 첫째, 공칭 지연 레지스터(31)는 삽입된 논리 '1' 값의 신호를 갖는다. 그후 그 신호는 왼쪽으로 20칸 시프팅된다. 이로써 정수부의 최하위 비트에 논리 '1' 신호가 위치된다. 이것은 다음의 디지탈 논리식으로 표현된다:
1 << RS-IS (1)
여기서, RS는 공칭의 지연 레지스터 크기, 예컨대, 예시된 실시예에서 22 비트이며, IS는 정수부의 크기, 예컨대, 본 실시예에서 2비트이다. 예시된 실시예에서, 이 표현은 다음과 같이 된다.
1 << (22-2) (2)
그후, 다수의 고정 주파수 클럭 주기들로 표현된 송신기 동기화된 샘플들간의 공칭 지연을 결정하기 위해 시스템 마이크로프로세서에 의해 계산이 실행된다:
D = FR/(2·S) (3)
여기서, D는 다수의 고정 주파수 클럭 주기들로 표현된 송신기 동기화된 샘플들간의 공칭 지연이며, FR은 고정 주파수의 클럭 주파수이고, S는 송신기의 심벌 주파수이다. 이 계산의 결과는 공칭 지연 레지스터(31)의 이전의 내용과 결합된다. 식 (1) 및 (2)의 결과에 의해 공칭 지연 레지스터(31)에 이미 삽입된 값 '1'을 보상하기 위해, 값 1은 식 (3)에서 계산된 공칭의 지연 값 D로부터 감산되어야 한다. 따라서, 시스템 마이크로프로세서(도1)에 의해 공칭 지연 레지스터(31)에 위치된 공칭 지연 값을 나타내는 식은:
DR31 = (1 << (22-2))·(FR/(2·S)-1) (4)
여기서, DR31은 시스템 마이크로프로세서에 의해 공칭 지연 레지스터(31)에 저장된 값이다.
합산기(32)로부터의 출력 신호는 멀티플렉서(34)의 한 입력에 인가된다. 또 다른 멀티플렉서 입력은 -1값을 나타내는 값을 수신한다. 가산기(36)는 멀티플렉서 (34)의 출력으로부터의 제 1 입력을 수신한다. 가산기(36)의 출력은 누산기로서 기능하는 지연 유닛(38)에 결합된다. 누산기(38)는 고정 주파수 샘플 클럭 신호 AD에 의해 클럭킹되고; 이 신호는 ADC(10)를 구동하는 클록 신호와 동일하다. 지연 유닛(38)의 출력은 다음 송신기 동기화된 샘플까지 시간 지연을 나타내는 디지탈 신호 MU이다. 디지탈 신호 MU는 다음 송신기 동기화된 샘플까지의 고정 주파수 클럭 신호 AD의 다수의 주기들을 나타내는 정수부 및, 송신기 동기화된 샘플까지의 시간 전까지 최종 고정 주파수 클럭 신호로부터 시간 지연을 나타내는 소수부를 포함한다.
예시된 실시예에 있어서, 디지탈 신호 MU는 정수부를 반송하는 최상위 두개의 2비트들과 소수부를 반송하는 나머지 비트들을 갖는 22 비트 고정 소수점 디지탈 신호이다. 디지탈 연산 회로에 관한 당업자들은 다른 크기 및 포맷이 사용될수 있음을 이해할 것이다. 예를 들어, QAM 수신기에서, 26비트 디지탈 신호는 시간 지연을 나타내는데 사용된다. 시간 지연 신호 MU는 정수부 선택기(40)에 공급되며, 이 선택기(40)는 신호 MU로부터 두 개의 최상위 비트들을 선택한다(MU:0-1). 정수부는 비교 회로(41)에 공급되며, 이 회로(41)는 정수를 제로값 신호와 비교하며 정수부가 제로일 때 신호를 생성한다. 시간 지연 신호(MU)는 또한 소수부 선택기(48)에 공급되며, 이 선택기(48)는 신호 MU의 소수부의 최상위 8비트(MU:2-9), 즉, 시간 지연 신호 MU의 소수부의 최상위 바이트를 포함하는 신호를 생성한다. 이 소수부의 최상위 바이트는 보간기(12)의 제어 입력 단자에 결합된다. 전체 22 비트 시간 지연 신호 MU는 가산기(36)의 제 2 입력 단자에 결합된다.
비교기(41)의 출력은 멀티플렉서(34) 및 지연 소자(42)의 제어 입력에 인가된다. 지연 소자(42)는 시간 지연 신호 MU와 이 시간 지연 신호 MU에 응답하여 생성된 위상 검출기(16)의 대응 출력간의 지연을 매칭하는데 필요한 지연을 제공한다(상세히 후술됨). 시간 지연 소자(42)의 출력은 샘플 클럭 인에이블 신호이고, 모듈로(modulo)-2 카운터(44)의 입력 단자, 및 AND 게이트(46)의 제 1 입력 단자에 결합된다. 모듈로-2 카운터(44)의 출력 단자는 AND 게이트(46)의 제 2 입력 단자에 결합된다. AND 게이트(46)의 출력은 심벌 클럭 인에이블 신호를 형성한다. 모듈로-2 카운터(44)는 예컨대 D 플립플롭을 포함하며, 이 예에서 2로 나누기 한다. 이 연산은 심벌당 2개 샘플이 제공된 본 응용에서 사용된다. 다른 응용에서, 심벌당 4개 샘플들이 사용된 경우, 카운터(44)는 모듈로-4 카운터일 것이며, 4로 나누는 기능을 제공한다.
동작시에, 고정 주파수 샘플 클럭 AD의 주파수는 예측된 최고의 송신기 심벌 주파수의 2배보다 약간 크다. 심벌 마이크로프로세서(268)(도1)는 현재 수신되고 있는 신호의 심벌 레이트에 대한 공칭 또는 예측된 샘플 시점 주기를 계산하고, 그 값을 공칭 지연 레지스터(31)에 로드한다. 이것은 대략 정확한 샘플 주기에서 수치 제어된 지연(NCD) 동작을 개시한다. 위상 에러 검출기(16) 및 관련 루프 필터는 NCD를 조정하여, 전송된 신호의 실제 샘플 레이트에 로크하기 위해 협력한다. 지연 소자(42)로부터의 샘플 클럭 인에이블 신호 및 AND 게이트(46)로부터의 심벌 클럭 인에이블 신호는 수신기(도 1)내의 또 다른 처리 소자들에 의해 사용된다. 예를 들어, 펄스 정형 필터(14)(도2)는 고정 주파수 샘플 클럭 AD 및 샘플 인에이블 클럭 신호를 수신한다.
상술한 바와 같이, 합산기(32)는 최종 송신기 동기화된 샘플로부터 다음 송신기 동기화된 샘플 전까지 순시 시간 지연을 나타내는 디지탈 신호를 생성한다. NCD 누산기(38)는 다음 송신기 동기화된 샘플 시간까지의 남은 시간을 나타내는 디지탈 신호를 생성한다. 예시된 실시예에서, 시간 표시 신호들은 정수부를 반송하는 최상위 2개의 비트 및 소수부를 반송하는 나머지 비트들을 갖는 고정 소수점 22 비트 이진 워드로 표시된다. 이들 신호로 표시된 시간값은 고정 주파수 샘플 클럭 AD의 주기들로 나타내어진다. 이 시간 표시 신호는 0 내지 4-2-20의 범위를 갖는다. 예를 들어, "1" 값은 고정 주파수 샘플 클럭 AD의 일 주기를 나타내며, 01000000000000000000002 값을 가지며, 여기서, 첨자 2는 밑(base)이 2인 수 또는 이진수를 의미한다.
만일, 누산기(38)에 저장된 시간 지연의 정수부가 제로보다 크다면, 비교기(41)의 출력은 논리 '0'인 신호이다. 이 상태에서, 하나 이상의 고정 주파수 샘플 클럭 AD 사이클이 다음 송신기 동기화된 샘플이 취해지기 전에 경과해야 한다. 누산기(38)의 정수부는 카운트 다운된다. 멀티플렉서(34)는 비교기(41)에서의 논리 '0'인 신호에 의해 조건설정(conditioned)되어 -1 값의 신호를 가산기(36)에 결합한다. 가산기(36)는 차례로 -1 신호를 누산기(38)내의 신호값에 가산하고(즉, 1 감산), 이 새로이 감소된 값을 누산기(38)에 저장한다. 또한, 비교기(41)의 출력이 논리 '0'인 신호이기 때문에, 샘플 클럭 인에이블 신호 또는 심벌 클럭 인에이블 신호(둘다 지연 유닛(42)에 의해 적절히 지연됨)중 어느 신호도 활성적이지 않다.
누산기(38)의 소수부의 값은, 다음 송신기 동기화된 샘플이 취하여지기 전까지 고정 주파수 샘플 클럭 AD 사이클의 소수부를 나타낸다. 소수부의 최상위 8비트는 보간기(12)의 지연을 제어하는데 사용된다. 이는 고정 주파수 샘플 클럭 AD 사이클간의 시간 기간을 256 부분들로 분할한다. 따라서, 보간기는 256 위상 다상 필터 뱅크(256 phase polyphase filter bank)일수 있다. 다음 송신기 동기화된 샘플이 취하여지기전까지 남아 있는 완전한 고정 주파수 샘플 클럭 AD 사이클이 없을 때, 누산기(38)내의 신호의 정수부는 0이다. 이 경우, 비교기(41)로부터의 출력 신호는 논리 '1'인 신호이다.
비교기(41)로부터의 출력 신호가 논리 '1'일 때, 누산기(38)의 소수부의 최상위 바이트 값에 의해 제어된 시점에서 보간기(12)로부터 샘플이 취하여지고, 샘플 클럭 인에이블 신호가 생성되어 다운스트림 회로를 클럭하며 이 다운스트림 회로는 이 새로이 생성된 샘플을 처리한다. 또한, 모듈로-2 카운터(44)가 클럭킹되고, 만일, 그것이 송신기의 심벌 시점이라면, AND 게이트(46)는 심벌 클럭 인에이블 신호를 생성한다. 동시에, 멀티플렉서(34)는 신호를 합산기(32)로부터 가산기(36)에 전송하도록 조건 설정된다. 가산기(36)는 희망하는 송신기 동기화된 샘플링 시점과 NCD 누산기(38)로부터의 소수부(상기 설명된 대로 정수부는 제로임)를 결합하여, 다음 송신기 동기화된 샘플이 취하여질 때의 시점이 누산기(38)내에 저장된다. 루프 필터를 통한 위상 에러 검출기(16) 출력 신호에 응답하여 출력 신호를 변화하는 NCD값에 의해 루프가 닫힌다.
샘플 클럭 인에이블 신호는 유닛(14,16,26,44,46) 등의 시스템 소자, 및 각 송신기 동기화된 샘플을 처리하는 모든 다운스트림 처리 유닛(도1)에 공급된다. 이러한 유닛은 고정 주파수 샘플 신호 AD외에도 샘플 인에이블 신호를 요구한다. 샘플 클럭 인에이블 신호는 송신된 심벌 시점들에서 취해진 송신기 동기화된 샘플들에 대해 활성적이다. 심벌 클럭 인에이블 신호는 송신된 심벌들에 대해 동작하는 시스템 소자들, 예컨대, 반송파 복원 유닛(264)(도 1) 등의 반송파 복원 회로망에 관련된 판단 지향 소자에 공급된다. 이러한 소자들은 고정 주파수 샘플 클럭 신호 AD 및 심벌 클럭 인에이블 신호에 응답하여 동작한다.
예를 들어, 예시된 실시예가 위성 방송 시스템(예컨대, Satlink)에 적응된다면, 고정 주파수 샘플 클럭 신호 AD의 주파수는 62 MHz 이다. 예시적인 방송 신호의 심벌 레이트는 30 MSymbols/sec이다. 수신 신호가 심벌 레이트의 두 배로 샘플링되기 때문에, 샘플 클럭 인에이블 신호는 평균 샘플 레이트를 심벌당 2 샘플의 희망하는 샘플 레이트로 하는 방식으로, 고정 주파수 클럭 신호 AD를 디스에이블링한다. 따라서, 30 MSymbols/sec 에 대해 60 MSymbols/sec이고 초당 2백만 개의 디스에이블링된 고정 주파수 샘플 클럭 AD 사이클이 될 것이다. 보간기(12)는 각각의 에이블링된 고정 주파수 샘플 클럭 AD 사이클에 대해 희망하는 송신기 동기화된 샘플 시점에서 샘플이 취해지도록 보간 샘플을 생성한다. 즉, 보간기(12)로부터의 샘플들은 마치 적정 주파수, 본 실시예에서는 60 MHz 의 샘플링 주파수로 클럭킹된 ADC(10)로부터 샘플이 취해진 것과 같은 값을 갖는다. 샘플들은 62 MHz의 고정 주파수 클럭 신호 AD의 전이(transition)시에 나타나며, 특별한 경우 클럭 신호(초당 2 백만)들이 생략된다.
개시된 시스템이 QPSK 입력 신호를 처리하는데 사용될 때, 비트 에러 레이트는 에러 정정 코드들이 종종 무효해 지는 4 dB의 신호 대 잡음(SNR) 임계 부근에서 0.1 dB이상 열화된다. 타이밍 제어 루프는 3000 개의 샘플들 내에 완전히 수렴된다. 루프는 0 dB SNR에서 약 0.5 dB 열화되어 수렴하는 것으로 나타난다. 이 실행 특징은 개시된 타이밍 복원 시스템이 Grand Alliance HDTV 시스템과 함께 사용하도록 제안된 형태의 잔류 측파대(vestigial sideband: VSB) 변조 입력 신호와 사용하기가 적합함을 나타낸다. 아래의 표는 소정의 SR 비에 대한 시스템 성능을 요약한 것인데, 여기서, SR 비는 고정 주파수 샘플 레이트(아날로그-디지탈 변환 레이트) 대 심벌 레이트의 비이며, 심벌당 두 개의 샘플들을 사용한다.
SR 비 SNR 열화
62/30 9dB 0.2 dB
62/30 6dB 0.05 dB
62/30 4dB 0.1 dB
62/20 9dB 0.1 dB
62/20 6dB 0.00 dB
62/20 4dB 0.04 dB
동위상(I) 및 직각 위상(Q) 성분들로 된 입력 신호를 샘플링하는 QAM 시스템 등과 같은, 시스템에서 본 시스템을 이용하여 심벌 레이트의 두 배미만의 레이트로 입력 I 및 Q 신호를 샘플링할 수 있고, 고정 주파수 샘플 클럭 신호 AD 레이트가 다음 식에 의해 정의된 값보다 크다면, 송신기 동기화된 심벌 레이트의 두 배의 레이트로 송신기 동기화된 샘플들의 디지탈 시퀀스를 생성할 수 있다.
FR = S x BWE + M (5)
여기서, FR은 고정 주파수 클럭 신호 AD의 레이트이며, S는 심벌 레이트이며, BWE는 초과 대역폭 부분이며, M은 보간기의 평평한 진폭 및 그룹 지연 대역폭에 대한 마진(margin)이다. 초과 대역폭이 작은 시스템에서 이 마진은 A/D 샘플 레이트를 10% 내지 30%(이상적인 조건하에서는 49.9%)까지 감소시킬 수 있다. 보간기 이후의 디지탈 처리 시스템은 단위 클럭당 다수의 샘플들을 처리할 필요가 있으며, 더욱 높은 클럭 레이트로 동작시키커나 병렬 방식으로 데이터를 처리할 필요가 있다.
도 3은 하드웨어 설계를 위해 고정 소수점 연산으로 실현된 패로우(Farrow) 아키텍쳐의 피스와이즈 파라볼릭 보간기(piecewise parabolic filter: 12)(도2)를 도시한 것이다. 보간기(12)는 본 실시예에서 낮은 복잡도로 적절한 성능을 제공하기 때문에, 피스와이즈 파라볼릭 필터를 사용한다. 64 QAM 또는 256 QAM 등의 고차의 배치를 위해, 더욱 복잡한 보간 필터가 필요하게 된다. 합산기(32)에서 도시된 바와 같이 루프 필터로부터의 출력 신호에 공칭 지연 신호를 부가하는 것은, 시스템 마이크로프로세서가 소정의 송신기 동기화된 샘플들간에 공칭 지연을 제어하게 할 수 있으며, 루프는 그 레이트를 유지만 하면된다.
특히, 도 3의 보간기(12)는 IEEE Transactions on Communications의 Interpolation in Digital Modems, Part Ⅱ: Implementation and Performance에서 Lars 등에 의해 제안된 형태인 4-탭 피스와이즈 파라볼릭 필터이다. 도 3에서, 입력 단자(IN)는 ADC(10)(도 2)의 출력 단자에 결합된다. 입력 단자(IN)는 -32 내지 +31의 범위를 갖는 6비트 샘플을 수신하고, 지연 소자(50), 합산기(60), 지연 소자(51), 합산기(61), 지연 소자(52), 합산기(62), 및 지연 소자(51)로 된 일련의 접속과: 지연 소자(54), 합산기(63)의 반전 입력 단자, 지연 소자(55), 합산기(64), 지연 소자(56), 합산기(65), 및 지연 소자(57)의 일련의 접속에 결합된다. 입력 단자(IN)는 합산기들(60, 61,65)의 각각의 반전 입력 단자 및, 합산기(62)의 비반전 입력 단자에 결합된다. 입력 단자(IN)는 또한 x2 승산기(68)의 입력 단자에 결합되는데, 이 승산기(68)의 출력 단자는 가산기(67)의 입력 단자 및 가산기(66)의 반전 입력 단자에 결합된다. 가산기(66)는 가산기(63)의 입력 단자에 결합되고, 가산기(67)는 가산기(64)의 입력 단자에 결합된다. 입력 단자(IN)는 또한 가산기들(66, 67)의 각각의 제 2 입력 단자에 결합된다. 입력 단자(IN)는 직렬 접속된 6 시간 주기 지연 소자(92) 및 x2 승산기(94)의 일련의 접속에 또한 결합된다.
제어 입력 단자(MU)는 수치 제어된 지연(도 2)의 누산기(38)의 소수부의 최상위 바이트에 결합된다. 제어 입력 단자(MU)는 승산기(70), 지연 소자(72), 승산기(74), 리미터(76), 지연 소자(78), 승산기(80), 지연 소자(84), 및 가산기(90)의 일련의 접속에 결합된다. 지연 소자(53)의 출력 단자는 승산기(70)의 제 2 입력 단자에 결합되고, 지연 소자(57)의 출력 단자는 승산기(74)의 제 2 입력 단자에 결합되고, x2 승산기(94)의 출력 단자는 가산기(90)의 제 2 입력 단자에 결합된다. 2 주기 지연 소자(82)는 제어 입력 단자(MU)와 승산기(80)의 제 2 입력 단자간에 결합된다. 가산기(90)로부터의 출력 단자는 송신기 동기화된 샘플을 생성하고, 출력 단자(OUTPUT)에 결합된다. 출력 단자(OUTPUT)는 펄스 정형 필터(14)에 결합된다.
도 3에 도시된 보간기(12)는 상술한 Lars 등에 의한 방식으로 동작한다. 제어 유닛(MU)은 송신기 동기화된 샘플이 취해지는 인접한 고정 주파수 샘플 클럭 AD 사이클들간의 부분 시간을 나타낸다. 도 3에 도시된 보간기(12)는 제어 신호(MU)에 의해 나타낸 시간에서 인접한 ADC(10)의 샘플들간에 보간하도록 동작하여, 출력 단자(OUTPUT)에서 보간된 샘플을 생성한다. 예시된 실시예에서, 제어 신호(MU)의 입력에서 보간 샘플 출력까지의 3 개의 고정 주파수 클럭 신호(AD) 주기 지연이 있다. 이 지연은 수치 제어된 지연에 의해 생성된 샘플 및 심벌 클럭 인에이블 신호의 생성시에 보상되어야 한다. 지연 소자(42)는 이러한 시간 지연 보상을 제공하며, 예시된 실시예에서 3 개의 클럭 사이클 지연 소자가 있다.
도 4는 도 2의 위상 에러 검출기(16)의 상세한 블록도이다. 도 4에서, 상호 직각인 위상을 갖는 동위상(I) 및 직각 위상(Q) 신호의 입력 단자(I IN) 및 (Q IN)은 보간기(12)의 대응 출력 단자에 결합된다. 동위상 입력 단자(I IN)는 직렬 접속의 지연 소자(102), 지연 소자(103), 및 합산기(108)의 반전 입력 단자에 결합된다. 동위상 입력 단자(I IN)는 합산기(108)의 제 2 입력 단자에 결합된다. 합산기(108)의 출력 단자는 승산기(110)의 제 1 입력 단자에 결합되고, 지연 소자(102)의 출력 단자는 승산기(110)의 제 2 입력 단자에 결합된다. 승산기(110)의 출력 단자는 합산기(114)의 제 1 입력 단자에 결합된다.
직각 입력 단자(Q IN)는 직렬 접속의 지연 소자(104), 지연 소자(105), 및 합산기(106)의 반전 입력 단자에 결합된다. 직각 입력 단자(Q IN)는 또한 합산기(106)의 제 2 입력 단자에 결합된다. 합산기(106)의 출력 단자는 승산기(112)의 제 1 입력 단자에 결합되고, 지연 소자(104)의 출력 단자는 승산기(112)의 제 2 입력 단자에 결합된다. 승산기(112)의 출력 단자는 합산기(114)의 제 2 입력 단자에 결합된다. 합산기(114)의 출력 단자는 수신기 내의 수치 제어된 지연 소자에 의해 생성된 송신기 동기화된 샘플링 신호와 이 송신된 신호의 실제 샘플링 시점간의 위상 에러를 나타내는 신호를 생성한다.
상술한 타이밍 복원 시스템은 바람직하게는 고정 주파수 발진기에 의해 생성된 단일 클럭에 관련하여 다수의 심벌 레이트 입력 신호를 처리할 수 있다. 또한, 샘플 클럭 인에이블 및 심벌 클럭 인에이블 신호들은 입력 신호로부터 유도된다. 샘플 클럭 인에이블 신호는 다수의 심벌 레이트인 레이트로 보간기의 출력 샘플들을 나타낸다.
상술된 시스템은 바람직하게는 한 개의 펄스 정형 필터(14) 및 고정 주파수 클럭 발진기(261)로 다수의 입력 샘플 레이트들을 지원한다. 필터(14)의 구조는 다수의 입력 심벌 레이트들을 수용하도록 적응될 필요는 없다. 타이밍 복원 회로망 뒤에 위치된 펄스 정형 필터(14)는 동일한 펄스 정형 특성을 갖는 신호를 필터링하며, 이로써, 그 신호 대 잡음 성능을 증대시킨다.
본 발명에 따른 심벌 타이밍 복원 시스템은 미국에서 사용되도록 발명된 Grand Alliance High Definition Television(HDTV) 시스템에서와 같이, VSB 변조 시스템들뿐만 아니라, BPSK, QPSK, CAP, QAM에 적용가능한 것이다. 당업자들은 개시된 타이밍 복원 시스템을 소정의 변조 방식에 적응시키기 위해 요구되는 설계 변경을 이해할 것이다. 예시된 시스템은 비교적 짧은 시간 주기로 로크한다. QPSK심 벌 배치가 수천 개의 샘플 후에 로크를 위해 관측되며, 이 배치는 1000 ppm 타이밍 오프셋에서도 500개의 샘플 후에 관측된다. 전압 제어 발진기의 기능을 디지탈적으로 실행하므로 감소된 하드웨어 요구들과 결합된 이 성능 특성들은 시스템이 단일 심벌 레이트에 관련하여 동작하도록 의도된 때조차도 시스템을 매력적이게 한다.
개시된 실시예에서, 샘플 클럭 인에이블 신호는 고정 주파수 발진기(261)자체를 인에이블 및 디스에이블하기 보다는 각 유닛에 대한 클럭 인에이블/디스에이블 단자들을 통해 클럭 신호 AD를 인에이블 및 디스에이블한다. 클럭을 게이팅(gating)하는 것은 옵션이며 특정 시스템의 요구에 따라 고려될 수 있다.
본 발명은 디지탈 신호 처리 시스템에 관한 것이다. 특히, 본 발명은 텔레비젼 신호 수신기 등의 디지탈 신호 수신기에서 사용되기에 적합한 타이밍 복원 시스템을 제공한다.

Claims (11)

  1. 송신기로부터 연속 심볼들을 나타내는 신호를 수신하는 디지탈 신호 처리 시스템에서의 타이밍 복원 회로망에 있어서,
    수신된 신호를 나타내는 샘플들의 소스;
    상기 샘플 소스에 결합되고 제어 신호에 응답하여, 송신기로부터의 상기 연속 심벌들에 동기화된 시간들에서 취해진 샘플들을 생성하기 위한 보간기; 및
    상기 제어 신호를 제공하기 위한 제어 회로망을 포함하고,
    상기 제어 회로망은 (a) 상기 보간기로부터의 출력 신호 및 (b) 미리정해진 공칭 지연 오프셋 신호에 응답하는 제어된 지연 회로망(controlled delay network)을 포함하는, 타이밍 복원 회로망.
  2. 제 1항에 있어서, 상기 샘플들은 고정 주파수로 취해지는, 타이밍 복원 회로망.
  3. 제 2항에 있어서, 상기 고정 주파수는 송신기 동기화된 샘플 레이트(transmitter synchronized sample rate)의 2배보다 큰, 타이밍 복원 회로망.
  4. 제 3항에 있어서, 상기 고정 주파수는 62 MHz이며, 상기 송신기 동기화된 심 볼 레이트는 30 MSymbols/sec인, 타이밍 복원 회로망.
  5. 제 3항에 있어서, 상기 고정 주파수는 62 MHz이며, 상기 송신기 동기화된 심볼 레이트는 20 MSymbols/sec인, 타이밍 복원 회로망.
  6. 송신기로부터 연속 심볼들을 나타내는 신호를 수신하는 수신기용 타이밍 복원 시스템에 있어서,
    수신된 신호를 나타내는 샘플들의 소스;
    샘플 소스에 결합되고 제어 신호에 응답하여, 상기 송신기로부터의 상기 연속 심볼들에 동기화된 시간들에서 취해진 샘플들을 생성하기 위한 보간기;
    상기 보간기에 결합되어, 상기 보간기에 의해 생성된 송신기 동기화된 샘플들의 샘플 시간들과 연속 송신기 심볼들의 시간들 사이에서 위상 에러를 검출하기 위한 위상 에러 검출기;
    수치 제어된 공칭 지연 신호의 소스;
    상기 위상 에러 검출기 및 상기 공칭 지연 신호 소스에 결합된 합산기; 및
    상기 보간기에 대한 상기 제어 신호를 생성하기 위해 상기 합산기에 결합되는 수치 제어 지연기를 포함하는, 타이밍 복원 시스템.
  7. 제 6항에 있어서, 상기 수치 제어 지연기는:
    다음의 송신기 동기화된 샘플이 상기 보간기에 의해 취해지기 전에 남아있는 시간을 나타내는 신호를 홀딩(holding)하기 위한 누산기;
    상기 누산기에 결합되어, 송신기 동기화된 샘플이 취해질 때 송신기 동기화된 샘플 클럭 인에이블 신호를 생성하기 위한 회로; 및
    상기 누산기에 결합되어, 상기 보간기 제어 신호를 생성하기 위한 회로를 포함하는, 타이밍 복원 시스템.
  8. 제 7항에 있어서, 고정 주파수를 갖는 클럭 신호의 소스를 더 포함하며,
    상기 누산기는, 정수부 및 소수부를 갖는 고정 소수점 수를 홀딩하기 위한 회로를 포함하고, 여기서 상기 고정 소수점 수의 값은 고정 주파수 클럭 신호의 주기로 표현되며,
    상기 송신기 동기화된 샘플 클럭 인에이블 신호를 생성하기 위한 회로는, 상기 고정 주파수 클럭 신호에 응답하여, 상기 누산기 내의 정수부가 제로가 될 때까지 상기 정수부를 카운팅 다운(counting down)하기 위한 회로를 포함하며,
    상기 보간기 제어 신호를 생성하기 위한 회로는 상기 누산기 내의 상기 고정 소수점 수의 소수부에 응답하는, 타이밍 복원 시스템.
  9. 제 6항에 있어서, 상기 보간기는 4-탭 피스와이즈 파라볼릭 필터(four tap piecewise parabolic filter)를 포함하는, 타이밍 복원 시스템.
  10. 제 6항에 있어서, 상기 수신된 신호는 다수의 심벌 레이트들(symbol rates) 중 하나의 심벌 레이트로 생성된 연속 심벌들을 나타내며,
    상기 공칭 지연 신호 소스는 상기 수신된 신호 내의 연속 심벌들간의 공칭 시간 지연에 대응하는 지연 값을 갖는 상기 공칭 지연 신호를 생성하는, 타이밍 복원 시스템.
  11. 제 6항에 있어서, 상기 위상 에러 검출기와 상기 합산기 사이에 결합된 루프 필터를 더 포함하는, 타이밍 복원 시스템.
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