JP3886159B2 - タイミング復元システム - Google Patents
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Description
本発明は、直交振幅変調(QAM)された信号を受信する、例えばケーブルまたは衛星テレビジョン受信機(受像機)のようなディジタル信号受信機において使用するのに適したタイミング復元システムに関する。
発明の背景
ディジタル受信機において、例えばビデオおよびそれに関連する情報のようなディジタル・データを含んだ送信信号からデータを復元するには、典型的には、シンボル同期用のタイミング復元、キャリア(搬送波)復元(周波数復調)および等化という3つの機能を実行することが必要である。タイミング復元とは、受信機クロック(タイム・ベース、時間基準)を送信機クロックに同期させるための処理(プロセス)である。これによって、受信信号を最適な時点(タイミング)でサンプルして、受信シンボル値に対する判断によって指示(制御)された処理(decision-directed processing)に関連するスライス・エラー(誤り)の発生確率を減じることができる。或る幾つかの受信機においては受信信号が送信機シンボル・レート(rate:率、周波数)の倍数のレートでサンプルされる。例えば、或る幾つかの受信機においては受信信号が送信機シンボル・レートの2倍または4倍のレートでサンプルされる。いずれにしても、受信機のサンプリング・クロックは送信機のシンボル・クロックに同期させなければならない。
キャリア復元は、受信したRF信号がより低い中間周波数通過帯域に周波数シフトされた後にベースバンドに周波数シフトされて、変調用ベースバンド情報が復元されるようにするのに用いられる処理である。等化は、受信信号に対する送信チャンネル妨害・干渉の効果を補償する処理である。更に詳しくは、等化は、伝送チャンネル妨害・干渉によって生じたシンボル間干渉(ISI:intersymbol interference)を除去する。シンボル間干渉(ISI)が生じると、或るシンボルの値が先行シンボルおよび後続シンボルの各値による歪みを生じる。これらのおよび関連する機能はリー氏(Lee)およびメサーシュミット氏(Messerschmitt)の“Digital Communication(ディジタル通信)”(Kluwer Academic Press, Boston, USA(米国、マサチュセッツ州、ボストンのクルワー・アカデミック・プレス)にさらに詳細に記載されている。
従来の受信機では、比較的(相対的に)安定で、送信機シンボル・クロックにロック(同期)するように制御可能なサンプリング・クロック信号源が必要であった。その機能を実現するために、電圧制御水晶発振器(VCXO、voltage controlled crystal oscillator)が使用されていた。VCXOによって生成されたクロック信号は、安定ではあるが、送信機シンボル・クロックにロックできるような比較的狭い範囲で制御可能である。しかし、VCXOはアナログ構成素子であり、従って比較的高価で、その寿命期間にわたってドリフト(変動)を生じる傾向がある。更に、相異なるシンボル・クロック周波数を有する相異なる送信機(例えばヨーロッパ衛星システム)から信号を受信する必要がある場合には、そのような各送信機毎に別々のVCXOを設ける必要があり、受信機のコストがさらに増大する。
ナトソン氏(Knutson)、他の米国特許出願第721780号、“ディジタル信号プロセッサ用のタイミング復元システム(Timing Recovery System for a Digital Signal Processor)”に記載された別のタイミング復元システムは、最高の送信機シンボル・レートの2倍より僅かに高い固定周波数で受信信号をサンプルすることによって動作する。次いで、そのサンプルは補間器によって処理されて、送信機シンボル・レートに同期した時間補間されたサンプルのシーケンスが生成される。その同期した補間されたサンプルはディジタル位相エラー(誤差)検出器に供給される。ディジタル位相エラー検出器の出力は2次ループフィルタ(second order loop filter)に供給される。そのループフィルタの出力信号には公称(公称上、名目、ノミナル:nominal)サンプリング時間遅延を表す所定の値が加算される。その所定の公称遅延時間とループフィルタからの出力信号との組合せによって、整数と小数(端数)のクロック遅延成分信号を規定する数値制御遅延(numerically controlled delay)が制御される。その整数クロック遅延成分信号を用いて、送信機シンボル・レートに同期したサンプリング・クロック・イネーブル信号の生成が制御される。このサンプリング・クロック・イネーブル信号はさらに分周(周波数分割)されて、受信機シンボル・クロック・イネーブル信号が生成される。この小数クロック遅延成分信号は、補間器によって生成されたサンプルされた信号(サンプル信号)が所望のサンプリング時間(タイミング)における受信信号の値を表すような形態で補間器の制御入力に供給される。
このようなタイミング復元システムは、キャリアをQPSK変調した送信シンボルを搬送するシステムにおいて使用される。しかし、そのようなタイミング復元システムはQAM変調用として構成すると比較的複雑で高価になる。密なコンステレーション(constellation:星座、分布)を有するQAM信号における直交信号間に要求される許容誤差または公差(tolerance)を満たすのは困難である。直交信号にエラーが導入される(生じる)と、等化器では除去または低減できないクロストーク(crosstalk)が直交信号間に生じる。よって、相異なる種々のシンボル・レートを有するQAM信号に対しても動作可能で、複雑さおよびコスト(費用)が不適当(過大)でないタイミング復元システムが要望される。
本発明の概要
本発明の原理に従えば、受信機が、同相(I)成分(コンポーネント)および直交(Q)成分からなる、連続シンボルを表す送信された直交振幅変調(QAM)信号を受信するように構成されている。このような受信機において、タイミング復元システムは、固定周波数で発生されたQAM信号を表すサンプルのサンプル源を含んでいる。I成分用の第1のチェーンの処理回路は、サンプル源に結合されていてQAM信号のI成分をベースバンド(信号)へと復調する第1の復調器と;第1の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるI成分サンプルを発生する第1の補間器と;を含んでいる。Q成分用の第2のチェーンの処理回路は、同様にサンプル源に結合されていてQAM信号のQ成分をベースバンドへと復調する第2の復調器と;第2の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されたQ成分サンプルを発生する第2の補間器と;を含んでいる。位相エラー検出器が、第1と第2の補間器に結合されていて、第1と第2の補間器からのIおよびQ成分サンプルのサンプル・タイミングと連続送信機シンボルのタイミングの間の位相エラー(誤差)を検出する。総和器(加算器)が位相エラー検出器と公称遅延信号源とに結合されている。数値制御遅延回路が、第1と第2の補間器用の各制御信号を発生するように総和器(加算器)に結合されている。
請求の範囲と実施例との対応関係を図面で使われている参照符号で示すと次の通りである。
1.同相(I)成分および直交(Q)成分を含み連続するシンボルを表す送信された直交振幅変調(QAM)信号を受信する受信機における、タイミング復元システムであって、
固定周波数のQAM信号を表すサンプルのサンプル源(102)と、
I成分用の処理回路と、
Q成分用の処理回路と、
を具え、
前記I成分用の処理回路は、前記サンプル源に結合されていて前記QAM信号の前記I成分をベースバンドへと復調する第1の復調器(104)と、この第1の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるI成分サンプルを発生する第1の補間器(108)と、を具えるものであり、
また、前記Q成分用の処理回路は、前記サンプル源に結合されていて前記QAM信号の前記Q成分をベースバンドへと復調する第2の復調器(114)と、この第2の復調器に結合されており制御信号に応答して、前記送信シンボルに同期したタイミングで取出されるQ成分サンプルを発生する第2の補間器(118)と、を具えるものであり、
さらに、前記第1と第2の補間器に結合されていて、前記第1と第2の補間器によってそれぞれ発生された送信機同期IおよびQサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器(126)と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器(130)と、
前記加算器に結合されていて、前記第1と第2の補間器に結合されるそれぞれの制御信号を発生する数値制御遅延回路(132)と、
を具える、タイミング復元システム。
2.さらに、Q成分タイミング修正信号源と、このQ成分タイミング修正信号源に結合され前記数値制御遅延回路と前記第2の補間器の間に結合された第2の加算器とを具える、請求項1に記載のシステム。
3.前記第1の復調器は+1、0、−1、0復調器であり、
前記I成分用の処理回路は、さらに、前記第1の復調器と前記第1の補間器の間に結合されていてベースバンドI成分サンプルを発生する第1のデシメータを具えるものであり、
前記第2の復調器は+1、0、−1、0復調器であり、
前記Q成分用の処理回路は、さらに、前記第2の復調器と前記第2の補間器の間に結合されていてベースバンドQ成分サンプルを発生する第2のデシメータを具えるものである、
請求項1に記載のシステム。
4.前記サンプル源は、前記受信したQAM信号とクロック信号とに応答して前記QAM信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも4倍の周波数のクロック信号を発生するクロック信号発生器と、を具えるものであり、
さらに、
前記クロック信号発生器に結合されていて、1、2、3および4の中の1つの値を有する信号を発生する出力端子を有するモジュロ4・カウンタと、
前記モジュロ4・カウンタに結合されていて前記モジュロ4・カウンタ信号の出力端子における前記信号の値が1と3のうちの一方であるときにゲート信号を発生する第1のゲート回路と、
前記モジュロ4・カウンタに結合されていて前記カウンタ信号の値が2と4のうちの一方であるときにゲート信号を発生する第2のゲート回路と、
を具え、
前記第1のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と、前記第2のゲート回路に結合されたイネーブル入力端子とを具えるものであり、
前記第2のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と前記第1のゲート回路に結合されたイネーブル入力端子とを有する第2の遅延回路と、前記クロック信号発生器に結合されたクロック入力端子と前記第2のゲート回路に結合されたイネーブル入力端子とを有する第3の遅延回路と、を具えるものである、
請求項3に記載のシステム。
5.前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第2の4入力マルチプレクサとに結合されていて、復調されたQ成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項4に記載のシステム。
6.前記サンプル源は、前記受信したQAM信号とクロック信号とに応答して前記QAM信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも4倍の周波数のクロック信号を発生するクロック信号発生器とを具えるものであり、
さらに、前記クロック信号発生器に結合されたモジュロ4・カウンタを具え、
前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第2の4入力マルチプレクサとに結合されていて、復調された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項3に記載のシステム。
7.直交振幅変調(QAM)サブキャリアを変調した同相(I)成分および直交(Q)成分を含み連続するシンボルを表す送信された直交振幅変調(QAM)信号を受信する受信機における、タイミング復元システムであって、
固定周波数のQAM信号を表すサンプルのサンプル源(102)と、
前記サンプル源に結合されており制御信号に応答して、前記QAMサブキャリアに同期したタイミングで取出されるQAMサンプルを発生する補間器(103)と、
前記補間器に結合されていて前記QAM信号の前記I成分をベースバンドへと復調する第1の復調器(104)と、
前記補間器に結合されていて前記QAM信号の前記Q成分をベースバンドへと復調する第2の復調器(114)と、
前記第1と第2の復調器に結合されていて、前記第1と第2の復調器によってそれぞれ発生された送信機同期IおよびQサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器(126)と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器(130)と、
前記加算器に結合されていて、前記補間器に結合される制御信号を発生する数値制御遅延回路(132)と、
を具える、タイミング復元システム。
8.さらに、前記第1の復調器に結合されていてベースバンドI成分サンプルを発生する第1のデシメータと、前記第2の復調器に結合されていてベースバンドQ成分サンプルを発生する第2のデシメータと、を具え、
前記第1の復調器は+1、0、−1、0復調器であり、前記第2の復調器は+1、0、−1、0復調器である、
請求項7に記載のシステム。
9.さらに、
1、2、3および4の中の1つの値を有する信号を発生する出力端子を有し、前記補間器からの前記QAMサブキャリア同期サンプルに同期されるモジュロ4・カウンタと、
前記モジュロ4・カウンタに結合されていて前記モジュロ4・カウンタの出力端子における信号の値が1と3のうちの一方であるときにゲート信号を発生する第1のゲート回路と、
前記モジュロ4・カウンタに結合されていて前記カウンタの信号の値が2と4のうちの一方であるときにゲート信号を発生する第2のゲート回路と、
を具え、
前記第1のデシメータは、前記第2のゲート回路に結合されたクロック入力端子を有する第1の遅延回路を具えるものであり、
前記第2のデシメータは、前記第1のゲート回路に結合されたクロック入力端子を有する第2の遅延回路と、前記第2のゲート回路に結合されたクロック入力端子を有する第3の遅延回路とを具えるものである、
請求項8に記載のシステム。
10.前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記補間器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記補間器と前記第2の4入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項9に記載のシステム。
11.さらに、前記補間器からの前記QAMサブキャリア同期サンプルに同期されるモジュロ4・カウンタを具え、
前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記補間器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記補間器と前記第2の4入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項8に記載のシステム。
【図面の簡単な説明】
図1は、本発明によるQAMシンボル・タイミング復元システムのブロック図である。
図2は、図1に示された復調およびデシメーション(間引き)回路を例示するより詳細なブロック図である。
図3は、図1に示されたシステムにおいて使用することができる補間器の概観を例示するより詳細なブロック図である。
図4は、図3に示された補間器において使用される予備補償フィルタのブロック図である。
図5は、図3に示された補間器において使用される補間回路のブロック図である。
図6は、図1に示された位相エラー検出器のより詳細なブロック図である。
図7は、図1に示されたループフィルタのより詳細なブロック図である。
図8は、図1に示された数値制御遅延(NCD)回路のより詳細なブロック図である。
図9は、本発明によるQAMシンボル・タイミング復元システムの代替実施形態のブロック図である。
本発明の詳細な説明
図1は、本発明によるQAMシンボル・タイミング復元システムのブロック図である。図1において、受信機のフロントエンド(前段)(図示せず)は、例えば、無線周波数(RF)チューナ(同調器)と、ダウンコンバータ(周波数逓降器)と、QAMデータ信号によって変調されたIF信号を生成し公知の形態で構成された中間周波数(IF)増幅器と、を含んでいる。受信機のフロントエンドはアナログ−ディジタル変換器(AD変換器)102の入力端子に結合されている。AD変換器102の出力端子は、同相成分(I)復調器104と直交位相成分(Q)復調器114のそれぞれの入力端子に結合されている。I復調器104の出力端子はIデシメータ106の入力端子に結合されており、Iデシメータ106の出力端子はI補間器108のデータ入力端子に結合されている。I補間器108の出力端子は、I QAM成分(QAM信号のI成分(コンポーネント))(ISAMP)を表すサンプルのシーケンスを発生し、Iパルス成形(shaping)フィルタ110のデータ入力端子に結合されている。Iパルス成形フィルタの出力端子は後置の受信機回路に結合されており、その受信機回路は、例えば、適応形等化器と、スライサと、公知の形態で構成された信号利用回路と、を含んでいる。Q復調器114の出力端子はQデシメータ116の入力端子に結合されており、Qデシメータ116の出力端子はQ補間器118のデータ入力端子に結合されている。Q補間器118の出力端子は、Q QAM成分(QAM信号のQ成分(コンポーネント))(Q SAMP)を表すサンプルのシーケンスを発生し、Qパルス成形フィルタ120のデータ入力端子に結合されている。Qパルス成形フィルタ120の出力端子も後置の受信機回路に結合されている。
I補間器108の出力端子(I SAMP)とQ補間器118の出力端子(Q SAMP)とは、位相エラー検出器126のそれぞれの入力端子に結合されている。位相エラー検出器126の出力端子は、ループフィルタ128のデータ入力端子に結合されている。ループフィルタ128の出力端子は第1の加算器130の第1の入力端子に結合されている。第1の加算器130の出力端子は数値制御遅延回路(即ち、数値制御される遅延回路、数値制御形遅延回路)132の入力端子に結合されている。数値制御遅延(NCD:Numerically Controlled Delay)回路は後で詳細に説明するような形態で動作する。ループフィルタ128の制御入力端子は、後で詳細に説明するようなフィルタ・パラメータ源に結合されている。
NCD回路132の第1の出力端子は、それぞれIデシメータ106およびQデシメータ116からの隣接する2つのサンプルの間の次の送信機同期(送信機に同期した)サンプルの時間的位置を表す信号を発生する。NCD回路132の第1の出力端子はI補間器108の制御入力端子と第2の加算器134の第1の入力端子とに結合されている。第2の加算器134の出力端子はQ補間器118の制御入力端子に結合されている。第1の加算器130の第2の入力端子は、送信機同期サンプル間における公称時間遅延を表す信号を受け取る。第2の加算器134の第2の入力端子は1つの受信機補間サンプル・クロック・サイクル(周期)の1/2を表す信号を受け取る。
NCD回路132からの第2の出力端子は、送信機同期サンプルがIおよびQ補間器108および118の各出力で現在利用可能であることを示す信号SAMPLE ENB(サンプル・イネーブル)を発生する。この信号を用いて、例えば送信機同期サンプルに対して同期的にそれぞれ動作するパルス成形フィルタ110および120のような後置の回路がイネーブル(可動化)される。NCD回路132からの第3の出力端子は、送信シンボルに対応する送信機同期サンプルがIおよびQ補間器108および118の各出力で現在利用可能であることを示す信号SYMBOL ENB(シンボル・イネーブル)を発生する。この信号を用いて、送信機同期シンボルを表すサンプルに対して同期的に動作する、例えばスライサのような後置の回路がイネーブルされる。
次に動作を説明する。AD変換器102は、例えばヨーロッパ用の29MHzおよび米国用の22MHz等の予期されるIF中心周波数の少なくとも4倍の固定レート(周波数)のサンプルを発生する。次いで、AD変換器102のそのサンプルは、I復調器104およびQ復調器114において0、+1、0、−1復調によって復調されて、IおよびQ QAM成分を表すIおよびQベースバンド受信サンプル・シーケンスがそれぞれ生成される。しかし、これらのサンプル・シーケンスは、送信機シンボル・タイミング(時間)に同期していない。さらに、Iチャンネルにおけるサンプルは、Qチャンネルにおけるサンプルに対してAD変換器102の1サンプル分だけ進んでいる。これらのサンプル・シーケンスは、それぞれIおよびQデシメータ106および116においてデシメートされ(間引かれ)て、それぞれAD変換器102のサンプル周波数の1/2のベースバンド・サンプル周波数のIおよびQサンプル・シーケンスが生成される。
NCD回路132は、ベースバンド・サンプル・クロック・サイクル(AD変換器102のサンプル・クロック周波数の1/2の周波数のもの)の数で表現した、次の送信機同期サンプルに対する(までの)その瞬間の時間(instantaneous time)を表す固定小数点マルチビット(複数ビット)ディジタル信号を生成する。この遅延(時間)を表す信号の整数部は、次の送信機同期サンプルに対するベースバンド・サンプル・クロック周期の完全なサイクルの数を表す。また、この遅延を表す信号の小数部は、次の送信機同期サンプルに対する1つのベースバンド・サンプル・クロック周期の追加的な端数(一部分、分数)を表す。NCD回路132からの遅延を表す信号の値は、位相エラー検出器126(IおよびQ補間器108および118からのIおよびQサンプル・シーケンスに応動する)、ループフィルタ128および加算器130の協調動作によって連続的(断続的)に調整されて、後でさらに詳細に説明する形態でベースバンド・サンプルを送信機シンボル・タイミングに同期させる。
I補間器108は、NCD回路132から供給された遅延を表す信号の小数部である制御信号を受け取る。また、Q補間器118は、受け取ったQサンプルのIサンプルに対する時間的変位(ずれ)を第2の加算器134によって補償するように調整された、NCD回路132から供給された遅延を表す信号の小数部である制御信号を受け取る。IおよびQ補間器108および118は、遅延を表す信号の小数部によって表された隣接する2つのデシメーテッド(デシメートされた)サンプルの間の受信機ベースバンド・サンプル周期の端数部分で発生する補間サンプルを表すサンプルを、各受信機ベースバンド・サンプル・タイミングで発生する。
但し、IおよびQ補間器によって生成された補間サンプルの全て(1つ1つ)が送信機同期サンプルを表すとは限らない。NCD回路132は後でさらに詳細に説明する別の回路を含んでいる。その別の回路は、遅延を表す信号の現在値と先行サンプルの時間的位置とを処理して、IおよびQ補間器108および118が送信機シンボル・タイミングに同期した補間サンプルを生成するその受信機サンプル・タイミング、を決定する。このタイミング(時点)でサンプル・イネーブル信号(SAMPLE ENB)が活動化(活性化)される。この信号は、受信機サンプルを同期的に処理する後置の回路(例えばパルス成形フィルタ110および120)によって使用されて、そのサンプルの処理がイネーブルされ、一方、補間器108および118によって生成されるが送信機シンボル・タイミングに同期しないその中間サンプルの処理がディスエーブル(disable)される。
同様に、図示された実施形態において、受信機は送信機シンボル・レートの2倍のレートで信号をサンプルする。従って、1つ置きの受信機サンプルだけが送信機シンボルを表す。NCD回路132は後でさらに詳細に説明する別の回路を含んでいる。その別の回路は、受信機サンプルが送信機サンプルと同期したときに活動化(活性化)されるイネーブル信号(SYMBOL ENB)を発生する。そのイネーブル信号は、送信機シンボルを同期的に処理する後置の回路(例えば、図示されていないスライサ回路)によって使用されて、送信機シンボルを表すそのサンプルの処理がイネーブルされ、残りのサンプルの処理がディスエーブルされる。
図2は、図1に示された復調回路(104および114)およびデシメーション回路(106および116)を例示するより詳細なブロック図である。図2において、図1に示された要素と同じ要素には同じ参照番号が付されており、その詳細な説明は省略する。図2において、AD変換器クロック発生器150の出力端子はAD変換器102およびモジュロ4(modulo-4)カウンタ152のそれぞれのクロック信号入力端子に結合されている。モジュロ4・カウンタ152の2ビット出力端子は、第1の4入力マルチプレクサ142、第2の4入力マルチプレクサ146、第1のゲート回路154および第2のゲート回路156のそれぞれの入力端子に結合されている。
第1の4入力マルチプレクサ142の各データ入力端子は、値0、+1、0、−1のデータ信号を受け取る。第1の4入力マルチプレクサ142の出力端子は、第1の乗算器(マルチプライヤ)140の第1の入力端子に結合されている。AD変換器102の出力端子は、第1の乗算器140の第2の入力端子に結合されている。第1のマルチプレクサ142と第1の乗算器140との組合せによってI復調器104が形成される。第2の4入力マルチプレクサ146の各データ入力端子は値−1、0、+1、0のデータ信号を受け取る。第2の4入力マルチプレクサ146の出力端子は第2の乗算器144の第1の入力端子に結合されている。AD変換器102の出力端子は第2の乗算器144の第2の入力端子に結合されている。第2のマルチプレクサ146と第2の乗算器144との組合せによってQ復調器114が形成される。
第1の乗算器140の出力端子は、Iデシメータ106(図1)として動作する第1の同期的遅延回路106の入力端子に結合される。第1の遅延回路106のクロック入力端子はAD変換器用クロック発生器150の出力端子に結合されている(図面を簡明にするために図示せず)。また、第2のゲート回路156の出力端子は、第1の遅延回路106のイネーブル入力端子に結合される。
第2の乗算器144の出力端子は第2の同期的遅延回路160の入力端子に結合されている。第2の遅延回路160の出力端子は第3の同期的遅延回路162の入力端子に結合されている。AD変換器クロック信号発生器150の出力端子は第2の遅延回路160および第3の遅延回路162のそれぞれのクロック入力端子に結合されている(図面を簡明にするために図示せず)。第1のゲート回路154の出力端子は第2の遅延回路160のイネーブル入力端子に結合されている。また、第2のゲート回路156の出力端子は第3の遅延回路162のイネーブル入力端子に結合されている。第2の遅延回路160と第3の遅延回路162との組合せによってQデシメータ116(図1)が形成される。
次に動作を説明する。AD変換器用クロック信号発生器150は、期待される最高の送信機シンボル・レートの少なくとも4倍の周波数の固定周波数クロック信号を発生する。AD変換器用クロック信号発生器150は、公知の設計の水晶制御発振器であればよい。AD変換器用クロック信号はAD変換器102およびモジュロ4・カウンタ152と第1と第2と第3の遅延回路の各クロック入力端子とに直接供給され、それらの遅延回路は上述したようにさらに各イネーブル信号に応動する。AD変換器用クロック信号はさらに他の後置の回路(図示せず)に供給してもよい。
モジュロ4・カウンタの出力信号の値は、0、1、2、3を連続的(断続的)に繰り返し、それぞれ第1と第2のマルチプレクサ142および146を制御する。図示された実施形態において、その制御信号の値が0のときには、マルチプレクサ142および146のそれぞれの最下部の入力端子が出力端子に結合される。制御信号の値が1のときには、その上の次の入力端子が出力端子に結合される。制御信号の値が2のときには、さらにその上の次の入力端子が出力端子に結合される。また、制御信号の値が3のときには、最上部の入力端子が出力端子に結合される。従って、第1のマルチプレクサ142はシーケンス−1、0、+1、0を発生する。一方、第2のマルチプレクサ146はそれと同時に(並行して)シーケンス0、+1、0、−1を発生する。これらのシーケンスが第1と第2の乗算器140および144に供給されて、AD変換器102からのQAM IFを表すサンプルをベースバンドへと復調する。
第1と第2の乗算器140および144によってそれぞれ発生された1つ置きのサンプルは0(ゼロ)値サンプルである。例えば、第1の乗算器140を参照すると、モジュロ4・カウンタ152からの出力信号の値が0または2であるときには、第1の乗算器140の出力信号は非0(0以外の値)である。また、モジュロ4・カウンタ152からの出力信号が1または3であるときには、第1の乗算器140の出力は0(ゼロ)である。第1の遅延回路106は、AD変換器クロック信号によってクロック制御され、第2のゲート回路156からの出力信号によってイネーブルされる。第2のゲート回路156は、モジュロ4・カウンタ152からの出力信号の値が0または2であるときにだけ、イネーブル信号を発生する。従って、第1の遅延回路106は、第1の乗算器140からの非0サンプルだけをラッチして、Iサンプル・ストリームをデシメートする(間引く)。同様の形態で、第1のゲート回路154は、モジュロ4・カウンタ152からの出力信号の値が1または3であるときにだけ、イネーブル信号を発生する。また、第2の遅延回路160は、第2の乗算器144からの非0のサンプルだけをラッチして、Qサンプル・ストリームをデシメートする。第3の遅延回路162は、AD変換器クロック信号によってクロック制御され、第2のゲート回路156からのイネーブル信号によってイネーブルされる。それによって、デシメーテッド(デシメートされた、デシメート済み)IおよびQサンプル・ストリームを時間的に(temporally)整列(整合、時間合わせ)させる。
図3は、図1に示されたシステムにおけるI補間器108および/またはQ補間器118用に使用される補間器の概観を示すより詳細なブロック図である。図3に示された実施形態において、I補間器108が示されている。例えば16点QAMシステムのような比較的小さいコンステレーションを有するQPSK変調またはQAM変調を用いた伝送システムにおいては、ハードウェア設計用の固定小数点算術演算の形で構成されたファロウ・アーキテクチャ・ピースワイズ・パラボリック補間器(Farrow architecture piecewise parabolic interpolator)を使用すればよい。このようなシステムでは、ピースワイズ・パラボリック・フィルタが使用できる。その理由は、ピーズワイズ・パラボリック・フィルタは充分な性能を持った複雑性の低い補間器を形成するからである。
しかし、例えば64点または128点QAM変調のような比較的大きなコンステレーションを有するQAM変調を使用する伝送システムにおいては、補間器に対して同相成分と直交成分の間で復元不可能なクロストークが生じるのを防止するためにより高い精度が要求される。さらに、補間器は、整数サイクル遅延調整を実行することができるものでなければならない。その理由は、図1の加算器134によってQ補間器118用の補間器制御信号MUに固定遅延期間(時間)1/2が加算されるからである。また、その補間器制御信号が0乃至1の補間器サンプル遅延期間の補間値を表すので、それらの補間器は0乃至1−1/2の補間器サンプル遅延期間を補間することができるものでなければならない。
図3において、入力端子INはIデシメータ106の出力端子(図1)に結合されている。入力端子INは、予備補償(precompensation)フィルタ50と補間回路70の直列接続体(直列接続回路)に結合されている。補間回路70の出力端子はI整合フィルタ(matched filter、マッチドフィルタ)110の入力端子に結合されている。補間器制御信号入力端子MUはNCD回路132に(Q補間器118の場合は加算器134を介して)結合されている。補間器制御信号MUの1つの最上位ビット(MSB)は補間回路70に結合されている。補間器制御信号入力端子MUの最下位ビット(LSB)は減算器250の減数(subtrahend)入力端子に結合されている。減算器250の被減数(minuend)入力端子は値512を有する信号の信号源に結合されている。減算器250の出力端子は補間回路70の入力端子に結合されている。
次に動作を説明する。NCD回路132からの補間器制御信号は、2つのデシメーテッド・サンプル・タイミングの間の補間サンプルの所望の時間的位置を表す0〜1023の範囲の値を有する10ビットの信号である。従って、図示された実施形態においては、デシメーテッド・サンプル間の時間間隔(時間区間)が1024個の部分に分割される。I補間器108の場合には、この信号にさらに1つの“0”値の最上位ビットがパッディングされ(埋め込まれ)て、その補間器制御信号MUはNCD回路132(図1)から受け取られる11ビット信号であってそれ以外には変更のない信号である。しかし、Q補間器118の場合には、加算器134(図1)において、NCD回路132からの補間器制御信号にデシメーテッド・サンプル周期(期間)の1/2を表す値を有する信号が加算される。図示された実施形態においては、その信号は値512を有する。従って、Q補間器118における補間器制御信号MUは512〜1535の範囲の値を有する11ビットの信号である。受け取った補間器制御信号MUは、補間回路70に供給される前に、減算器250においてその値から512を減算することによって2の補数(two's complement)形式に変換される。
予備補償フィルタ50と補間回路70の組合せによって、後でさらに詳細に説明する形態で補間器制御信号MUによって制御された各デシメーテッド・サンプル・タイミングの間の中間時間位置で補間サンプルが生成される。
図4は、図3に示された補間器108において使用される予備補償フィルタ50のブロック図である。予備補償フィルタの入力端子はIデシメータ106(図1)に結合されている。入力端子INは遅延回路51〜57の直列接続体に結合されている。遅延回路51〜57の各出力端子は対応するタップ重み付け回路61〜67の各入力端子に結合されている。タップ重み付け回路61〜67の重みは、それぞれ−1、8、−32、96、−32、8および−1である。タップ重み付け回路61〜67の各出力端子は加算器68の対応する各入力端子に結合されている。加算器68の出力端子は、11÷512の重みを有する正規化重み付け回路69の入力端子に結合されている。正規化重み付け回路69の出力端子は、補間回路70の入力端子(図3)に結合されている。予備補償フィルタ50は、公知の形態で動作して、補間回路70によって導入される周波数歪みの予備補償を行う。
図5は図3に示された補間器108において使用される補間回路70のブロック図である。図5において、入力端子INは予備補償フィルタ50(図3)の出力端子に結合されている。入力端子INは遅延回路71〜75の直列接続体に結合されている。遅延回路71の出力端子は第1のマルチプレクサ76の“1”入力端子に結合されている。遅延回路72の出力端子は第1のマルチプレクサ76の“0”入力端子と第2のマルチプレクサ77の“1”入力端子とに結合されている。遅延回路73の出力端子は、第2のマルチプレクサ77の“0”入力端子と第3のマルチプレクサ78の“1”入力端子とに結合されている。遅延回路74の出力端子は第3のマルチプレクサ78の“0”入力端子と第4のマルチプレクサ79の“1”入力端子とに結合されている。遅延回路73の出力端子は第4のマルチプレクサ79の“0”入力端子に結合されている。補間器制御信号MU(MU(10))の最上位ビット(MSB)は、第1、第2、第3および第4のマルチプレクサ76〜79の各制御端子に共通に結合されている。
第1のマルチプレクサ76の出力端子は、重み−1および1をそれぞれ有する重み付け回路84および88のそれぞれの入力端子に結合されている。第2のマルチプレクサ77の出力端子は、重み3、−1、−1および1/2をそれぞれ有する重み付け回路83、87、90および92のそれぞれの入力端子に結合されている。第3のマルチプレクサ78の出力端子は、重み−3、−1、1および1/2をそれぞれ有する重み付け回路82、86、89および91のそれぞれの入力端子に結合されている。第4のマルチプレクサ79の出力端子は、重み1および1をそれぞれ有する重み付け回路81および85のそれぞれの入力端子に結合されている。
重み付け回路81〜84の各出力端子は、加算器93の対応する入力端子に結合されている。重み付け回路85〜88の各出力端子は、加算器94の対応する入力端子に結合されている。重み付け回路89および90の各出力端子は加算器95の対応する入力端子に結合されており、重み付け回路91および92の各出力端子は加算器96の対応する入力端子に結合されている。
加算器93の出力端子は、重み1÷8および23÷128の重みをそれぞれ有する重み付け回路97および98の各入力端子に結合されている。また、加算器94の出力端子は重み31÷128および3÷64をそれぞれ有する重み付け回路99および100の各入力端子に結合されている。重み付け回路97の出力端子は乗算器11の第1の入力端子に結合されている。乗算器11の出力端子は加算器12の第1の入力端子に結合されている。加算器12の第2の入力端子は重み付け回路99の出力端子に結合されている。加算器12の出力端子は乗算器13の第1の入力端子に結合されている。乗算器13の出力端子は加算器14の第1の入力端子に結合されている。加算器14の第2の入力端子は重み付け回路98の出力端子に結合されている。加算器14の第3の入力端子は加算器95の出力端子に結合されている。加算器14の出力端子は乗算器15の第1の入力端子に結合されている。乗算器15の出力端子は加算器16の第1の入力端子に結合されている。加算器16の第2の入力端子は重み付け回路100の出力端子に結合されている。加算器16の第3の入力端子は加算器96の出力端子に結合されている。加算器16の出力端子は、補間されたIサンプルを発生し、I整合フィルタ110(図1)の入力端子に結合されている。減算器250(図3)からの補間器制御信号の10個の最下位ビット(LSB)は乗算器11、13および15のそれぞれの第2の入力端子に結合される。
次に動作を説明する。遅延回路71〜75は補間サンプルの計算に使用されるデシメーテッド・サンプルを保持する(そのデシメーテッド・サンプルから補間サンプルが計算される)。マルチプレクサ76〜79は、(Q補間器118において)整数補間遅延期間が発生する可能性に対して(発生した場合に)調整を行うように動作する。上述のように、I補間器108においては、そのような可能性はなく、補間器制御信号MUの11番目の最上位ビットは常に“0”値である。しかし、Q補間器118の場合には、補間器制御信号の値は、デシメーテッド・サンプル遅延の1/2乃至1−1/2の値を表し得る。補間器遅延値が1より小さいときには、I補間器108に対して、補間器制御信号MUの最上位ビットは論理“0”信号である。しかし、遅延値が1より大きいときには、補間器制御信号MUの最上位ビット(即ちMU(10))論理“1”信号である。
補間器制御信号MUの最上位ビット(MU(10))が論理“0”信号であるときには、マルチプレクサ76〜79の各“0”入力端子がその各出力端子に結合される。また、補間器制御信号MUの最上位ビット(MU(10))が論理“1”信号であるときには、マルチプレクサ76〜79の各“1”入力端子がその各出力端子に結合される。補間器遅延が1より小さい(即ちMU(10)が“0”)であるときには、遅延回路72〜75の出力端子が、補間すべき重み付け回路81〜92の各入力端子に結合される。補間器遅延が1またはそれより大きい(即ちMU(10)が“1”)のときには、遅延回路71〜74の各出力端子が、補間すべき重み付け回路81〜92の各入力端子に結合される。これによって、Q補間器118における整数補間器遅延の可能性に対して補償が行われる。マルチプレクサ76〜79を使用せずにI補間器を構成することもできる。その場合、代替構成として、遅延回路72〜75の各出力端子は、図5に示されているような対応する重み付け回路の各入力端子に直接結合される。
重み付け回路81〜92と、加算器93〜96と、重み付け回路97〜100と、乗算器および加算器11〜16の直列接続体との組合せによって、減算器250からの2の補数の制御信号(MU(0:9)−512)の制御の下で補間が公知の形態で行われる。図4に示された予備補償フィルタ50および/または図5に示された補間器70を、予備補償フィルタ50または補間器70の応答特性を変更することなく要求されるスループット(throughput)を実現するようにパイプライン形アーキテクチャで構成し得ることは、この分野の専門家には明らかである。さらに、予備補償フィルタ50はそれを転置した形式(transposed form)で構成してもよい。
また、n−1/2デシメーテッド・サンプル周期(期間)の群遅延を有するフィルタを形成することが可能であることも、この分野の専門家には明らかである。そのようなフィルタを図5のQ補間回路118と連結し、nデシメーテッド・サンプル周期の対応する遅延をI補間器108に連結することができる。そのフィルタは、n−1/2デシメーテッド・サンプル周期の遅延を与え、加算器134(図1)とマルチプレクサ76〜79を不要にする。その対応する遅延はI補間器108用の予備補償フィルタ50において形成することができる。
図6は図1に示された位相エラー検出器126のより詳細なブロック図である。図1において、Iサンプル入力端子(I SAMP)はI補間器108の出力端子に結合されている。また、Qサンプル入力端子(Q SAMP)はQ補間器118(図1)の出力端子に結合されている。I SAMP入力端子は、遅延素子202と、遅延素子203と、総和器(加算器)208の反転入力端子とからなる直列接続体に結合されている。I SAMP入力端子は総和器208の第2の入力端子にも結合されている。総和器208の出力端子は乗算器210の第1の入力端子に結合されている。また、遅延素子202の出力端子は乗算器210の第2の入力端子にも結合されている。乗算器210の出力端子は総和器(加算器)214の第1の入力端子に結合されている。
Q SAMP入力端子は、遅延素子204と、遅延素子205と、総和器(加算器)206の反転入力端子とに結合されている。また、Q SAMP入力端子は総和器206の第2の入力端子にも結合されている。総和器206の出力端子は乗算器212の第1の入力端子に結合されている。遅延素子204の出力端子は乗算器212の第2の入力端子にも結合されている。乗算器212の出力端子は総和器214の第2の入力端子に結合されている。総和器214の出力端子は、全く公知の形態で、受信機におけるNCD回路132によって生成される各送信機同期サンプリング信号と送信信号の実際のサンプリング・タイミングの間の位相エラー(誤差)を表す信号を供給する。
図7は、図1に示されたループフィルタ128のより詳細なブロック図である。位相エラー検出器126(図6)の出力は除算器(分割器)20および22に結合される。図示された実施形態において除算器20および22はバレル・シフタ(barrel shifter)として構成されている。フィルタ・ループ積分定数(integral constant)Kiがシフタ20に供給され、ループ比例定数(proportional constant)Kpがシフタ22に供給される。ループ積分定数Kiとループ比例定数Kpは公知の形態でシステム・マイクロプロセッサ(図示せず)によって計算されて、マイクロプロセッサによって設定された各レジスタ(図示せず)を介して除算器20および22にそれぞれ供給される。
除算器20の出力は加算器24の第1の入力端子に結合されている。加算器24の出力は遅延ユニット26の入力端子に結合されており、遅延ユニット26は、NCD回路132(図1)からのシンボル・クロック・イネーブル信号によってイネーブルされるとAD変換器クロック信号発生器150(図2)からのAD変換器クロック信号によってクロック制御される。遅延ユニット26の出力は加算器24の第2の入力端子と加算器28の第1の入力端子とに結合されている。加算器24において、除算器20からの信号と遅延26からのその信号(加算された信号)を遅延させたもの(version)とが加算される。除算器22の出力端子は加算器28の第2の入力端子に結合されている。遅延ユニット26からの信号と除算器22の出力とが加算器28によって加算される。加算器28の出力はインバータ(反転器)ユニット30によって単位利得(ゲイン1)を用いて反転される。第1と第2の除算器20および22、加算器24および28、遅延ユニット26およびインバータ・ユニット30の組合せによって、2次のループフィルタ128が形成される。インバータ・ユニット30の出力はループフィルタ128の出力を形成する。この出力は、補間されたIサンプル・タイミングと送信機クロックに同期した理想的サンプリング・タイミングの間の位相差を表す。
公称遅延レジスタ31は、システム・マイクロプロセッサ(図示せず)から、送信機同期デシメーテッドIサンプリング・タイミング間の公称(nominal、公称)または期待(予期)される時間遅延を表す値を受け取る。この公称遅延値は後で詳細に説明する形態でシステム・マイクロプロセッサによって計算される。図示された実施形態において、受信信号はシンボル・レートの2倍のレートでサンプルされて、サンプリング信号間の公称遅延が送信シンボル間の期待される間隔(期間)の2分の1になるようになっている。公称遅延レジスタ31の出力は総和器(加算器)130の第1の入力端子に結合される。加算器130においてループフィルタ128の出力と所定の公称遅延値とが加算される。加算器130からの出力信号は、送信機シンボル・クロックに同期したサンプル間のその瞬間の時間を表すディジタル信号である。公称遅延レジスタ31は、捕捉を高速に行うために受信機タイミング・ループが入来シンボル・レートを初期に(最初から)良く近似することができるように設定されている。そのシステムのプルイン・レンジ(pull-in range)は位相エラー検出器126の特性によってのみ制限される。
加算器130からの信号の値は、AD変換器のサンプル周期の2倍であるデシメーテッドIサンプル周期(期間)の数で表現した固定小数点数(fixed-point number)であり、送信機同期サンプリング・タイミング間の完全なIサンプル周期の数を表す整数部と、隣接する2つのIサンプルの間のサンプリング・タイミング(時間)を表す小数部とを含んでいる。図示された実施形態においては、加算器130からのディジタル信号は、整数部を担う2つの最上位ビットと小数部を担う残りの下位ビットとで構成された26ビットの固定小数点ディジタル信号である。システム・マイクロプロセッサは次のような形態で公称遅延レジスタ31に値を挿入する。まず、公称遅延レジスタ31には論理値“1”の信号が挿入される。次いで、その信号は24桁左にシフトされる。それによって整数部の最下位ビットに論理“1”信号が設定される。それはディジタル論理表現で次のように表される。
1<<RS−IS (1)
ここで、RSは公称遅延レジスタのサイズ(大きさ)、例えば図示された実施形態では26ビットであり、ISは整数部のサイズ、例えばこの実施形態では2ビットである。図示された実施形態では、この表現は次のようになる。
1<<(26−2) (2)
次いで、システム・マイクロプロセッサによって計算を行って、固定周波数デシメーテッドIサンプル・クロック周期の数で表された送信機同期サンプル間の公称遅延を次式のように決定する。
D=FR/(2×S) (3)
ここで、Dは固定周波数デシメーテッドIサンプル・クロック周期の数で表現された送信機同期サンプル間の公称遅延であり、FRは固定周波数デシメーテッドIサンプル周波数であり、Sは送信機シンボル周波数である。その計算の結果が公称遅延レジスタ31の前の内容と合成される。式(1)および/または(2)の結果によって公称遅延レジスタ31に先に挿入された値“1”を補償するために、式(3)で計算した公称遅延値Dから値1を減算しなければならない。このようにして、システム・マイクロプロセッサによって公称遅延レジスタ31に設定される公称遅延値(図1)は次の式で記述される。
DR31=(1<<(26−2))×((FR/(2×S))−1) (4)
ここで、DR31はシステム・マイクロプロセッサによって公称遅延レジスタ31に格納(記憶)される値である。加算器130の出力端子において発生する26ビット制御信号はNCD回路132の入力端子(図1)に供給される。
図8は図1に示されたNCD回路132のより詳細なブロック図である。加算器130からの制御信号(図1)はマルチプレクサ(MUX)34の1つの入力端子に供給される。そのマルチプレクサの他の入力端子は値−1を表す値を受け取る。加算器36はマルチプレクサ34の出力に結合された第1の入力端子を有する。加算器36の出力端子はアキュムレータ(累算器)として機能する遅延ユニット38に結合されている。そのアキュムレータ38は、ゲート回路156(図2)からの固定周波数デシメーテッド・サンプル・クロック信号(即ちIデシメータ106とQデシメータ116の出力遅延素子162とをイネーブルするクロック・イネーブル信号と同じもの)によってイネーブルされると、AD変換器クロック信号によってクロック制御される。アキュムレータ38の出力は、次の送信機同期サンプルまでの残り時間を表すディジタル信号である。アキュムレータ38からのディジタル信号は、次の送信機同期サンプルまでのIサンプル・タイミング周期の数を表す整数部と、次の送信機同期サンプルまでのIサンプル・タイミング(時間)の追加的な端数を表す小数部とを含んでいる。
図示された実施形態において、ディジタル・アキュムレータ38の出力信号は整数部を担う2つの最上位ビットと小数部を担う残りの下位ビットとを有する26ビット固定小数点遅延を表すディジタル信号である。ディジタル算術演算回路の分野の専門家には、異なる様々なアキュムレータのサイズおよびフォーマットが使用できることは明らかである。アキュムレータ38の信号は、この信号から2つの最上位ビット(ビット0−1)を選択する整数部セレクタ(選択器)40に供給される。その整数部は比較器回路41に供給され、その比較器回路41は整数部が0に等しいときに信号を発生する。また、アキュムレータ38は小数部セレクタ48にも供給され、そのセレクタ48は補間器遅延信号の小数部の10個の最上位ビット(ビット2−11)を含んだ信号MUを発生する。そのMU信号は、I補間器108の制御入力端子に結合され、また加算器134を介してQ補間器118の制御入力端子(図1に示した通り)に結合される。また、全26ビット・アキュムレータ(full 26-bit accumulator)38の信号は加算器36の第2の入力端子に結合される。
比較器41の出力はマルチプレクサ34の制御入力端子と遅延素子42とに結合される。遅延素子42は、補間器制御信号MUの発生とその制御信号に応答して発生した位相エラー検出器126の対応する出力との間の遅延を整合(マッチ)させるのに必要な遅延を与える。時間遅延素子42の出力は、サンプル・クロック・イネーブル信号であり、モジュロ2・カウンタ44のクロック入力端子とAND(論理積、アンド)ゲート46の第1の入力端子にも供給される。モジュロ2・カウンタ44の出力端子はANDゲート46の第2の入力端子に結合されている。ANDゲート46の出力はシンボル・クロック・イネーブル信号を供給する。モジュロ2・カウンタ44は、例えばD形フリップフロップ(FF)を含んでいて、この例の場合には2で除算する(÷2)。この演算は、1シンボル当たり2つのサンプルが供給されるこのアプリケーションで用いられる。その他のアプリケーションでは、例えば1シンボル当たり4つのサンプルが使用される場合には、カウンタ44はモジュロ4・カウンタであり、4で除算する(÷4)機能を有する。
次に動作を説明する。固定周波数デシメーテッド・サンプル・クロックの周波数は、期待される最高の送信機シンボル周波数の2倍より僅かに高い周波数である。システム・マイクロプロセッサは、現在受信中の信号のシンボル・レートに対する公称または期待されるサンプル・タイミング周期を計算して、その値を公称遅延レジスタ31にロードする。これによって、近似的に(ほぼ)正確なサンプル周期でNCD回路132の動作が開始される。位相エラー検出器126と関連するループフィルタ128とが協調して、NCD回路132を調整してそれを送信信号の実際のシンボル・レートにロック(固定)する。遅延素子42からのサンプル・クロック・イネーブル信号と、ANDゲート46からのシンボル・クロック・イネーブル信号とは、信号処理チェーン中の後置の処理構成素子によって使用される。例えば、パルス成形フィルタ110および120(図1)は、固定周波数サンプル・クロックとサンプル・イネーブル・クロック信号の双方を受け取る。
上述したように、加算器130(図1)は、1つの送信機同期サンプルから次の送信機同期サンプルまでの公称時間遅延を表すディジタル信号を発生する。NCDのアキュムレータ38は次の送信機同期サンプル・タイミングまでのその瞬間の残りの時間を表すディジタル信号を発生する。図示された実施形態においては、これらの時間を表す信号は、整数部を担う2つの最上位ビットと小数部を担う残りの下位ビットとを有する固定小数点26ビット2進ワード(語)によって表される。これらの信号によって表される時間値は、ゲート回路156(図2)からの固定周波数デシメーテッド・サンプル・クロックの周期で表現したものである(図2)。図示された実施形態の時間を表す信号は0乃至4−224の範囲を有する。例えば、値“1”は、固定周波数デシメーテッド・サンプル・クロックの1つの周期を表し、値01 0000 0000 0000 0000 0000 00002を有する。ここで、添字の2は、その値が2を底(進法、ベース)として表されまたは2進法フォーマットで表されていることを意味する。
アキュムレータ38に記憶された時間遅延の整数部が0より大きい場合には、次の送信機同期サンプルが取出される前に1つの固定周波数デシメーテッド・サンプル周期より長い期間が経過しなければならない。この条件において、比較器41の出力は理論“0”信号である。マルチプレクサ34は、比較器41における論理“0”信号によって値−1の信号を加算器36に結合するように調整される(条件付けられる)。一方、加算器36は、アキュムレータ38における信号の値に−1信号を加算し(即ちその値から1を減算し)、この新しく減分変化した(decremented)値をアキュムレータ38に格納(記憶)する。その結果、アキュムレータ中の値は1だけ減分変化され、アキュムレータ38の値の整数部はカウントダウン(減数)される。さらに、比較器41の出力が論理“0”信号なので、サンプル・クロック・イネーブル信号とシンボル・クロック・イネーブル信号(両方とも遅延ユニット42によって適正に遅延される)の何れも活動状態(活性状態)にない。この状態は整数部が0(ゼロ)になるまで継続する。
アキュムレータ38の値の小数部は、次の送信機同期サンプルが取出されるまでの固定周波数デシメーテッド・サンプル周期の端数を表している。上述のように、小数部の最上位の10ビット(MU)を使用してIおよびQ補間器108および118が制御される。次の送信機同期サンプルが取出されるまでに別の完全な固定周波数同期サンプルが残っていないときには、アキュムレータ38における信号の整数部が0(ゼロ)となる。この場合、比較器41からの出力信号は論理“1”信号となる。
比較器41からの出力信号が論理“1”信号となると、アキュムレータ38の値の小数部のMU信号部(即ち最上位10ビット)によって制御される中間タイミング(時間)において、IおよびQ補間器108および118から補間サンプルが取出され、サンプル・クロック・イネーブル信号が発生されて、後置の回路が、クロックを入力してその新しく発生したサンプルを処理するようにイネーブルされる。さらに、モジュロ2・カウンタ44はクロック制御されて、送信機シンボル・タイミングになると、ANDゲート46が同様にシンボル・クロック・イネーブル信号を発生する。
同時に、マルチプレクサ34は加算器130(図1)からの信号を加算器36に渡すように調整されている(条件付けられている)。加算器36は、加算器130からの理想的送信機同期サンプリング周期とアキュムレータ38からの小数部とを合成する(上述のように整数部は0(ゼロ)である。)。このようにして、次の送信機同期サンプルが取出されるまでの残りの時間がアキュムレータ38に設定される。そのループは、ループフィルタ128および加算器130を介して位相エラー検出器126の出力信号に応答して変化するNCD回路132の制御信号値によって閉じられる。
図9は、本発明によるQAMシンボル・タイミング復元システムの代替実施形態のブロック図である。図9において、図1に示された要素と同じ要素には同じ参照番号が付されており、以下では説明を省略する。図9において、AD変換器102の出力端子は補間器103の入力端子に結合されている。補間器103の出力端子は、I復調器104とIデシメータ106の直列接続体と、Q復調器114とQデシメータ116の直列接続体とに結合されている。Iデシメータ106の出力端子はI整合フィルタ110に結合されている。Qデシメータ116の出力端子は1整合フィルタ120の入力端子に結合されている。図9に例示されたシステムの残りの部分は、図1に例示されたシステムにおけるものと同じである。
図9において、同相および直交成分と整列した受信QAMサブキャリア(副搬送波)周波数の4倍(4×fsc)の補間されたサンプルが補間器103によって生成されることを除いて、その補間器103は図1のシステムと同様に動作する。この場合、加算器130に供給される公称遅延は、固定周波数AD変換器サンプリング・クロックのサイクルの数で表現した4×fscサンプル間の公称タイミング周期を表す。NCD回路132’は、次の4×fscのサンプルが発生するまでのAD変換器サンプル周期の端数を表す補間器制御信号を生成する。その補間されたサンプルが復調器104および114およびデシメータ106および116に供給されて、IおよびQサンプル・ストリームが生成される。
図9に示されたシステムではただ1つの補間器103だけが必要であり、その補間器は、より良い性能を有し、図1のシステムにおけるようなシンボル・レートの2倍のレートの代わりにシンボル・レートの4倍のレートで動作することは、この分野の専門家には明らかである。
Claims (11)
- 同相成分および直交成分を含み連続するシンボルを表す送信された直交振幅変調信号を受信する受信機における、タイミング復元システムであって、
固定周波数のQAM信号を表すサンプルのサンプル源と、
I成分用の処理回路と、
Q成分用の処理回路と、
を具え、
前記I成分用の処理回路は、前記サンプル源に結合されていて前記QAM信号の前記I成分をベースバンドへと復調する第1の復調器と、この第1の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるI成分サンプルを発生する第1の補間器と、を具えるものであり、
また、前記Q成分用の処理回路は、前記サンプル源に結合されていて前記QAM信号の前記Q成分をベースバンドへと復調する第2の復調器と、この第2の復調器に結合されており制御信号に応答して、前記送信シンボルに同期したタイミングで取出されるQ成分サンプルを発生する第2の補間器と、を具えるものであり、
さらに、前記第1と第2の補間器に結合されていて、前記第1と第2の補間器によってそれぞれ発生された送信機同期IおよびQサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器と、
前記加算器に結合されていて、前記第1と第2の補間器に結合されるそれぞれの制御信号を発生する数値制御遅延回路と、
を具える、タイミング復元システム。 - さらに、Q成分タイミング修正信号源と、このQ成分タイミング修正信号源に結合され前記数値制御遅延回路と前記第2の補間器の間に結合された第2の加算器とを具える、請求項1に記載のシステム。
- 前記第1の復調器は+1、0、−1、0復調器であり、
前記I成分用の処理回路は、さらに、前記第1の復調器と前記第1の補間器の間に結合されていてベースバンドI成分サンプルを発生する第1のデシメータを具えるものであり、
前記第2の復調器は+1、0、−1、0復調器であり、
前記Q成分用の処理回路は、さらに、前記第2の復調器と前記第2の補間器の間に結合されていてベースバンドQ成分サンプルを発生する第2のデシメータを具えるものである、
請求項1に記載のシステム。 - 前記サンプル源は、前記受信したQAM信号とクロック信号とに応答して前記QAM信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも4倍の周波数のクロック信号を発生するクロック信号発生器と、を具えるものであり、
さらに、
前記クロック信号発生器に結合されていて、1、2、3および4の中の1つの値を有する信号を発生する出力端子を有するモジュロ4・カウンタと、
前記モジュロ4・カウンタに結合されていて前記モジュロ4・カウンタ信号の出力端子における前記信号の値が1と3のうちの一方であるときにゲート信号を発生する第1のゲート回路と、
前記モジュロ4・カウンタに結合されていて前記カウンタ信号の値が2と4のうちの一方であるときにゲート信号を発生する第2のゲート回路と、
を具え、
前記第1のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と、前記第2のゲート回路に結合されたイネーブル入力端子とを具えるものであり、
前記第2のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と前記第1のゲート回路に結合されたイネーブル入力端子とを有する第2の遅延回路と、前記クロック信号発生器に結合されたクロック入力端子と前記第2のゲート回路に結合されたイネーブル入力端子とを有する第3の遅延回路と、を具えるものである、
請求項3に記載のシステム。 - 前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第2の4入力マルチプレクサとに結合されていて、復調されたQ成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項4に記載のシステム。 - 前記サンプル源は、前記受信したQAM信号とクロック信号とに応答して前記QAM信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも4倍の周波数のクロック信号を発生するクロック信号発生器とを具えるものであり、
さらに、前記クロック信号発生器に結合されたモジュロ4・カウンタを具え、
前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第2の4入力マルチプレクサとに結合されていて、復調された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項3に記載のシステム。 - 直交振幅変調サブキャリアを変調した同相成分および直交成分を含み連続するシンボルを表す送信された直交振幅変調信号を受信する受信機における、タイミング復元システムであって、
固定周波数のQAM信号を表すサンプルのサンプル源と、
前記サンプル源に結合されており制御信号に応答して、前記QAMサブキャリアに同期したタイミングで取出されるQAMサンプルを発生する補間器と、
前記補間器に結合されていて前記QAM信号の前記I成分をベースバンドへと復調する第1の復調器と、
前記補間器に結合されていて前記QAM信号の前記Q成分をベースバンドへと復調する第2の復調器と、
前記第1と第2の復調器に結合されていて、前記第1と第2の復調器によってそれぞれ発生された送信機同期IおよびQサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器と、
前記加算器に結合されていて、前記補間器に結合される制御信号を発生する数値制御遅延回路と、
を具える、タイミング復元システム。 - さらに、前記第1の復調器に結合されていてベースバンドI成分サンプルを発生する第1のデシメータと、前記第2の復調器に結合されていてベースバンドQ成分サンプルを発生する第2のデシメータと、を具え、
前記第1の復調器は+1、0、−1、0復調器であり、前記第2の復調器は+1、0、−1、0復調器である、
請求項7に記載のシステム。 - さらに、
1、2、3および4の中の1つの値を有する信号を発生する出力端子を有し、前記補間器からの前記QAMサブキャリア同期サンプルに同期されるモジュロ4・カウンタと、
前記モジュロ4・カウンタに結合されていて前記モジュロ4・カウンタの出力端子における信号の値が1と3のうちの一方であるときにゲート信号を発生する第1のゲート回路と、
前記モジュロ4・カウンタに結合されていて前記カウンタの信号の値が2と4のうちの一方であるときにゲート信号を発生する第2のゲート回路と、
を具え、
前記第1のデシメータは、前記第2のゲート回路に結合されたクロック入力端子を有する第1の遅延回路を具えるものであり、
前記第2のデシメータは、前記第1のゲート回路に結合されたクロック入力端子を有する第2の遅延回路と、前記第2のゲート回路に結合されたクロック入力端子を有する第3の遅延回路とを具えるものである、
請求項8に記載のシステム。 - 前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記補間器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記補間器と前記第2の4入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項9に記載のシステム。 - さらに、前記補間器からの前記QAMサブキャリア同期サンプルに同期されるモジュロ4・カウンタを具え、
前記第1の+1、0、−1、0復調器は、
0、+1、0および−1の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第1の4入力マルチプレクサと、
前記補間器と前記第1の4入力マルチプレクサとに結合されていて、復調されたI成分サンプルを発生する第1の乗算器と、
を具えるものであり、
前記第2の+1、0、−1、0復調器は、
−1、0、+1および0の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ4・カウンタに結合された制御入力端子とを有する第2の4入力マルチプレクサと、
前記補間器と前記第2の4入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第2の乗算器と、
を具えるものである、
請求項8に記載のシステム。
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