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Die
vorliegende Erfindung bezieht sich auf ein Takt-Rückgewinnungssystem,
das für
die Verwendung in einem Empfänger
für digitale
Signale geeignet ist, z.B. in einem Kabel- oder Satelliten-Fernsehempfänger, der
ein Quadratur-Amplitudenmoduliertes (QAM) Signal empfängt.
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Die
Rückgewinnung
von Daten aus einem gesendeten Signal, das digitale Daten wie Video- oder
damit verbundene Daten enthält,
erfordert bei einem digitalen Empfänger üblicherweise die Ausführung von
drei Funktionen: Takt-Rückgewinnung
für Symbol-Synchronisierung,
Träger-Rückgewinnung (Frequenz-Demodulation)
und Entzerrung. Takt-Rückgewinnung
ist der Prozess, durch den der Empfänger-Takt (Zeitbasis) mit dem
Sender-Takt synchronisiert wird. Dies erlaubt, dass das empfangene
Signal zu dem optimalen Zeitpunkt abgetastet wird, um die Chance
eines Slicing-Fehlers
zu vermindern, der der auf eine Entscheidung gerichteten Verarbeitung
von empfangenen Symbolwerten anhaftet. In einigen Empfängern wird
das empfangene Signal mit einem Mehrfachen der Sende-Symbolrate
abgetastet. Zum Beispiel tasten einige Empfänger das empfangene Signal
mit dem Zweifachen oder Vierfachen der gesendeten Symbolrate ab.
In jedem Fall muss der Abtast-Takt des Empfängers mit dem Symbol-Takt des
Senders synchronisiert werden.
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Träger-Rückgewinnung
ist der Prozess, bei dem ein empfangenes HF-Signal nach Frequenzverschiebung
auf einen niedrigeren Zwischenfrequenz-Durchlassbereich in der Frequenz
auf ein Basisband verschoben wird, um die Rückgewinnung der modulierenden
Ba sisband-Informationen zu erlauben. Entzerrung ist ein Prozess,
der Wirkungen von Übertragungskanal-Störungen auf
das empfangene Signal kompensiert. Genauer gesagt beseitigt die
Entzerrung Inter-Symbolstörungen
(ISI), die durch Übertragungskanal-Störungen verursacht
werden. ISI bewirkt, dass der Wert eines gegebenen Symbols durch
die Werte von vorhergehenden und folgenden Symbolen verzerrt wird.
Diese und damit zusammenhängende
Funktionen werden in größeren Einzelheiten
von Lee und Messerschmitt in Digital Communication (Kluwer Academic
Press, Boston, MA, USA) beschrieben.
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Bekannte
Empfänger
benötigen
eine verhältnismäßig stabile
Quelle für
ein Abtast-Taktsignal, jedoch steuerbar, so dass es mit dem Sender-Symboltakt
verriegelt werden könnte.
Es wurden spannungsgesteuerte Oszillatoren (VCXOs) für diese
Funktion verwendet. Das von einem VCXO erzeugte Taktsignal ist stabil,
aber über
einen verhältnismäßig schmalen
Bereich steuerbar, so dass es mit dem Sender-Symboltakt verriegelt
werden kann. Ein VCXO ist jedoch eine analoge Komponente, die daher
verhältnismäßig teuer
ist und dazu neigt, während
ihrer Lebensdauer zu driften. Wenn es erforderlich ist, Signale
von verschiedenen Sendern zu empfangen, die verschiedene Symbol-Taktfrequenzen
haben (wie zum Beispiel in europäischen
Satellitensystemen), muss man außerdem einen VCXO für jeden
solchen Sender haben, wodurch die Kosten des Empfängers weiter
erhöht
werden.
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Ein
alternatives Takt-Rückgewinnungssystem,
das in EP-A-0 793 363, veröffentlicht
am 03. 09. 97 unter dem Titel „Timing
Recovery System for a Digital Signal Processor" offenbart ist, arbeitet mit Abtastung
eines empfangenen Signals mit einer festen Frequenz, die geringfügig höher ist
als das Zweifache der höchsten
Sender-Symbolrate. Diese Abtastungen werden dann durch einen Interpolator
verarbeitet, um eine Sequenz von Zeit interpolierten Abtastungen
zu erzeugen, die mit der Sender-Symbolrate
synchronisiert sind. Diese interpolierten synchronisierten Abtastungen
werden einem digitalen Phasenfehler-Detektor zugeführt. Der
Ausgang des digitalen Phasenfehler-Detektors wird einem Schleifenfilter zweiter
Ordnung zugeführt.
Ein vorbestimmter Wert, der eine nominale Abtast-Zeitverzögerung darstellt, wird
dem Ausgangssignal des Schleifenfilters hinzugefügt. Die Kombination der vorbestimmten
nominalen Verzögerung
mit dem Ausgangssignal von dem Schleifenfilter steuert eine numerisch
gesteuerte Verzögerung,
die ganzzahlige und partielle Taktverzögerungs-Komponenten-Signale
liefert. Das ganzzahlige Taktverzögerungs-Komponenten-Signal
dient zur Steuerung der Erzeugung eines Abtast-Takt-Auslösesignals,
das mit der Sender-Symbolrate synchronisiert ist. Dieses Abtast-Takt-Auslösesignal
kann ferner in der Frequenz geteilt werden, um ein Empfänger-Symbol-Takt-Auslösesignal
zu erzeugen. Das partielle Taktverzögerungs-Komponenten-Signal wird einem Steuereingang
des Interpolators zugeführt,
so dass das von dem Interpolator erzeugte abgetastete Signal den
Wert des empfangenen Signals zu der gewünschten Abtastzeit darstellt.
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Ein
solches Takt-Rückgewinnungssystem kann
in Systemen verwendet werden, die gesendete Symbole QPSK führen, die
auf einen Träger
moduliert sind. Ein solches Takt-Rückgewinnungssystem ist bei
Anordnung für
QAM-Modulation jedoch verhältnismäßig kompliziert
und teuer. Die erforderlichen Toleranzen zwischen den Quadratursignalen
in einem QAM-Signal mit einer dichten Konstellation sind schwer
zu erfüllen.
In die Quadratursignale eingeführte
Fehler führen
zwischen ihnen zu Übersprechen,
das nicht durch einen Entzerrer beseitigt oder vermindert werden
kann. Ein Takt-Rückgewinnungssystem,
das mit QAM-Signalen arbeiten kann, die unterschiedliche Symbolraten
haben, ist erwünscht, ohne
dass es übermäßige Kompliziertheit
und Kosten aufweist.
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Eine
Takt-Rückgewinnungsschaltung
für einen
Demodulator, der eine In-Phasen- und eine Quadratur-Komponenten-Verarbeitung,
einen Phasendifferenz-Abschätzer
und einen Interpolator aufweist, ist in EP-A-0 601 605 beschrieben.
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Gemäß dem Prinzip
der vorliegenden Erfindung ist ein Empfänger zum Empfang eines gesendeten
Quadrator-Amplitudenmodulierten (QAM) Signals vorgesehen, das aufeinanderfolgende
Symbole darstellt und eine In-Phase-Komponente (I) und eine Quadratur-Komponente
(Q) enthält.
In einem solchen Empfänger
enthält
ein Takt-Rückgewinnungssystem
eine Quelle von Abtastungen, die das QAM-Signal darstellen, das
mit einer festen Frequenz erzeugt wird. Eine erste Kette von Verarbeitungsschaltungen
für die
I-Komponenten enthält
einen ersten Demodulator, der mit der Abtastquelle verbunden ist,
um die I-Komponente des QAM-Signals auf Basisband zu demodulieren;
und einen ersten Interpolator, der mit dem ersten Demodulator verbunden
ist und auf ein Steuersignal anspricht, um I-Komponenten-Abtastungen
zu erzeugen, die zu Zeiten vorgenommen werden, die mit den gesendeten
Symbolen synchronisiert sind. Eine zweite Kette von Verarbeitungsschaltungen
für die
Q-Komponente enthält
einen zweiten Demodulator, der auch mit der Abtastquelle verbunden
ist, um die Q-Komponente des QAM-Signal auf Basisband zu demodulieren; und
einen zweiten Interpolator, der mit dem zweiten Demodulator verbunden
ist und auf ein Steuersignan anspricht, um Q-Komponenten-Abtastungen
zu erzeugen, die zu Zeiten vorgenommen werden, die mit den gesendeten
Symbolen synchronisiert sind. Ein Phasenfehler-Detektor ist mit
dem ersten und zweiten Interpolator verbunden und stellt den Phasenfehler
zwischen den Abtast-Zeiten der I- und Q-Komponenten-Abtastungen von dem ersten
und zweiten Interpolator und Zeiten der aufeinanderfolgenden Sendersymbole
fest. Eine Addierschaltung ist mit dem Phasenfehler-Detektor und
einer Quelle eines nominalen Verzögerungssignals verbunden. Eine
numerisch gesteuerte Verzögerungsschaltung
ist mit der Addierschaltung verbunden, um die entsprechenden Steuersignale
für den
ersten und zweiten Interpolator zu erzeugen.
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Kurze Beschreibung
der Zeichnungen
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In
den Zeichnungen stellen dar:
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1 ein
Blockschaltbild eines QAM-Symbol-Takt-Rückgewinnungssystems
gemäß der vorliegenden
Erfindung;
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2 ein
Blockschaltbild in größeren Einzelheiten,
das die in 1 dargestellten Demodulations-
und Dezimationsschaltungen veranschaulicht;
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3 ein
Blockschaltbild in größeren Einzelheiten,
das einen Überblick
eines Interpolators zeigt, der in dem in 1 veranschaulichten
System verwendet werden kann;
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4 ein
Blockschaltbild eines Vor-Kompensationsfilters,
das in dem in 3 dargestellten Interpolator
verwendet wird;
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5 ein
Blockschaltbild einer Interpolationsschaltung, die in dem in 3 dargestellten
Interpolator verwendet wird;
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6 ein
Blockschaltbild eines in 1 gezeigten Phasenfehler-Detektors
in größeren Einzelheiten;
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7 ein
Blockschaltbild des in 1 dargestellten Phasenfehler-Signal-Detektors
in größeren Einzelheiten;
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8 ein
Blockschaltbild der in 1 dargestellten numerisch gesteuerten
Verzögerungsschaltung
in größeren Einzelheiten;
und
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9 ein
Blockschaltbild einer alternativen Ausführungsform eines QAM-Symbol-Takt-Rückgewinnungssystems gemäß der vorliegenden
Erfindung.
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1 ist
ein Blockschaltbild eines QAM-Symbol-Takt-Rückgewinnungssystems
gemäß der vorliegenden
Erfindung. In 1 enthält ein Empfänger-Empfangsteil (nicht dargestellt)
zum Beispiel einen Hochfrequenz-(HF)-Tuner, einen Abwärts-Wandler
und einen Zwischenfrequenz-(ZF)-Verstärker, die in bekannter Weise
angeordnet sind und ein ZF-Signal erzeugen, auf das das QAM-Datensignal
moduliert wird. Der Empfangsteil ist mit einem Eingangsanschluss
eines Analog/Digital-Wandlers (ADC) 102 verbunden. Ein
Ausgangsanschluss des ADC 102 ist mit entsprechenden Eingangsanschlüssen eines
Demodulators 104 für In-Phasen-Komponenten (I) und
einem Demodulator 114 für
Quadratur-Komponenten
(Q) verbunden. Ein Ausgangsanschluss des I-Demodulators 104 ist mit einem
Eingangsanschluss eines I-Dezimators 106 verbunden
und ein Ausgangsanschluss des I-Dezimators 106 ist
mit einem Daten-Eingangsanschluss eines I- Interpolators 108 verbunden.
Ein Ausgangsanschluss des I-Interpolators 108 erzeugt
eine Sequenz von Abtastungen, die die I-QAM-Komponente (I SAMP)
darstellen, und ist mit einem Daten-Eingangsanschluss eines I-Impuls-Formungsfilters 110 verbunden.
Ein Ausgangsanschluss des I-Impuls-Formungsfilters ist mit einer
stromabwärtigen Empfängerschaltung
verbunden, die zum Beispiel einen adaptiven Entzerrer, einen Slicer
und eine Signalverwendungs-Schaltung enthalten, die in bekannter
Weise angeordnet sind.
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Ein
Ausgangsanschluss des Q-Demodulators 114 ist mit einem
Eingangsanschluss eines Q-Dezimators 116 verbunden, und
ein Ausgangsanschluss des Q-Dezimators 116 ist mit einem
Daten-Eingangsanschluss
eines Q-Interpolators 118 verbunden. Ein Ausgangsanschluss
des Q-Interpolators 118 erzeugt eine Sequenz von Abtastungen,
die die Q QAM Komponente (Q SAMP) darstellen und ist mit einem Daten-Eingangsanschluss
eines Q-Impulsformungs-Filter 120 verbunden.
Ein Ausgangsanschluss des Q-Impulsformungs-Filters 120 ist
auch mit der stromabwärtigen
Empfängerschaltung
verbunden.
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Der
Ausgangsanschluss des I-Interpolators 108 (I SAMP) und
der Ausgangsanschluss des Q-Interpolators 118 (Q SAMP)
sind mit entsprechenden Eingangsanschlüssen eines Phasenfehler-Detektors 126 verbunden.
Ein Ausgangsanschluss des Phasenfehler-Detektors 126 ist
mit einem Daten-Eingangsanschluss eines Schleifenfilters 128 verbunden.
Ein Ausgangsanschluss des Schleifenfilters 128 ist mit
einem ersten Eingangsanschluss einer ersten Addierschaltung 130 verbunden.
Ein Ausgangsanschluss der ersten Addierschaltung 130 ist
mit einem Eingangsanschluss einer numerisch gesteuerten Verzögerungsschaltung 132 verbunden.
Die numerisch gesteuerte Verzögerungsschaltung
(NCD) arbeitet in einer Weise, die in größeren Einzelheiten weiter unten
beschrieben wird. Ein Steuer-Eingangsanschluss des Schleifenfilters 128 ist
mit einer Quelle von Filter-Parametern verbunden, was in größeren Einzelheiten
weiter unten beschrieben wird.
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Ein
erster Ausgangsanschluss der NCD-Schaltung 132 erzeugt
ein Signal, das den zeitlichen Ort der nächsten mit dem Sender synchronisierten
Abtastung zwischen zwei benachbarten Abtastungen von den I- und
Q-Dezimatoren 108 bzw. 118 darstellt. Der erste
Ausgangsanschluss der NCD-Schaltung 132 ist mit einem Steuer-Eingangsanschluss
des I-Interpolators 108 und einem Eingangsanschluss einer
zweiten Addierschaltung 134 verbunden. Ein Ausgangsanschluss
der zweiten Addierschaltung 134 ist mit einem Steuer-Eingangsanschluss
des Q-Interpolators 118 verbunden. Ein zweiter Eingangsanschluss
der ersten Addierschaltung 130 empfängt ein Signal, das eine nominale Zeitverzögerung zwischen
mit dem Sender synchronisierten Abtastungen darstellt. Ein zweiter
Eingangsanschluss der zweiten Addierschaltung 134 empfängt ein
Signal, das 1/2 einer von einem Empfänger interpolierten Abtast-Takt-Periode darstellt.
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Ein
zweiter Ausgangsanschluss von der NCD-Schaltung 132 erzeugt
ein Signal SAMPLE ENB, das anzeigt, dass eine mit dem Sender synchronisierte
Abtastung gegenwärtig
an den Ausgängen
der I- und Q-Interpolatoren 108 bzw. 118 verfügbar ist.
Dieses Signal dient zum Wirksammachen der stromabwärtigen Schaltung,
z.B. der Impulsformungs-Filter 110 bzw. 120, die
synchron mit mit dem Sender synchronisierten Abtastungen arbeiten.
Ein dritter Ausgangsanschluss von der NCD-Schaltung 132 erzeugt
ein Signal SYMBOL ENB, das anzeigt, dass eine mit dem Sender synchronisierte
Abtastung, die einem gesendeten Symbol entspricht, gegenwärtig an
den Ausgängen
der I- und Q-Interpolatoren 108 bzw. 118 verfügbar ist.
Dieses Signal dient zum Wirksammachen der stromabwärtigen Schaltung,
z.B. des Slicers, der synchron mit mit dem Sender synchronisierten,
ein Symbol darstellenden Abtastungen arbeitet.
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Im
Betrieb erzeugt der ADC 102 Abtastungen mit einer festen
Rate von wenigstens dem Vierfachen der erwarteten ZF-Mittenfrequenz, die
zum Beispiel 29 MHz für
Europa und 22 MHz für
die Vereinigten Staaten sein würde.
Diese ADC 102 Abtastungen werden dann in dem I-Demodulator 104 bzw. dem
Q-Demodulator 114 durch 0, +1, 0, –1 Demodulation demoduliert,
um entsprechende empfangene I- und Q-Basisband-Abtast-Sequenzen
zu erzeugen, die die I- bzw. Q- QAM-Komponenten darstellen. Diese
Abtast-Sequenzen
sind jedoch nicht mit den Sender-Symbolzeiten synchronisiert. Außerdem eilen
die Abtastungen in dem I-Kanal um eine ADC 102 Abtastung
jenen in dem Q-Kanal voraus. Diese Abtast-Sequenzen werden in entsprechenden I-
und Q-Dezimatoren 106 und 116 dezimiert, um entsprechende
I- und Q-Abtast-Sequenzen zu erzeugen, jede mit einer Basisband-Abtastfrequenz
von 1/2 der ADC 102 Abtastfrequenz.
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Die
NCD-Schaltung 132 erzeugt ein digitales Fixpunkt-Multi-Bit-Signal, das die
Augenblickszeit zu der nächsten
mit dem Sender synchronisierten Abtastung, ausgedrückt in Form
einer Zahl von Basisband-Abtast-Taktzyklen darstellt (die eine Frequenz von
1/2 der ADC 102 Abtast-Taktfrequenz haben). Ein ganzzahliger
Teil dieses für
die Verzögerung
repräsentativen
Signals stellt eine Zahl von vollständigen Zyklen der Basisband-Abtast-Taktperiode zu der nächsten mit
dem Sender synchronisierten Abtastung dar. Ein Bruchteil dieses
für die
Verzögerung
repräsentativen
Signals stellt einen zusätzlichen Bruchteil
einer Basisband-Abtast-Taktperiode zu der nächsten mit dem Sender synchronisierten
Abtastung dar. Der Wert des für
die Verzögerung
repräsentativen
Signals von der NCD-Schaltung 132 wird kontinuierlich durch
die kooperative Aktion des Phasenfehler-Detektors 126 (der auf
die I- und Q-Abtast-Sequenzen von den I- und Q-Interpolatoren 108 und 118 anspricht),
des Schleifenfilters 128 und der Addierschaltung 130 eingestellt,
um die Basisband-Abtastungen
mit den Sender-Symbolzeiten in einer nachfolgend in größeren Einzelheiten
zu beschreibenden Weise zu synchronisieren.
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Der
I-Interpolator 108 empfängt
ein Steuersignal, das der Bruchteil des für die Verzögerung repräsentativen Signals von der
NCD-Schaltung 132 ist, und der Q-Interpolator 118 empfängt ein
Steuersignal, das den Bruchteil des für die Verzögerung repräsentativen Signals von der
NCD-Schaltung 132 ist, eingestellt, um die Zeitverschiebung
der empfangenen Q-Abtastung gegenüber der I-Abtastung durch die
zweite Addierschaltung 134 zu kompensieren. Die entsprechenden
I- und Q-Interpolatoren 108 und 118 erzeugen Abtastungen
bei jeder Empfänger-Basisband-Abtastzeit, die eine
interpolierte Abtastung darstellt, die bei dem Bruchteil der Empfänger-Basisband-Abtastperiode
zwischen zwei benachbarten dezimierten Abtastungen auftritt, die
durch den Bruchteil des für
die Verzögerung
repräsentativen
Signals dargestellt werden.
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Nicht
jede der von den I- und Q-Interpolatoren erzeugten interpolierten
Abtastungen stellt jedoch eine mit dem Sender synchronisierte Abtastung dar.
Die NCD-Schaltung 132 enthält eine weitere Schaltung,
die nachfolgend in größeren Einzelheiten beschrieben
wird, die einen gegenwärtigen
Wert des für
die Verzögerung
repräsentativen
Signals und den zeitlichen Ort der vorhergehenden Abtastung verarbeitet
und die Empfänger-Abtastzeit
bestimmt, bei der die entsprechenden I- und Q-Interpolatoren 108 und 118 eine
interpolierte Abtastung erzeugen, die mit den Sender-Symbolzeiten
synchronisiert ist. Das Abtast-Auslöse-Signal (SAMPLE ENB) wird
zu dieser Zeit aktiviert. Dieses Signal kann von der stromabwärtigen Schaltung
verwendet werden, die synchron Empfänger-Abtastungen verarbeitet
(z.B. die entsprechenden Impuls-Form-Filter 110 und 120), um
die Verarbeitung jener Abtastungen wirksam zu machen und die Verarbeitung
jener Zwischen-Abtastungen
unwirksam zu machen, die von den entsprechenden Interpolatoren 108 und 118 erzeugt
werden, aber nicht mit den Sender-Symbolzeiten synchronisiert sind.
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Bei
dem dargestellten Ausführungsbeispiel tastet
in gleicher Weise der Empfänger
das Signal mit der doppelten Sender-Symbolrate ab. Somit stellt nur jede
zweite Empfänger-Abtastung
ein Sendersymbol dar. Die NCD-Schaltung 132 enthält ferner
eine Schaltung, die ebenfalls in weiteren Einzelheiten nachfolgend
beschrieben ist, die ein Auslösesignal (SYMBOL
ENB) erzeugt, das aktiviert wird, wenn eine Empfänger-Abtastung mit dem Sendersymbol synchronisiert
ist. Die stromabwärtige
Schaltung, die synchron Sendersymbole verarbeitet (z.B. eine nicht dargestellte
Slicer-Schaltung) kann dieses Auslösesignal verwenden, um die
Verarbeitung jener Abtastungen wirksam zu machen, die Sendersymbole
darstellen und die Verarbeitung von dem Rest unwirksam zu machen.
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2 ist
ein ausführlicheres
Blockschaltbild, das die Demodulationsschaltungen (104 und 114) und
die Dezimierungsschaltungen (106 und 116) von 1 veranschaulichen.
In 2 sind gleiche Elemente wie in 1 mit
densenben Bezugsziffern versehen und werden nicht in Einzelheiten
beschrieben. In 2 ist ein Ausgangsanschluss
eines ADC-Taktgenerators 150 mit entsprechenden Taktsignal-Eingangsanschlüssen des
ADC 102 und einem Modulo-4-Zähler 152 verbunden.
Ein 2-Bit-Ausgangsanschluss des Modulo-4-Zählers 152 ist mit
entsprechenden Eingangsanschlüssen
eines ersten 4-Eingangs-Multiplexers 142, eines zweiten
4- Eingangs-Multiplexers 146,
einer ersten Torschaltung 154 und einer zweiten Torschaltung 156 verbunden.
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Entsprechende
Daten-Eingangsanschlüsse für den ersten
4-Eingangs-Multiplexer 142 empfangen
Datensignale, die Werte von 0, +1, 0 und –1 haben. Ein Ausgangsanschluss
des ersten 4-Eingangs-Multiplexers 142 ist
mit einem ersten Eingangsanschluss eines ersten Multiplizierers 140 verbunden.
Der Ausgangsanschluss des ADC 102 ist mit einem zweiten
Eingangsanschluss des ersten Multiplizierers 140 verbunden.
Die Kombination des ersten Multiplexers 142 und des ersten
Multiplizierers 140 bildet den I-Demodulator 104.
Entsprechende Daten-Eingangsanschlüsse des zweiten 4-Eingangs-Multiplexers 146 empfangen
Datensignale, die Werte von –1,
0, +1 und 0 haben. Ein Ausgangsanschluss des zweiten 4-Eingangs-Multiplexers 146 ist
mit einem ersten Eingangsanschluss eines zweiten Multiplizierers 144 verbunden.
Der Ausgangsanschluss des ADC 102 ist mit einem zweiten
Eingangsanschluss des zweiten Multiplizierers 144 verbunden.
Die Kombination des zweiten Multiplexers 146 und des zweiten
Multiplizierers 144 bildet den Q-Demodulator 114.
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Ein
Ausgangsanschluss des ersten Multiplizierers 140 ist mit
einem Eingangsanschluss einer ersten synchronen Verzögerungsschaltung 106 verbunden,
die wie der I-Dezimator 106 (in 1) arbeitet.
Ein Takt-Eingangsanschluss der ersten Verzögerungsschaltung 106 ist
mit dem Ausgangsanschluss des ADC-Taktgenerators 150 (nicht dargestellt,
um die Figur zu vereinfachen) verbunden, und ein Ausgangsanschluss
der zweiten Torschaltung 156 ist mit einem Auslöse-Eingangsanschluss
der ersten Verzögerungsschaltung 106 verbunden.
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Ein
Ausgangsanschluss des zweiten Multiplizierers 144 ist mit
einem Eingangsanschluss einer zweiten synchronen Verzöge rungsschaltung 160 verbunden.
Ein Ausgangsanschluss der zweiten Verzögerungsschaltung 160 ist
mit einem Eingangsanschluss einer dritten synchronen Verzögerungsschaltung 162 verbunden.
Der Ausgangsanschluss des ADC-Taktsignal-Generators 150 ist
mit entsprechenden Takt-Eingangsanschlüssen der zweiten Verzögerungsschaltung 160 und
der dritten Verzögerungsschaltung 162 (nicht
dargestellt, um die Figur zu vereinfachen) verbunden. Ein Ausgangsanschluss
der ersten Torschaltung 154 ist mit einem Auslöse-Eingangsanschluss
der zweiten Verzögerungsschaltung 160 verbunden,
und der Ausgangsanschluss der zweiten Torschaltung 156 ist
mit einem Auslöse-Eingangsanschluss
der dritten Verzögerungsschaltung 162 verbunden.
Die Kombination der zweiten Verzögerungsschaltung 160 und
der dritten Verzögerungsschaltung 162 bildet
den Q-Dezimator 116 (von 1).
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Im
Betrieb erzeugt der ADC-Takt-Signalgenarator 150 ein Taktsignal
mit fester Frequenz, die wenigstens das Vierfache der höchsten erwarteten Sender-Symbolrate
ist. Der ADC-Takt-Signalgenerator 150 kann
ein kristallgesteuerter Oszillator bekannter Ausbildung sein. Das
ADC-Taktsignal wird unmittelbar dem ADC 102 und dem Modulo-4-Zähler 152 zugeführt, und
den Takt-Eingangsanschlüssen der
ersten, zweiten und dritten Verzögerungsschaltung,
die ferner auf Auslösesignale
ansprechen, wie oben beschrieben wurde. Das ADC-Taktsignal kann auch
anderen stromabwärtigen
Schaltungen zugeführt
werden (nicht dargestellt).
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Der
Wert des Ausgangssignals des Modulo-4-Zählers wiederholt kontinuierlich
die Sequenz: 0, 1, 2, 3; und steuert den ersten und zweiten Multiplexer 142 bzw. 146.
Wenn bei dem dargestellten Ausführungsbeispiel
der Wert des Steuersignals null ist, werden die untersten Eingangsanschlüsse der
Multiplexer 142 und 146 mit dem Ausgangsanschluss
verbunden. Wenn der Wert des Steuersignals 1 ist, wird der nächst höhere Eingangsanschluss
mit dem Ausgangsanschluss verbunden; wenn das Steuersignal 2 ist,
wird der nächst
höhere
Eingangsanschluss mit dem Ausgangsanschluss verbunden; und wenn
der Wert 3 ist, wird der oberste Eingangsanschluss mit dem Ausgangsanschluss
verbunden. Somit erzeugt der erste Multiplexer 142 eine
Sequenz: –1,
0, +1, 0, während
der zweite Multiplexer 146 gleichzeitig die Sequenz 0,
+1, 0, –1
erzeugt. Diese jeweils dem ersten und zweiten Multiplizierer 140 und 144 zugeführten Sequenzen
demodulieren die für
QAM IF repräsentativen
Abtastungen von dem ADC 102 auf Basisband.
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Jede
weitere von dem ersten und zweiten Multiplizierer 140 und 144 jeweils
erzeugte Abtastung ist eine Abtastung mit dem Wert null. Wenn zum Beispiel
bei dem ersten Multiplizierer 140 der Wert des Ausgangssignals
von dem Modulo-4-Zähler 152 0
oder 2 ist, ist der Ausgang des ersten Multiplizierers 140 nicht-null; und wenn das
Ausgangssignal von dem Modulo-4-Zähler 152 1 oder 3
ist, ist der Ausgang des ersten Multiplizierers 140 null.
Die erste Verzögerungsschaltung 106 wird
durch das ADC-Taktsignal
getaktet und durch das Ausgangssignal von der zweiten Torschaltung 156 wirksam
gemacht. Die zweite Torschaltung 156 erzeugt ein Auslösesignal
nur, wenn der Wert des Ausgangssignals von dem Modulo-4-Zähler 152 gleich
0 oder 2 ist. Somit verriegelt die erste Verzögerungsschaltung 106 nur
Nicht-null-Abtastungen
von dem ersten Multiplizierer 140, wodurch der I-Abtaststrom dezimiert
wird. In gleicher Weise erzeugt die erste Torschaltung 154 ein
Auslösesignal
nur, wenn der Wert des Ausgangssignals von dem Modulo-4-Zähler 152 gleich
1 oder 3 ist, und die zweite Verzögerungsschaltung 160 verriegelt
nur Nicht-null-Abtastungen
von dem zweiten Multiplizierer 144, wodurch der Q-Abtaststrom
dezimiert wird. Die dritte Verzögerungsschaltung 162 wird
durch das ADC-Taktsignal getaktet und durch das Auslösesignal
von der zweiten Torschaltung 156 ausgelöst. Hierdurch werden die entsprechenden
dezimierten I- und Q-Abtastströme
zeitlich ausgerichtet.
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3 ist
ein ausführlicheres
Blockschaltbild, das einen Überblick über einen
Interpolator gibt, der jeweils für
die I- und/oder
Q-Interpolatoren 108 und/oder 118 in dem in 1 veranschaulichten
System verwendet werden kann. In dem in 3 veranschaulichten
Ausführungsbeispiel
ist der Interpolator 108 dargestellt. In Übertragungssystemen,
die eine QPSK-Modulation oder eine QAM-Modulation mit verhältnismäßig kleinen
Konstellationen verwenden, wie zum Beispiel 16-Punkt-QAM-Systeme,
kann ein stückweiser
parabolischer Interpolator mit Farrow-Architektur in Festpunkt-Arithmetik
für Hardware-Ausbildung
verwendet werden. In solchen Systemen kann ein solches stückweises
parabolisches Filter verwendet werden, weil es einen Interpolator
mit geringer Kompliziertheit und angemessener Funktion vorsieht.
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In Übertragungssystemen,
die QAM-Modulation mit verhältnismäßig großen Konstellationen
verwenden, z.B. 84- oder 128-Punkt-QAM-Modulation, ist jedoch eine höhere Genauigkeit
in den Interpolatoren erforderlich, um irreparables Übersprechen zwischen
den In-Phase- und den Quadratur-Komponenten zu verhindern. Außerdem muss
der Interpolator in der Lage sein, die Einstellung einer Verzögerung von
einem ganzen Zyklus auszuführen.
Dies ist deswegen erforderlich, weil eine feste Verzögerungsperiode
von 1/2 dem Interpolator-Steuersignal MU für den Q-Interpolator 118 durch
die Addierschaltung 134 in 1 hinzugefügt wird;
und weil das Interpolator-Steuersignal einen Interpolationswert
von 0 bis 1 der Interpolator-Abtast-Verzögerungsperiode darstellt, müssen die
Interpolatoren in der Lage sein, von 0 bis 1 – 1/2 Interpolator-Abtast-Verzögerungsperioden
zu interpolieren.
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In 3 ist
ein Eingangsanschluss IN mit dem Ausgangsanschluss des I-Dezimators 106 (in 1)
verbunden. Der Eingangsanschluss IN ist mit einer Reihenschaltung
eines Vor-Kompensationsfilters 50 und
einer Interpolationsschaltung 70 verbunden. Ein Ausgangsanschluss
der Interpolationsschaltung 70 ist mit dem Eingangsanschluss
des angepassten I-Filters 110 verbunden. Ein Interpolator-Steuersignal-Eingangsanschluss
MU ist mit der NCD-Schaltung 132 (über die Addierschaltung 134 im
Fall des Q-Interpolators 118) verbunden. Das Bit höchster Wertigkeit
des Interpolator-Steuersignals MU wird der Interpolationsschaltung 70 zugeführt. Die
Bits mit geringster Wertigkeit des Interpolator-Steuersignal-Eingangsanschlusses
MU werden dem Subtrahend-Eingangsanschluss einer Subtraktionsschaltung 250 zugeführt. Ein
Minuend-Eingangsanschluss der Subtraktionsschaltung 250 ist
mit einer Signalquelle verbunden, die den Wert 512 hat. Ein Ausgangsanschluss
der Subtraktionsschaltung 250 ist mit einem Eingangsanschluss
der Interpolationsschaltung 70 verbunden.
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Im
Betrieb ist das Interpolator-Steuersignal von der NCD-Schaltung 132 ein
10-Bit-Signal, das Werte zwischen 0 und 1023 hat, die den gewünschten
zeitlichen Ort der interpolierten Abtastung zwischen zwei dezimierten
Abtastzeiten darstellt. Somit wird bei dem veranschaulichten Ausführungsbeispiel das
Zeitintervall zwischen dezimierten Abtastungen in 1024 Teile unterteilt.
Im Falle des I-Interpolators 108 wird das Signal mit einem
,0'-wertigen Bit
höchster
Wertigkeit ausgefüllt,
und das Interpolator-Steuersignal MU ist ein 11-Bit-Signal, das
andernfalls unverändert
von der NCD-Schaltung 132 (in 1) empfangen
wird. Im Fall des Q-Interpolators 118 wird jedoch in der
Addierschaltung 134 (in 1) ein Signal mit
dem Wert, der 1/2 der dezimierten Abtastperiode darstellt, dem Interpolator-Steuersignal von
der NCD-Schaltung 132 hinzugefügt. Bei der dargestellten Ausführungsform
hat dieses Signal den Wert von 512.
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Somit
ist das Interpolator-Steuersignal MU bei dem Q-Interpolator 118 ein 11-Bit-signal,
das Werte zwischen 512 und 1535 hat. Vor Zuführung zu der Interpolationsschaltung 70 wird
das empfangene Interpolator-Steuersignal MU in Zweier-Komplement-Form durch
Subtrahieren von 512 von ihm in der Subtraktionsschaltung 250 umgewandelt.
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Die
Kombination von Vor-Kompensationsfilter 50 und Interpolationsschaltung 70 erzeugt
interpolierte Abtastungen mit einem zwischenzeitlichen Ort zwischen
dezimierten Abtastzeiten, wobei die Steuerung durch das Interpolator-Steuersignal
MU in einer in größeren Einzelheiten
nachfolgend beschriebenen Weise erfolgt.
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4 ist
ein Blockschaltbild eines Vor-Kompensationsfilters 50,
das in dem in 3 dargestellten Interpolator 108 verwendet
wird. Ein Eingangsanschluss des Vor-Kompensationsfilters ist mit dem I-Dezimator 106 (in 1)
verbunden. Der Eingangsanschluss IN ist mit einer Reihenschaltung
von Verzögerungsschaltungen 51 bis 57 verbunden.
Entsprechende Ausgangsanschlüsse
der Verzögerungsschaltungen 51 bis 57 sind
mit Eingangsanschlüssen von
entsprechenden gemäß Anzapfung
bewertenden Schaltungen 61 bis 67 verbunden. Die
Bewertungen der Anzapfungs-Bewertungsschaltungen 61 bis 67 sind: –1, 8, –32, 96, –32, 8 und –1. Entsprechende Ausgangsanschlüsse der
Anzapfungs-Bewertungsschaltungen 61 bis 67 sind
mit entsprechenden Eingangsanschlüssen einer Addierschaltung 68 verbunden.
Ein Ausgangsanschluss der Addierschaltung 68 ist mit einem
Eingangsanschluss einer Normierungs-Bewertungsschaltung 69 verbunden,
die eine Bewertung von 11 ÷ 512
hat. Ein Ausgangsanschluss der Normierungs-Bewertungsschaltung 68 ist
mit dem Eingangsanschluss der Interpolationsschaltung 17 (in 3)
verbunden. Das Vor-Kompensationsfilter 50 arbeitet
in bekannter Weise, um die Vor- Kompensation
für eine
durch die Interpolationsschaltung 70 eingeführte Frequenzverzerrung
vorzusehen.
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5 ist
ein Blockschaltbild einer Interpolationsschaltung 70, die
in dem in 3 dargestellten Interpolator 108 verwendet
wird. In 5 ist ein Eingangsanschluss
IN mit dem Ausgangsanschluss des Vor-Kompensationsfilters 50 (in 3)
verbunden. Der Eingangsanschluss IN ist mit einer Reihenschaltung
und Verzögerungsschaltungen 71 bis 75 verbunden.
Ein Ausgangsanschluss der Verzögerungsschaltung 71 ist
mit einem ,1'-Eingangsanschluss
eines ersten Multiplexers 76 verbunden. Ein Ausgangsanschluss
der Verzögerungsschaltung 72 ist mit
einem ,0'-Eingangsanschluss
des ersten Multiplexers 76 und mit einem ,1'-Eingangsanschluss
eines zweiten Multiplexers 77 verbunden. Ein Ausgangsanschluss
der Verzögerungsschaltung 73 ist
mit einem ,0'-Eingangsanschluss
des zweiten Multiplexers 77 und mit einem ,1'-Eingangsanschluss
eines dritten Multiplexers 78 verbunden. Ein Ausgangsanschluss der
Verzögerungsschaltung 74 ist
mit einem ,0'-Eingangsanschluss
des dritten Multiplexers 78 und mit einem ,1'-Eingangsanschluss
eines vierten Multiplexers 79 verbunden. Ein Ausgangsanschluss
der Verzögerungsschaltung 73 ist
mit einem ,0'-Eingangsanschluss
des vierten Multiplexers 79 verbunden. Das Bit höchster Wertigkeit
des Interpolator-Steuersignals MU (MU(10)) wird gemeinsam den entsprechenden
Steueranschlüssen
des ersten, zweiten, dritten und vierten Multiplexers 76 bis 79 zugeführt.
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Ein
Ausgangsanschluss des ersten Multiplexers 76 wird den entsprechenden
Eingangsanschlüssen
von Bewertungsschaltungen 84 und 88 zugeführt, die
Wertigkeiten von –1
bzw. 1 haben. Ein Ausgangsanschluss des zweiten Multiplexers 77 ist
mit entsprechenden Eingangsanschlüssen von Bewertungsschaltungen 83, 87, 90 und 92 verbunden,
die Wertigkeiten von 3, –1, –1 bzw.
1/2 haben. Ein Ausgangsanschluss des dritten Multiplexers 78 ist
mit entsprechenden Eingangsanschlüssen von Bewertungsschaltungen 82, 86, 89 und 91 verbunden,
die Wertigkeiten von –3, –1, 1 bzw.
1/2 haben. Ein Ausgangsanschluss des vierten Multiplexers 79 ist
mit entsprechenden Eingangsanschlüssen von Bewertungsschaltungen 81 und 85 verbunden,
die Wertigkeiten von 1 bzw, 1 haben.
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Entsprechende
Ausgangsanschlüsse
von Bewertungsschaltungen 81 bis 84 sind mit entsprechenden
Eingangsanschlüssen
einer Addierschaltung 83 verbunden. Entsprechende Ausgangsanschlüsse von
Bewertungsschaltungen 85 bis 88 sind mit entsprechenden
Eingangsanschlüssen
einer Addierschaltung 94 verbunden. Entsprechende Ausgangsanschlüsse von
Bewertungsschaltungen 89 und 90 sind mit entsprechenden
Eingangsanschlüssen
einer Addierschaltung 95 verbunden und entsprechende Ausgangsanschlüsse von
Bewertungsschaltungen 91 und 92 sind mit entsprechenden
Eingangsanschlüssen
der Addierschaltung 96 verbunden.
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Ein
Ausgangsanschluss der Addierschaltung 93 ist mit entsprechenden
Eingangsanschlüssen
von Bewertungsschaltungen 97 und 98 verbunden,
die Wertigkeiten von 1 ÷ 8
bzw. 23 ÷ 128
haben, und ein Ausgangsanschluss der Addierschaltung 94 ist
mit entsprechenden Eingangsanschlüssen von Bewertungsschaltungen 99 und 100 verbunden,
die Wertigkeiten von 31 ÷ 128
bzw. 3 ÷ 164
haben. Ein Ausgangsanschluss der Bewertungsschaltung 97 ist
mit einem ersten Eingangsanschluss eines Multiplizierers 11 verbunden.
Ein Ausgangsanschluss des Multiplizierers 11 ist mit einem
ersten Eingangsanschluss einer Addierschaltung 12 verbunden.
Ein zweiter Eingangsanschluss der Addierschaltung 12 ist
mit einem Ausgangsanschluss der Bewertungsschaltung 99 verbunden.
Ein Ausgangsanschluss der Addierschaltung 12 ist mit einem
ersten Eingangsanschluss eines Multiplizierers 13 verbunden.
Ein Ausgangsanschluss des Multiplizierers 13 ist mit einem ersten
Eingangs anschluss einer Addierschaltung 14 verbunden. Ein
zweiter Eingangsanschluss der Addierschaltung 14 ist mit
einem Ausgangsanschluss der Bewertungsschaltung 90 verbunden,
und ein dritter Eingangsanschluss der Addierschaltung 14 ist
mit einem Ausgangsanschluss der Addierschaltung 95 verbunden.
Ein Ausgangsanschluss der Addierschaltung 14 ist mit einem
ersten Eingangsanschluss eines Multiplizierers 15 verbunden.
Ein Ausgangsanschluss des Multiplizierers 15 ist mit einem
ersten Eingangsanschluss einer Addierschaltung 16 verbunden.
Ein zweiter Eingangsanschluss der Addierschaltung 16 ist
mit einem Ausgangsanschluss der Bewertungsschaltung 100 verbunden
und ein dritter Eingangsanschluss der Addierschaltung 16 ist
mit einem Ausgangsanschluss der Addierschaltung 96 verbunden.
Ein Ausgangsanschluss der Addierschaltung 16 erzeugt die
interpolierte I-Abtastung
und ist mit einem Eingangsanschluss des angepassten I-Filters 110 (in 1)
verbunden. Die zehn Bits mit niedrigster Wertigkeit des Interpolator-Steuersignals
von der Subtraktionsschaltung 250 (von 3)
ist mit entsprechenden zweiten Eingangsanschlüssen von Multiplizierern 11, 13 und 15 verbunden.
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Im
Betrieb nehmen die Verzögerungsschaltungen 71 bis 75 dezimierte
Abtastungen auf, aus denen die interpolierte Abtastung berechnet
wird. Die Multiplexer 76 bis 79 arbeiten für die Möglichkeit, eine
ganze Interpolations-Verzögerungsperiode
(in dem Q-Interpolator 118) einzustellen. Wie oben beschrieben
wurde, ist dies in dem I-Interpolator 108 nicht möglich, und
das elfte Bit höchster
Wertigkeit des Interpolator-Steuersignals MU wird immer mit ,0' bewertet. Im Fall
des Q-Interpolators 118 kann der Wert des Interpolator-Steuersignals
jedoch Werte von 1/2 bis 1 - 1/2 einer dezimierten Abtastverzögerung darstellen.
Wenn der Interpolator-Verzögerungswert
kleiner als 1 ist, dann ist das Bit höchster Wertigkeit des Interpolator-Steuersignals
MU ein logisches ,0'-Signal,
wie bei dem I-Interpolator 108. Wenn je doch der Verzögerungswert
größer als
1 ist, dann ist das Bit größter Wertigkeit
des Interpolator-Steuersignals MU (d.h. MU(10)) ein logisches ,1'-Signal.
-
Wenn
das Bit höchster
Wertigkeit des Interpolator-Steuersignals
MU (MU(10)) ein logisches ,0'-Signal
ist, werden die ,0'-Eingangsanschlüsse der Multiplexer 76 bis 79 mit
ihren Ausgangsanschlüssen verbunden,
und wenn das Bit höchster
Wertigkeit des Interpolator-Steuersignals MU (MU(10)) ein logisches
,1'-Signal ist,
werden die ,I'-Eingangsanschlüsse der
Multiplexer 76 bis 79 mit ihren Ausgangsanschlüssen verbunden.
Wenn somit die Interpolator-Verzögerung
kleiner als 1 ist (d.h. MU(10) ist ,0'), werden die Ausgangsanschlüsse der
Verzögerungsschaltungen 72 bis 75 mit
Eingangsanschlüssen
der zu interpolierenden Bewertungsschaltungen 81 bis 92 verbunden.
Wenn die Interpolator-Verzögerung 1 oder
größer ist
(d. h. MU(10) ist ,1'),
werden die Ausgangsanschlüsse
der Verzögerungsschaltungen 71 bis 74 mit
den Eingangsanschlüssen
der zu interpolierenden Bewertungsschaltungen 81 bis 92 verbunden.
Dies kompensiert die Möglichkeit
einer ganzzahligen Interpolator-Verzögerung in dem Q-Interpolator 118.
Es ist möglich,
den I-Interpolator ohne die Multiplexer 76 bis 79 auszuführen. Statt
dessen werden die entsprechenden Ausgangsanschlüsse der Verzögerungsschaltungen 72 bis 75 unmittelbar
mit den Eingangsanschlüssen
der entsprechenden Bewertungsschaltungen verbunden, wie in 5 dargestellt.
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Die
Kombination der Bewertungsschaltungen 81 bis 92,
der Addierschaltungen 93 bis 96, der Bewertungsschaltungen 97 bis 100 und
der Reihe von Multiplizierern und Addierschaltungen 11 bis 16 liefern
die Interpolation unter Steuerung des Zweier-Komplement-Steuersignals (MU(0:9) – 512) aus der
Subtraktionsschaltung 250 in einer bekannten Weise. Der
Fachmann wird verstehen, dass das in 4 dargestellte
Vor-Kompensationsfilter 50 und/oder der in 5 dargestellte
Interpolator 70 mit einer Pipeline-Architektur ausgeführt werden
können,
um den erforderlichen Durchsatz ohne Änderung der Reaktionseigenschaften
des Vor-Kompensationsfilters 50 oder des Interpolators 70 zu ändern. Außerdem würde das
Vor-Kompensationsfilter 50 in transponierter Form ausgeführt.
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Der
Fachmann wird auch verstehen, dass es möglich ist, ein Filter herzustellen,
das eine Gruppenverzögerung
von n – 1/2
dezimierten Abtastperioden hat. Ein solches Filter würde mit
der Q-Interpolationsschaltung 118 von 5 verkettet
sein, und eine entsprechende Verzögerung von n dezimierten Abtastperioden
würden
mit dem I-Interpolator 108 verkettet sein. Das Filter würde eine
Verzögerung
von n – 1/2 dezimierten
Abtastperioden verursachen und würde die
Notwendigkeit für
die Addierschaltung 134 (von 1) und der
Multiplexer 76 bis 79 überflüssig machen. Die entsprechende
Verzögerung
könnte
in dem Vor-Kompensationsfilter 50 für den I-Interpolator 108 ausgeführt werden.
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6 ist
ein ausführlicheres
Blockschaltbild eines in 1 dargestellten Phasenfehler-Detektors 126.
In 4 ist ein I-Abtast-Eingangsanschluss
(I SAMP) mit dem Ausgangsanschluss des I-Interpolators 108 verbunden,
und ein Q-Abtast-Eingangsanschluss
(Q SAMP) ist mit dem Ausgangsanschluss des Q-Interpolators 118 (von 1)
verbunden. Der I SAMP-Eingangsanschluss
ist mit einer Serienschaltung aus einem Verzögerungselement 202,
einem Verzögerungselement 203 und
einem invertierenden Eingangsanschluss einer Summierungsschaltung 208 verbunden.
Der I SAMP-Eingangsanschluss ist auch mit einem zweiten Eingangsanschluss
der Summierungsschaltung 208 verbunden. Ein Ausgangsanschluss
der Summierungsschaltung 208 ist mit einem ersten Eingangsanschluss
eines Multiplizierers 210 verbunden, und ein Ausgangsanschluss des
Verzögerungselements 202 ist
auch mit einem zweiten Eingangsanschluss des Multiplizierers 210 verbunden.
Ein Ausgangsanschluss des Multiplizierers 210 ist mit einem
ersten Eingangsanschluss einer Summierungsschaltung 214 verbunden.
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Der
Q SAMP-Eingangsanschluss ist mit einer Reihenverbindung aus einem
Verzögerungselement 204,
einem Verzögerungselement 205 und
einem invertierenden Eingangsanschluss einer Summierungsschaltung 206 verbunden.
Der Q SAMP-Eingangsanschluss ist auch mit einem zweiten Eingangsanschluss
der Summierungsschaltung 206 verbunden. Ein Ausgangsanschluss
der Summierungsschaltung 206 ist mit einem ersten Eingangsanschluss
eines Multiplizierers 212 verbunden, und ein Ausgangsanschluss
des Verzögerungselements 204 ist
auch mit einem zweiten Eingangsanschluss des Multiplizierers 212 verbunden.
Ein Ausgangsanschluss des Multiplizierers 212 ist mit einem zweiten
Eingangsanschluss der Summierungsschaltung 214 verbunden.
Ein Ausgangsanschluss der Summierungsschaltung 214 erzeugt
ein Signal, das den Phasenfehler zwischen den mit dem Sender synchronisierten
Abtastsignalen, die von der NCD-Schaltung 132 im Empfänger erzeugt
werden, und der aktuellen Abtastzeit des übertragenen Signals darstellt,
alles in bekannter Weise.
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7 ist
ein ausführlicheres
Blockschaltbild des in 1 dargestellten Schleifenfilters 128.
Der Ausgang des Phasenfehler-Detektors 126 (von 6)
ist mit entsprechenden Teilern 20 und 22 verbunden,
die bei dem dargestellten Ausführungsbeispiel
als Tonnen-Schieber (barrel shifters) ausgebildet sind. Dem Schieber 20 wird
eine integrale Filterschleifen-Konstante Ki zugeführt, und
eine der Schleife proportionale Konstante Kp wird dem Schieber 22 zugeführt. Die
Werte der integralen Schleifen-Konstante
Ki und der der Schleife proportionalen Konstante Kp werden durch
einen System-Mikroprozessor (nicht dargestellt) in bekannter Weise
berechnet und den Teilern 20 bzw. 22 über entsprechende Register
(ebenfalls nicht dargestellt) zugeführt, die durch den Mikroprozessor
gesetzt werden.
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Der
Ausgang des Teilers 20 ist mit einem ersten Eingangsanschluss
einer Addierschaltung 24 verbunden. Der Ausgang der Addierschaltung 24 ist mit
einem Eingangsanschluss einer Verzögerungseinheit 26 verbunden,
die durch das ADC-Taktsignal von dem ADC-Taktsignal-Generator 150 (von 2) getaktet
wird, was durch das Symbol-Takt-Auslösesignal von der NCD-Schaltung 132 (von 1)
ausgelöst
wird. Der Ausgang der Verzögerungseinheit 26 ist
mit einem zweiten Eingangsanschluss der Addierschaltung 24 und
einem ersten Eingangsanschluss einer Addierschaltung 28 verbunden.
Das Signal von dem Teiler 20 wird in der Addierschaltung 24 mit
einer verzögerten
Version jenes Signals von der Verzögerungseinheit 26 summiert.
Der Ausgangsanschluss des Teilers 22 ist mit einem zweiten
Eingangsanschluss der Addierschaltung 28 verbunden. Das
Signal von der Verzögerungseinheit 26 wird
in der Addierschaltung 28 mit dem Ausgang des Teilers 22 summiert.
Die beiden Teiler 20 und 22, die Addierschaltungen 24 und 28,
die Verzögerungseinheit 26 und
die Invertereinheit 30 bilden in Kombination das Schleifenfilter 128 zweiter
Ordnung. Der Ausgang der Invertereinheit 30 bildet den
Ausgang des Schleifenfilters 128. Dieser Ausgang stellt
die Phasendifferenz zwischen den interpolierten I-Abtastungszeiten und
der idealen Abtastzeit dar, die mit dem Sendertakt synchronisiert
ist.
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Ein
nominales Verzögerungsregister 31 empfängt einen
Wert von dem System-Mikroprozessor (nicht dargestellt), der eine
nominale oder erwartete Zeitverzögerung
zwischen mit dem Sender synchronisierten dezimierten I-Abtastzeiten
darstellt. Dieser nominale Verzögerungswert
wird von dem System-Mikroprozessor in einer in größeren Einzelheiten
noch zu beschreibenden Weise berechnet. Bei dem dargestellten Ausführungsbeispiel
wird das empfangene Signal mit dem Zweifachen der Symbolrate abgetatet,
so dass die nominale Verzögerung zwischen
den Abtastsignalen gleich dem halben erwarteten Intervall zwischen übertragenen
Symbolen ist. Der Ausgang des nominalen Verzögerungsregisters 31 ist
mit einem ersten Eingangsanschluss einer Summierungsschaltung 130 verbunden.
Der Ausgang des Schleifenfilters 128 wird mit dem vorbestimmten
nominalen Verzögerungswert
in der Summierungsschaltung 130 summiert. Das Ausgangssignal
von der Summierungsschaltung 130 ist ein digitales Signal,
das die Augenblickszeit zwischen Abtastungen darstellt, die mit
dem Sender-Symboltakt synchronisiert sind. Das nominale Verzögerungsregister 31 ist
so ausgebildet, dass es der Empfänger-Zeitsteuerschleife
erlaubt, zunächst
eng an die ankommende Symbolrate angenähert zu sein, um die Erfassung
zu beschleunigen. Der Fangbereich des Systems ist nur durch die
Eigenschaften des Phasenfehler-Detektors 126 begrenzt.
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Der
Wert des Signals von der Summierungsschaltung 130 ist eine
Festpunktzahl, die in Form einer Zahl von dezimierten I-Abtastperioden ausgedrückt wird,
die ihrerseits zweimal so groß wie
die ADC-Abtastperiode ist und einen ganzzahligen Teil enthält, der
die Zahl von vollen I-Abtastperioden zwischen mit dem Sender synchronisierten
Abtastzeiten darstellt, und einen Bruchteil enthält, der die Abtastzeit zwischen
zwei benachbarten I-Abtastungen
darstellt. Bei dem dargestellten Ausführungsbeispiel ist das digitale
Signal von der Summierungsschaltung 130 ein digitales 26-Bit-Festpunktsignal,
wobei die beiden Bits höchster
Wertigkeit den ganzzahligen Teil und die verbleibenden Bits den
Bruchteil übertragen. Der
System-Mikroprozessor fügt
einen Wert in das nominale Verzögerungsregister 31 in
der folgenden Weise ein. Zuerst wird in das nominale Verzögerungsregister 31 ein
Si gnal mit dem logischen Wert ,1' eingefügt. Dann
wird dieses Signal 24 Plätze
nach links verschoben. Hierdurch wird das Signal mit der logischen
,1' in das Bit mit
geringster Wertigkeit des ganzzahligen Teils platziert. Dies kann
durch den digitalen logischen Ausdruck ausgedrückt werden: 1 << RS – IS (1)worin RS
die nominale Verzögerungsregistergröße ist,
z.B. 26 Bits bei dem dargestellten Ausführungsbeispiel, und IS ist
die Größe des ganzzahligen
Teils, z.B. 2 Bits bei dem vorliegenden Ausführungsbeispiel. In dem dargestellten
Ausführungsbeispiel
wird dieser Ausdruck: 1 << (26 – 2) (2)
-
Dann
wird durch den System-Mikroprozessor eine Berechnung vorgenommen,
um die nominale Verzögerung
zwischen mit dem Sender synchronisierten Abtastungen zu bestimmen,
ausgedrückt
als eine Zahl von dezimierten I-Abtast-Taktperioden mit fester Frequenz: D = FR/(2 × S) (3)
-
Hierin
ist D die nominale Verzögerung
zwischen mit dem Sender synchronisierten Abtastungen, ausgedrückt als
eine Zahl von dezimierten I-Abtastperioden mit fester Frequenz,
FR ist die feste Frequenz der dezimierten I-Abtastungen, und S ist
die Sender-Symbolfrequenz.
Das Ergebnis dieser Berechnung wird mit den früheren Inhalten des nominalen
Verzögerungsregisters 31 kombiniert.
Um den Wert ,1' zu
kompensieren, der bereits in das nominale Verzögerungsregister 31 durch
die Ergebnisse der Ausdrücke
(1) und/oder (2) eingefügt
ist, muss der Wert 1 von dem in der Gleichung (3) berechneten nominalen
Verzögerungswert
D subtra hiert werden. Somit ist der Ausdruck, der den nominalen
Verzögerungswert
beschreibt, der durch den System-Mikroprozessor (von 1)
in das nominale Verzögerungsregister 31 platziert
worden ist: DR31 = (1 << (26 – 2)) × ((FR/(2 × S)) – 1) (4)
-
Hierin
ist DR31 der in dem nominalen Verzögerungsregister 31 durch
den System-Mikroprozessor gespeicherte Wert. Das am Ausgangsanschluss der
Addierschaltung 130 erzeugte 26-Bit-Steuersignal wird dem Eingangsanschluss
der NCD-Schaltung 132 (von 1) zugeführt.
-
8 ist
ein ausführlicheres
Blockschaltbild der in 1 veranschaulichten NCD-Schaltung 132. Das
Steuersignal von der Addierschaltung 130 (von 1)
wird einem Eingangsanschluss eines Multiplexers 34 zugeführt. Der
andere Multiplexer-Eingangsanschluss
empfängt
einen Wert, der einen Wert von –1
darstellt. Ein erster Eingangsanschluss einer Addierschaltung 36 ist
mit dem Ausgang des Multiplexers 34 verbunden. Der Ausgangsanschluss der
Addierschaltung 36 ist mit einer Verzögerungseinheit 38 verbunden,
die als Akkumulator funktioniert. Der Akkumulator 38 wird
durch das ADC-Taktsignal getaktet, was durch das dezimierte Abtast-Taktsignal
mit fester Frequenz von der Torschaltung 156 (von 2)
wirksam gemacht wird (d.h. dasselbe Taktauslösesignal, das den I-Dezimator 106 und
das Ausgangs-Verzögerungselement 162 des
Q-Dezimators 116 wirksam macht). Der Ausgang des Akkumulators 38 ist
ein digitales Signal, das eine Zeit darstellt, die bis zur nächsten mit
dem Sender synchronisierten Abtastung verbleibt. Das digitale Signal
von dem Akkumulator 38 enthält einen ganzzahligen Teil,
der die Zahl von I-Abtast-Zeitperioden
bis zur nächsten
mit dem Sender synchronisierten Abtastung darstellt, und einen Bruchteil,
der den zu sätzlichen
Bruchteil einer I-Abtastzeit bis zur nächsten mit dem Sender synchronisierten
Abtastung darstellt.
-
Bei
dem dargestellten Ausführungsbeispiel ist
das digitale Ausgangssignal des Akkumulators 38 ein eine
Verzögerung
darstellendes digitales 26-Bit-Festpunktsignal, bei dem die zwei
bedeutsamsten Bits den ganzzahligen Teil übertragen und die verbleibenden
Bits den Bruchteil. Ein Fachmann auf dem Gebiet der digitalen arithmetischen
Schaltungen wird verstehen, dass verschiedene Akkumulatorgrößen und
Formate verwendet werden könnten.
Das Signal des Akkumulators 38 wird einem Selektor 40 für einen
ganzzahligen Teil zugeführt,
der die zwei Bits mit höchster
Wertigkeit von dem Signal (Bits 0 – 1) auswählt. Der ganzzahlige Teil wird
einer Komparatorschaltung 140 zugeführt, die ein Signal erzeugt,
wenn der ganzzahlige Teil gleich null ist. Das Signal des Akkumulators 38 wird
auch einem Selektor 48 für Bruchteile zugeführt, der
ein Signal MU erzeugt, das die zehn Bits mit größter Wertigkeit des Bruchteils
des Interpolator-Verzögerungssignals (Bits
2 – 11)
enthält.
Das MU-Signal wird dem Steuer-Eingangsanschluss des I-Interpolators 108 und dem
Steuer-Eingangsanschluss des Q-Interpolators 118 über die
Addierschaltung 134 zugeführt (wie in 1 dargestellt).
Das volle 26-Bit-Signal des Akkumulators 38 wird einem
zweiten Eingangsanschluss der Addierschaltung 36 zugeführt.
-
Der
Ausgang des Komparators 41 wird einem Steuer-Eingangsanschluss
des Multiplexers 34 und einem Verzögerungselement 42 zugeführt. Das Verzögerungselement 42 liefert
eine Verzögerung, die
erforderlich ist, um die Verzögerung
zwischen der Erzeugung des Interpolator-Steuersignals MU und dem
entsprechenden Ausgang des Phasendetektors 16 anzupassen,
der als Reaktion auf das Steuersignal erzeugt wird. Der Ausgang
des Zeitverzögerungselements 42 ist
das Abtast-Taktauslösesignal und
wird auch einem Takt-Eingangsanschluss eines Modulo-2-Zählers 44 und
einem ersten Eingangsanschluss eines UND-Gatters 46 zugeführt. Ein
Ausgangsanschluss des Modulo-2-Zählers 44 ist
mit einem zweiten Eingangsanschluss des UND-Gatters 46 verbunden.
Der Ausgang des UND-Gatters 46 erzeugt das Symbol-Taktauslösesignal.
Der Modulo-2-Zähler 44 enthält zum Beispiel
ein Flip-Flop vom D-Typ und teilt bei diesem Ausführungsbeispiel
durch 2. Diese Operation wird bei dieser Anwendung verwendet, wenn
zwei Abtastungen pro Symbol vorgesehen werden. Bei anderen Anwendungen,
bei denen zum Beispiel vier Abtastungen pro Symbol verwendet werden,
würde der
Zähler 44 ein
Modulo-4-Zähler
sein und eine durch 4 teilende Funktion vorsehen.
-
Im
Betrieb ist die Frequenz des dezimierten Abtasttaktes mit fester
Frequenz geringfügig
höher als
das Zweifache der höchsten
erwarteten Sender-Symbolfrequenz. Der System-Mikroprozessor berechnet
die nominale oder erwartete Abtastzeit-Periode für die Symbolrate des gegenwärtig empfangenen
Signals und lädt
diesen Wert in das nominale Verzögerungsregister 31.
Hierdurch wird die Operation der NCD-Schaltung 132 bei
annähernd der
richtigen Abtastperiode gestartet. Der Phasenfehler-Detektor 126 und
das zugeordnete Schleifenfilter 128 arbeiten zusammen,
um die NDC-Schaltung 132 auf
die aktuelle Symbolrate des gesendeten Signals einzustellen und
zu verriegeln. Das Abtast-Taktauslösesignal von dem Verzögerungselement 42 und
das Symbol-Taktauslösesignal
von dem UND-Gatter 46 werden von stromabwärtigen Verarbeitungselementen
in der Signalverarbeitungskette verwendet. Zum Beispiel empfangen
die Impulsformungs-Filter 110 und 120 (von 1)
sowohl den Abtasttakt mit der festen Frequenz als auch das Abtast-Auslöse-Taktsignal.
-
Wie
oben beschrieben wurde, erzeugt die Summierungsschaltung 130 (von 1)
ein digitales Signal, das die nominale Zeitver zögerung von einer mit dem Sender
synchronisierten Abtastung zur nächsten
darstellt. Der NCD-Akkumulator 38 erzeugt ein digitales
Signal, das die Augenblickszeit darstellt, die bis zur nächsten mit
dem Sender synchronisierten Abtastzeit verbleibt. Bei dem dargestellten
Ausführungsbeispiel
werden diese eine Zeit darstellenden Signale durch ein binäres Festpunkt-26-Bit-Wort dargestellt,
wobei die beiden Bits mit höchster
Wertigkeit den ganzzahligen Teil und die übrigen Bits den Bruchteil übertragen.
Der durch diese Signale dargestellte Zeitwert wird in Form von Perioden
des dezimierten Abtasttaktes mit fester Frequenz von der Torschaltung 156 (von 2)
ausgedrückt.
Das eine Zeit darstellende Signal des dargestellten Ausführungsbeispiels
hat einen Bereich von 0 bis 4 – 2-24. Zum Beispiel stellt ein ,1'-Wert eine Periode des dezimierten Abtasttaktes
mit fester Frequenz dar und hat den Wert 01 0000 0000 0000 0000
0000 00002, indem der Index 2 beschreibt,
dass der Wert auf der Basis 2, oder binärem Format, dargestellt wird.
-
Wenn
der ganzzahlige Teil der in dem Akkumulator 38 gespeicherten
Zeitverzögerung
größer als null
ist, muss mehr als eine dezimierte Abtastperiode mit fester Frequenz
verstreichen, bevor die nächste mit
dem Sender synchronisierte Abtastung vorzunehmen ist. In diesem
Zustand ist der Ausgang des Komparators 41 ein logisches
,0'-Signal. Der
Multiplexer 34 wird durch das logische ,0'-Signal am Komparator 41 konditioniert,
um das Signal mit dem Wert –1
der Addierschaltung 36 zuzuführen. Die Addierschaltung 36 fügt ihrerseits
das –1-Signal
dem Wert des Signals in dem Akkumulator 38 zu (d.h. subtrahiert
1 davon) und speichert den neuen verminderten Wert in dem Akkumulator 38.
Als Ergebnis wird der Wert in dem Akkumulator um 1 vermindert, und
der ganzzahlige Teil des Wertes des Akkumulators 38 wird
abwärts gezählt. Weil
außerdem
der Ausgang des Komparators 41 ein Signal mit einer logischen
,0' ist, sind weder
das Abtast-Taktauslösesignal
noch das Symbol-Taktauslösesignal
(beide in geeigneter Weise durch die Verzögerungseinheit 42 verzögert) aktiv. Dies
setzt sich fort, bis der ganzzahlige Teil null ist.
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Der
Bruchteil des Wertes des Akkumulators 38 stellt den Bruchteil
einer dezimierten Abtastperiode mit fester Frequenz dar, bis die
nächste
mit dem Sender synchronisierte Abtastung vorzunehmen ist. Die zehn
Bits mit höchster
Wertigkeit des Bruchteils (MU) dienen zur Steuerung der I- und Q-Interpolatoren 108 und 118,
wie oben beschrieben. Wenn keine weiteren vollständigen dezimierten Abtastperioden mit
fester Frequenz verbleiben, bis die nächste mit dem Sender synchronisierte
Abtastung vorzunehmen ist, ist der ganzzahlige Teil des Signals
im Akkumulator 38 gleich null. In diesem Fall ist das Ausgangssignal
von dem Komparator 31 ein Signal mit logischer ,1'.
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Wenn
das Ausgangssignal von dem Komparator ein Signal mit logischer ,1' ist, wird eine interpolierte
Abtastung von den I- und
Q-Interpolatoren 108 und 118 zu einer Zwischenzeit
vorgenommen, die durch den MU-Signalteil (d.h. die 10 Bits mit höchster Wertigkeit)
des Bruchteils des Wertes des Akkumulators 38 gesteuert
wird, und ein Abtast-Taktauslösesignal
wird erzeugt, um die stromabwärtige
Schaltung wirksam zu machen, um einzutakten und diese neu erzeugte
Abtastung zu verarbeiten. Außerdem
wird der Modulo-2-Zähler 44 getaktet,
und wenn es eine Sender-Symbolzeit
ist, erzeugt das UND-Gatter 46 ebenfalls ein Symbol-Taktauslösesignal.
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Zur
gleichen Zeit wird der Multiplexer 34 konditioniert, um
das Signal von der Addierschaltung 130 (von 1)
zur Addierschaltung 36 zu schicken. Die Addierschaltung 36 kombiniert
die ideale mit dem Sender synchronisierte Abtastperiode von der
Addierschaltung 130 mit dem Bruchteil von dem Akkumulator 38 (der ganzzahlige
Teil ist null, wie oben beschrieben). Auf diese Weise wird die verbleibende Zeit,
bis die nächste
mit dem Sender synchronisierte Abtastung vorzunehmen ist, in den
Akkumulator 38 platziert. Die Schleife wird durch den Steuersignalwert
der NCD-Schaltung 132 geschlossen,
der sich als Reaktion auf das Ausgangssignal des Phasenfehler-Detektors 126 über das
Schleifenfilter 128 und die Addierschaltung 130 ändert.
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9 ist
ein Blockschaltbild einer alternativen Ausführungsform eines QAM-Symbol-Takt-Rückgewinnungssystems
gemäß der vorliegenden
Erfindung. In 9 sind gleiche Elemente wie
in 1 mit denselben Bezugsziffern versehen und werden
nachfolgend nicht in Einzelheiten beschrieben. In 9 ist
der Ausgangsanschluss des ADC 102 mit einem Eingangsanschluss
eines Interpolators 103 verbunden. Ein Ausgangsanschluss
des Interpolators 103 ist mit der Reihenschaltung des I-Demodulators 104 und
des I-Dezimators 106, und mit der Reihenschaltung des Q-Demodulators 114 und
des Q-Dezimators 116 verbunden. Der Ausgangsanschluss des
I-Dezimators 106 ist mit dem I-Anpassungsfilter 110 verbunden,
und der Ausgangsanschluss des Q-Dezimators 116 ist
mit dem Eingangsanschluss des Q-Anpassungsfilters 120 verbunden.
Der Rest des in 9 dargestellten Systems ist
derselbe wie bei dem in 1 dargestellten System.
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In 9 arbeitet
der Interpolator 103 in ähnlicher Weise wie bei dem
System von 1, ausgenommen, dass die interpolierten
Abtastungen mit dem Vierfachen der empfangenen QAM-Hilfsträgerfrequenz
(4 × fsc), und ausgerichtet mit den In-Phaseund
Quadratur-Komponenten durch den Interpolator 103 erzeugt
werden. In diesem Fall stellt die nominale Verzögerung, die der Addierschaltung 130 zugeführt wird,
die nominale Zeitperiode zwischen 4 × fsc Abtastungen
dar, ausgedrückt
in Form einer Zahl von Zyklen des ADC-Abtasttaktes mit fester Frequenz.
Die NCD-Schaltung 132' erzeugt ein Interpolator-Steuersignal,
das den Bruchteil einer ADC-Abtastperiode darstellt, bis die nächste 4 × fsc-Abtastung auftritt. Diese interpolierten
Abtastungen werden den Demodulatoren 104 und 114 und den
Dezimatoren 106 und 116 zugeführt, um die I- und Q-Abtastströme zu erzeugen.
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Der
Fachmann wird verstehen, dass in dem in 9 veranschaulichten
System zwar nur ein einzelner Interpolator benötigt wird, dass der Interpolator
aber eine bessere Funktion haben und mit dem Vierfachen der Symbolrate
anstatt dem Zweifachen der Symbolrate wie bei dem System in 1 arbeiten
muss.