DE69434262T2

DE69434262T2 - Trägerrückgewinnungsschaltung für Offset-QPSK-Demodulatoren

Info

Publication number: DE69434262T2
Application number: DE69434262T
Authority: DE
Inventors: Kenichiro Minato-ku Chiba
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-08-05
Filing date: 1994-08-04
Publication date: 2006-03-23
Anticipated expiration: 2014-08-05
Also published as: DE69434262D1; NO942879L; EP0637883B1; EP0637883A3; US5485489A; JPH0750700A; NO942879D0; JP2797916B2; EP0637883A2

Description

Die vorliegende Erfindung betrifft eine Trägerrückgewinnungs(CR)schaltung und insbesondere eine Trägerrückgewinnungsschaltung für Offset-QPSK- (Offset-Quadratur-Phasenumtastung; O-QPSK) Modulatoren, in denen das Präambelfeld zweier Sequenzen oder Folgen von Burstsignalen, die einer Quadraturmodulation durch das O-QPSK-System unterzogen werden, auf ein vorgeschriebenes Bitmuster gesetzt sind.
Sowohl das O-QPSK-System als auch das QPSK- (Quadratur-Phasenumtastung) System sind Digitalsignalmodulationssysteme mit dem gemeinsamen Merkmal, daß zwei Träger mit zwei Folgen von Binärzeichen, deren Phasen sich um 90° voneinander unterscheiden, einer Zweiphasenmodulation unterzogen werden, um zwei modulierte Träger mit einer orthogonalen Beziehung zueinander zu erzeugen, wobei vierphasenmodulierte Träger, die durch Addieren der modulierten Träger zu den beiden Anfangsträgern erhalten werden, zum Übertragungspfad ausgegeben werden, wobei jedoch zwischen diesen beiden Trägern, wie in 2 dargestellt ist, ein Unterschied in der Phasenbeziehung zwischen den beiden Binärzeichenfolgen besteht.
Daher treten, während die Phasenübergänge der Binärzeichen (Daten) der beiden Folgen auf dem Inphasenkanal (I-Kanal) und dem Quadraturkanal (Q-Kanal) im QPSK-System gleichzeitig auftreten, wie in 2(A) dargestellt ist, die Phasenübergänge von Daten der beiden Folgen auf dem I-Kanal und dem Q-Kanal im O-QPSK-System in der Mitte der jeweils anderen Datenübertragungsperiode auf.
Weil im O-QPSK-System kein 180°-Phasenübergang auftritt, werden Hüllkurvenschwankungen modulierter Träger unterdrückt, d.h. das System ist für nicht-lineare Störungen von einem nicht-linearen Übertragungspfad weniger anfällig. Dadurch ist das O-QPSK-System in einem System mit unvermeidbaren nichtlinearen Charakteristiken auf dem Übertragungspfad, wie beispielsweise bei einem Satellitenkommunikationssystem, gegenüber dem QPSK-System vorteilhaft, so daß es in Satellitenkommunikationssytemen häufiger verwendet wird.
In einem Satellitenkommunikationssystem, in dem Zeitvielfachzugriff(TDMA)signale verwendet werden, werden Signale als eine Folge kurzzeitiger Bursts übertragen. Damit die Burstsignale in einer kurzen Demodulatorsignalerfassungszeit effizient demoduliert werden können, haben sie eine Bitstruktur, gemäß der ein Präambelfeld 300, das aus einem Trägerrückgewinnungsfeld (CR-Feld) 301 und einem folgenden Bittaktrückgewinnungsfeld (BTR-Feld) 302 besteht, einem eindeutigen Wort (UW) am Kopf eines Datenfeldes 304 vorangestellt ist, wie in 3 dargestellt ist. Im CR-Feld 301 und im BTR-Feld 302 sind feste Bitmuster für die Trägerrückgewinnung bzw. die Bittaktrückgewinnung festgelegt.
Es ist bekannt, daß in einem auf dem O-QPSK-System basierenden Satellitenkommunikationssystem, in dem eine Trägerrückgewinnung und eine Taktrückgewinnung eng miteinander in Beziehung stehen, das CR-Feld 301 und das BTR-Feld 302 des Präambelfeldes 300 der Burstsignalen am geeignetsten in 4 dargestellte Muster aufweisen sollten.
Auf dem I-Kanal der beiden orthogonalen Folgen im O-QPSK-System besteht sowohl das Signal für die Trägerrückgewinnung im CR-Feld 301 als auch das Signal für die Bittaktrückgewinnung im BTR-Feld 302 vollständig aus Binärwerten "1" (oder "0"), wie in 4(A) dargestellt ist. Auf dem Q-Kanal besteht das Signal für die Trägerrückgewinnung im CR- Feld 301 jedoch vollständig aus Binärwerten "1" (oder "0), während das Signal für die Bittaktrückgewinnung im BTR-Feld 302 eine alternierende Folge von Binärwerten "1" und "0" ist, wie in 4(B) dargestellt ist.
Wenn die O-QPSK-modulierten Träger, deren Zusammensetzung des Präambelfeldes 300 sich zwischen den beiden Signalfolgen unterscheidet, wie vorstehend beschrieben wurde, durch eine synchrone Detektion demoduliert werden sollen, tritt ein Problem hinsichtlich der Konfigurierung der CR-Schaltung auf. Weil die CR-Schaltung im QPSK-System eine Costas-Schleife (Phasenregelschleife) verwendet, ist es denkbar, diese Costas-Schleife auch im O-QPSK-System zu verwenden.
In einem Satellitenkommunikationssystem wird eine Demodulation bei einem niedrigen Rauschabstand oder Träger/Rausch-Verhältnis (Verhältnis der Trägersignalleistung zur Rauschsignalleistung) ausgeführt, und außerdem ist die Länge des Präambelfeldes hinsichtlich einer Erhöhung des Signalausnutzungsgrades minimiert. Dadurch wird die Trägerrückgewinnung möglicherweise nicht innerhalb der Zeitdauer des CR-Feldes 301 abgeschlossen, wodurch am Anfang des BTR-Feldes 302 ein Phasenfehler des Trägers erhalten wird. Daher ist es wesentlich, zu gewährleisten, daß die Trägerrückgewinnung bis in das BTR-Feld 302 hinein aufrechterhalten wird.
Weil normalerweise am Anfang des BTR-Feldes 302 noch keine Taktsynchronisation erreicht worden ist, tritt das Problem auf, daß, auch wenn eine Verzögerungsschaltung in die Costas-Schleife eingefügt wird, um die Phase zwischen I-Kanal-Daten und Q-Kanal-Daten in Koinzidenz zu bringen, eine Trägerrückgewinnung im BTR-Feld 302 unmöglich werden kann, wenn das Präambelfeld wie in 4 dargestellt zusammengesetzt ist.
Daher wird, wenn versucht wird, mit dem BTR-Feld 302 mit der in 4 dargestellten Zusammensetzung die Trägerrückgewinnung in einem Zustand auszuführen, in dem kein geeigneter Abtasttakt erhalten wurde, ein Fehler im durch einen Phasenvergleicher in der Costas-Schleife erhaltenen geschätzten Phasenwert auftreten, und wenn ein spannungsgesteuerter Oszillator (VCO) durch das Ausgangssignal eines Schleifenfilters den Phasenfehler enthält, kann die CR-Schaltung aus der Phasenregelung ausrasten.
Hinsichtlich dieses Problems wird, wenn eine herkömmliche CR-Schaltung das BTR-Feld erfaßt, dem Eingang des Schleifenfilters an Stelle des Ausgangssignals eines Vierphasenvergleichers für die Dauer des BTR-Feldes ein vorgeschriebenes Bitmuster (1010) zugeführt.
1 zeigt die Konfiguration dieser herkömmlichen CR-Schaltung. In diesem Diagramm bezeichnen Bezugszeichen 11 und 12 Multiplizierer, 13 einen π/2-Phasenschieber, 15 einen spannungsgesteuerten Oszillator (VCO), 50 einen Schalter, 23 ein Schleifenfilter, 16 einen BTR-Feld-Detektor (BTR DET) und 21 eine Steuerschaltung (CONT).
In dieser Konfiguration ist in der Costas-Schleife für eine Trägerrückgewinnung im O-QPSK-System eine 1/2-Symbol-Verzögerungsschaltung 14 für eine Verzögerung um 1/2 Symbolrate eingefügt, um die Phasenübergänge zwischen den I- und Q-Kanälen von in die beiden orthogonalen Kanäle eintretenden Burstsignalen in Koinzidenz zu bringen, und gleichzeitig wird der Schalter 50 am Eingang des Schleifenfilters 23 bereitgestellt, und außerdem werden der BTR-Feld-Detektor 16 und die Steuerschaltung 21 zum Steuern des Schalters 50 bereitgestellt werden.
Durch diese Konfiguration wird ermöglicht, daß die Steuerschaltung 21 den Schalter 50 derart steuert, daß das Ausgangssignal des Vierphasenvergleichers (4ϕ COMP) 20 wäh rend des CR-Feldes 301 des in 4 dargestellten Präambelfeldes das Eingangssignal des Schleifenfilters 23 wird, und wenn das BTR-Feld 302 beginnt, wird veranlaßt, daß dem Eingang des Schleifenfilters 23 Digitalsignale mit einem Binärbitmuster (0101 ... 01) zugeführt werden. Dadurch nimmt, wenn das BTR-Feld 302 beginnt, das Ausgangssignal des Schleifenfilters 23 einen vorgegebenen niedrigen Pegelwert an, so daß verhindert wird, daß die CR-Operation durch eine fehlerhafte Rückgewinnung des optimalen Timings oder Takts am Anfang des BTR-Feldes 302 beeinflußt wird.
Die vorstehende Konfiguration ist beispielsweise in der japanischen Petentveröffentlichung Nr. 1990-1675 beschrieben. US-Patent Nr. 4871975 betrifft ebenfalls eine Trägerrückgewinnungsschaltung für Offset-QPSK-Demodulatoren.
In dieser Konfiguration kann der Träger während des BTR-Feldes stabil zurückgewonnen werden, ohne daß er durch den Abtasttakt beeinflußt wird, indem der Vektor der empfangenen Signale auf eine Achse der Phasenebene projiziert und die Amplitude dieses projizierten Vektors als Eingangssignal des Phasenfilters verwendet wird.
Bei der vorstehend beschriebenen CR-Schaltung besteht jedoch daß Problem, daß die Costas-Schleifenregelung im BTR-Feld nicht auf der Basis eines exakt bestimmten Phasenfehlers des Trägers, sondern auf der Basis einer Phasendifferenz ausgeführt wird, die unter Verwendung der Differenz des projizierten Vektors näherungsweise bestimmt wird. Außerdem tritt, wenn das Eingangssignal des Schleifenfilters symbolweise oszilliert, in Verbindung mit der vom Schleifenfilter zugeführten Steuerspannung für den VCO Jitter auf, wodurch verhindert wird, daß das Band des Schleifenfilters bei einem geringen Rauschabstand oder Träger/Rausch-Verhältnis verbreitert wird.
Einige andere herkömmliche Vorrichtungen sind in den US-Patenten Nr. 4856027 und 4920278 beschrieben. Im US-Patent Nr. 4856027 wird eine Trägerrückgewinnungs-Phasenregelschleife zum Zurückgewinnen eines Trägers von einer digitalisierten QPSK-modulierten Welle beschrieben, die auf einer Zeitmodulationsbasis ankommt. US-Patent Nr. 4920278 betrifft einen in einer Phasenregelschleife angeordneten Phasenvergleicher zum Vergleichen zweier Eingangssignale miteinander, um ihre Phasendifferenz zu bestimmen.
Hinsichtlich der vorstehend dargestellten Probleme ist es Aufgabe der vorliegenden Erfindung, eine CR-Schaltung bereitzustellen, in der durch Phasenfehler des Abtasttakts erhaltene Frequenzschätzfehler bei der Rückgewinnung eines Trägers von O-QPSK-modulierten Trägern reduziert sind.
Diese Aufgabe wird durch die Merkmale der Patentansprüche gelöst.
Erfindungsgemäß wird eine Trägerrückgewinnungs(CR)schaltung zum Zurückgewinnen von Trägern von Offset-QPSK-modulierten Trägern bereitgestellt, wobei jede von zwei orthogonalen Folgen von durch ein O-QPSK-System zu modulierenden Burstsignalen ein Präambelfeld mit einem CR-Feld und einem BTR- (Bittaktrückgewinnung) Feld, die zeitlich nacheinander angeordnet sind, und ein dem Präambelfeld folgendes Datenfeld aufweist, wobei das CR-Feld in beiden Folgen ein festes Muster aus einem von zwei Binärwerten aufweist, während das BTR-Feld in einer der beiden Folgen ein festes Muster aus einem von zwei Binärwerten aufweist und die andere Folge ein Muster aus einer alternierenden Folge von zwei Binärwerten ist, wobei die Rückgewinnungsschaltung aufweist: eine erste und eine zweite Multipliziereinrichtung zum Multiplizieren der O-QPSK-Träger mit dem ersten bzw. dem zweiten zurückgewonnenen Träger, deren Phase sich um π/2 unterscheidet, eine Erfassungsschaltung zum Erfassen des CR- Feldes von den Ausgangssignalen der ersten und der zweiten Multipliziereinrichtung, eine Verzögerungsschaltung zum Verzögern des Ausgangssignals der ersten oder der zweiten Multipliziereinrichtung um 1/2 Symbollänge, eine Taktrückgewinnungsschaltung zum Zurückgewinnen des Abtasttaktes auf der Basis des Ausgangssignals der ersten oder der zweiten Multipliziereinrichtung, einen Phasenvergleicher für das CR-Feld, einen Phasenvergleicher für das BTR-Feld, einen Vierphasenvergleicher, eine Auswahleinrichtung und eine Schaltung zum Erzeugen des zurückgewonnenen Trägers.
Hierbei empfangen der Phasenvergleicher für das CR-Feld, der Phasenvergleicher für das BTR-Feld und der Vierphasenvergleicher das durch die Verzögerungsschaltung verzögerte Signal und das unverzögerte Signal unter den Ausgangssignalen der ersten und der zweiten Multipliziereinrichtung als jeweilige Eingangssignale, und ihre Phasenumwandlungscharakteristiken weisen einen, zwei bzw. vier Phasenstabilisierungspunkte auf. Die Auswahleinrichtung wählt aufeinanderfolgend eines der Ausgangssignale des Vergleichers für das CR-Feld, des Vergleichers für das BTR-Feld und des Vierphasenvergleichers auf der Basis von Takten von der Taktrückgewinnungsschaltung aus. Außerdem erzeugt die Schaltung zum Erzeugen des zurückgewonnenen Trägers einen zurückgewonnenen Träger auf der Basis des Ausgangssignals der Auswahleinrichtung.
Kurzbeschreibung der Zeichnungen
Die vorliegende Erfindung wird nachstehend unter Bezug auf die beigefügten Zeichnungen ausführlicher beschrieben; es zeigen:
1 ein Blockdiagramm einer herkömmlichen CR-Schaltung;
2 ein Diagramm zum Darstellen von Daten im O-QPSK-System und im QPSK-System;
3 ein Diagramm zum Darstellen der Zusammensetzung eines Burstsignals;
4 ein Diagramm zum Darstellen der Zusammensetzungen der Präambelfelder von Burstsignalen im O-QPSK-System;
5 ein Blockdiagramm einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
6 ein Blockdiagramm eines Beispiels der CR-Feld-Erfassungsschaltung von 5;
7 ein Blockdiagramm eines Beispiels der Taktrückgewinnungsschaltung von 5;
8 ein Blockdiagramm eines Beispiels der arctan-Berechnungsschaltung von 5;
9 ein Blockdiagramm eines Beispiels des Phasenvergleichers für das CR-Feld von 5;
10 ein Blockdiagramm eines Beispiels des Vierphasenvergleichers von 5;
11 ein Diagramm zum Beschreiben der Arbeitsweise der in 5 dargestellten ersten Ausführungsform;
12 ein Diagramm einer Signalvektoranordnung auf einer Phasenebene im BTR-Feld;
13 ein Blockdiagramm einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
14 ein Blockdiagramm eines anderen Beispiels des Phasenvergleichers für das BTR-Feld:
15 ein Blockdiagramm einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
16 ein Blockdiagramm eines Beispiels der variablen Phasenvergleicherschaltung von 15;
17 ein Diagramm zum Beschreiben der Arbeitsweise der in 15 dargestellten Schaltung; und
18 ein Blockdiagramm einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung.
Ausführliche Beschreibung der bevorzugten Ausführungsformen
5 zeigt ein Blockdiagramm einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Gemäß dem Diagramm multipliziert ein Multiplizierer 11 einen eingegebenen O-QPSK-modulierten Träger a mit dem Ausgangssignal b eines spannungsgesteuerten Oszillators (VCO) 15. Ein Multiplizierer 12 multipliziert den O-QPSK-modulierten Träger a mit dem Ausgangssignal c eines π/2-Phasenschiebers 13. Eine 1/2-Symbol-Verzögerungsschaltung 14 verzögert ein Signal d um eine 1/2 Symbollänge entsprechende Zeitdauer. Die Verzögerungsschaltung 14 wird zur Umwandlung von O-QPSK-Signalen, deren Änderungspunkte eine Verzögerung von 1/2 Symbol zwischen dem I-Kanal und dem Q-Kanal aufweisen, in QPSK-Signale bereitgestellt, um die Phasenübergänge zwischen dem I- und dem Q-Kanal in Koinzidenz zu bringen.
Eine CR-Feld-Erfassungs(CR DET)schaltung 16 wird zum Erfassen des CR-Feldes 301 des in den 3 und 4 dargestellten Präambelfeldes verwendet und hat z.B. eine in 6 detailliert dargestellte Konfiguration. Gemäß 6 dämpft die CR-Feld-Erfassungsschaltung 16 Hochfrequenzrauschen in den Ausgangssignalen d und e der Multiplizierer 11 bzw. 12 durch Tiefpaßfilter (TPF) 161 und 162, und durch Quadrieren der gefilterten Ausgangssignale durch Multiplizierer 163 und 164 und Addieren der Produkte durch einen Addierer 165 wird eine Leistung erhalten. Ein Erfassungssignal wird erhalten, indem ein Vergleicher 166 das Ausgangssignal z des Addierers 165 mit einem Schwellenwert von einer Schwellenwertsetzeinrichtung (THRESHOLD) 167 vergleicht.
Während das Ausgangssignal z für das CR-Feld 301 ansteigt und größer wird als der Ausgangsschwellenwert der Schwellenwertsetzeinrichtung 167, weil dieses Feld auf dem I-Kanal und dem Q-Kanal den gleichen Wert hat, wird das Ausgangssignal für das BTR-Feld 302 nicht größer als der Schwellenwert, weil dieses Feld auf dem Q-Kanal aus einer alternierenden Folge von Binärwerten besteht. Dies trifft auch für das Ausgangssignal für das Datenfeld zu, weil dieses Feld auf beiden Kanälen ein Zufallsmuster aufweist. Daher wird, wenn das Ausgangssignal z größer wird als der Schwellenwert, vom Vergleicher 166 ein die Eingabe des CR-Feldes 301 anzeigendes Erfassungssignal ausgegeben.
Die Taktrückgewinnungschaltung (CLK) 17 in 5 hat eine in 7 dargestellte bekannte Konfiguration (vergl. z.B. Heiichi Yamamoto und Shuzo Kato, "TDMA Communication" (auf japanisch), The Institute of Electronics, Information and Communication, Engineers, S. 86). Gemäß 7 wird das Ausgangssignal e des Multiplizierers 12 über eine Quadrierschaltung (SQR) 171, ein mono-abstimmbares Filter (FIL) 172 und einen Begrenzer (LIM) 173 einem 1/2-Frequenzuntersetzer (DIV) 174 zugeführt, so daß es der zurückgewonnene Takt wird. Weil das BTR-Feld 302 des Präambelfeldes von Burstsignalen in dieser Ausführungsform eine alternierende Folge binärer Logikwerte auf dem Q-Kanal ist, wird das Eingangssignal des Quadrierers 171 nur von einem Kanal erhalten.
Gemäß 5 werden das Ausgangssignal f der Verzögerungsschaltung 14 und das Ausgangssignal e des Multiplizierers 12 einer Phasenvergleichsoperation durch einen CR-Feld-Phasenvergleicher 18, einen BTR-Feld-Phasenvergleicher 19 und einen Vierphasenvergleicher 20 unterzogen. Eine Schaltschaltung (Schalter) 22 wird einer Schaltsteuerung durch das Ausgangssignal einer Steuerschaltung 21 unterzogen und wählt eines der Ausgangsphasenfehlersignale g, h und i des CR-Feld- Phasenvergleichers (CR-Vergleicher) 18, des BTR-Feld-Phasenvergleichers (BTR-Vergleicher) 19 bzw. des Vierphasenvergleichers (4ϕ-Vergleicher) 20 aus, die Anschlüssen 22a, 22b und 22c zugeführt werden, und gibt das ausgewählte Signal an ein Schleifenfilter 23 aus.
Nachstehend werden die Konfigurationen des CR-Feld-Phasenvergleichers (CR-Vergleicher) 18, des BTR-Feld-Phasenvergleichers 19 und des Vierphasenvergleichers 20 beschrieben. Der BTR-Feld-Phasenvergleicher (BTR-Vergleicher) 19, dem die Ausgangssignale f und e zugeführt werden, ist eine Schaltung zum Umwandeln einer Phasencharakteristik mit zwei Phasenstabilisierungspunkten und besteht aus einer arctan-Berechnungsschaltung (TAN^–1) 191 zum Berechnen des arctan der Eingangssignale, um den geschätzten Phasenwert des Symbols zu berechnen; einer 1-Symbol-Verzögerungsschaltung 192 zum Verzögern des ausgegebenen geschätzten Phasenwertes der arctan-Berechnungsschaltung 191 um eine Symbolperiode; und einem Addierer (ADD) 193 zum Addieren des ausgegebenen geschätzten Phasenwertes der arctan-Berechnungsschaltung 191 und des Ausgangssignals der 1-Symbol-Verzögerungsschaltung 192, um einen erfaßten Trägerphasenwert auszugeben. Das Ausgangssignal des Addierers 193 wird der Schaltschaltung 22 zugeführt.
Der arctan-Berechnungsschaltung 191, die beispielsweise aus einem Festwertspeicher (ROM) 1910 besteht, wie in 8 dargestellt ist, werden das sinθ entsprechende Signal e und das cosθ entsprechende Signal f zugeführt, und die Schaltung gibt unter Bezug auf die vorgespeicherten Rechendaten von tan^–1 (sinθ/cosθ) die Daten für θ aus.
Der CR-Feld-Phasenvergleicher 18 ist eine Schaltung, der die Ausgangssignale f und e zugeführt werden, um sie in eine Phasencharakteristik mit einem Phasenstabilisierungspunkt umzuwandeln, und besteht beispielsweise aus einem Pha senschieber 181 und einer arctan-Berechnungsschaltung 182, wie in 9 dargestellt ist. Die Größe der durch den Phasenschieber 181 erhaltenen Phasenverschiebung wird derart festgelegt, daß das Ausgangssignal g der arctan-Berechnungsschaltung (TAN^–1) 182 so verschoben wird, daß es auf dem Einrastpunkt zentriert ist. Die arctan-Berechnungsschaltung 182 hat eine ähnliche Schaltungsstruktur wie die in 8 dargestellte arctan-Berechnungsschaltung 191.
Das Ausgangssignal g des CR-Phasenvergleichers 18 wird während des Empfangs des CR-Feldes über die Schaltschaltung 22 dem Schleifenfilter 23 zugeführt, um die Trägerphase zu ziehen.
Der Vierphasenvergleicher 20, dem die Ausgangssignale f und e zugeführt werden, ist eine Schaltung zum Umwandeln in eine Phasencharakteristik mit vier Phasenstabilisierungspunkten (z.B. π/4, 3π/4, 5π/4 und 7π/4) und besteht z.B. aus einem Datendetektor 201 und 202, dem die Signale f bzw. e zugeführt werden, einem Multiplizierer 203, dem das Ausgangssignal eines Vorzeichendiskriminators 201 und das Signal e zugeführt werden, einem Multiplizierer 204, dem das Ausgangssignal des Vorzeichendiskriminators 202 und das Signal f zugeführt werden, und einem Subtrahierer 205 zum Ausführen einer Subtraktionsoperation zwischen den Ausgangssignalen der Multiplizierer 203 und 204, wie in 10 dargestellt ist. Das Ausgangssignal i des Vierphasenvergleichers 20 wird durch die Schaltschaltung 22 ausgewählt, nachdem die Eingabe des Präambelfeldes 300 abgeschlossen ist.
Die CR-Schaltung mit der vorstehend beschriebenen Konfiguration, die eine in 5 dargestellte Ausführungsform der Erfindung darstellt, weist die Verzögerungsschaltung 14 auf, die eingefügt ist, um zu veranlassen, daß die Phasen von zwei orthogonalen Kanälen zuzuführenden Burstsignalen in der Costas-Schleife für eine Trägerrückgewinnung durch das QPSK-System gleich sind; und die CR-Schaltung weist ferner die Schaltschaltung 22 auf der Eingangsseite des Schleifenfilters 23 und die CR-Feld-Erfassungsschaltung 16 und die Steuerschaltung 21 zum Steuern der Schaltschaltung 22 auf und verwendet die arctan-Berechnungsschaltung 191 im BTR-Feld-Phasenvergleicher 19, und verwendet durch Bereitstellen der 1-Symbol-Verzögerungsschaltung 192 als Ausgangssignal des BTR-Feld-Vergleichers 19 die Summe aus einem Ausgangssignal der arctan-Berechnungsschaltung 191 und einem anderen Ausgangssignal der arctan-Berechnungsschaltung 191 für ein vorangehendes Symbol.
Nachstehend wird die Arbeitsweise dieser bevorzugten Ausführungsform beschrieben. Gemäß 5 wird der O-QPSK-modulierte Träger a, der das empfangene demodulierte Basisband darstellt, in zwei Zweige verteilt, wobei ein Zweigsignal dem Multiplizierer 11 zugeführt wird, um es mit dem ersten zurückgewonnenen Träger b vom VCO 15 zu multiplizieren, und das andere dem Multiplizierer 12 zugeführt wird, um es mit dem zweiten zurückgewonnenen Träger c zu multiplizieren, der durch eine π/2-Phasenverschiebung des ersten zurückgewonnenen Trägers durch den π/2-Phasenschieber 13 erhalten wird. Das Ausgangssignal d des Multiplizierers 11 wird sowohl der Verzögerungsschaltung 14 mit der 1/2 Symbollänge entsprechenden Verzögerungszeit als auch der CR-Feld-Erfassungsschaltung 16 zugeführt.
Das Ausgangssignal d des Multiplizierers 11 wird durch die Verzögerungsschaltung 14 um 1/2 Symbol verzögert, um das Signal f zu erhalten, und nachdem es mit dem Ausgangssignal e des Multiplizierers 12 in Zeitbezug gebracht wurde, dem CR-Feld-Phasenvergleicher 18, dem BTR-Feld-Phasenvergleicher 19 und dem Vierphasenvergleicher 20 zugeführt. Das Ausgangssignal e des Multiplizierers 12 wird der CR-Feld- Erfassungsschaltung 16 und der Taktrückgewinnungsschaltung 17 zugeführt. Gleichzeitig wird es auch dem CR-Feld-Phasenvergleicher 18, dem BTR-Feld-Phasenvergleicher 19 und dem Vierphasenvergleicher 20 zugeführt.
Von den Multiplizierers 11 und 12 werden, wie in 11(A) schematisch dargestellt ist, Burstsignale in der Folge des CR-Feldes (CR) 301, des BTR-Feldes (BTR) 302, des eindeutigen Wortes (UW) 303 und des Datenfeldes (DATA) 304 entnommen. Wie unter Bezug auf 6 beschrieben wurde, erzeugt die CR-Feld-Erfassungsschaltung 16, nachdem sie das von den Multiplizierern 11 und 12 erhaltene CR-Feld 301 erfaßt hat, ein Erfassungssignal, wie in 11(B) dargestellt ist, und führt es der Steuerschaltung 21 von 5 zu.
Die Steuerschaltung 21, die eine eingebaute Zeitgeberschaltung aufweist, zählt die Anzahl von Symbolen vom Zeitpunkt der Eingabe eines Erfassungsignals an und steuert die Schaltschaltung 22 auf der Basis vorgespeicherter Information über die Präambellänge durch Zuführen von Schaltsteuerungssignalen zur Schaltschaltung 22 gemäß den Zeitpunkten, an denen ein Umschaltvorgang vom CR-Feld 301 zum BTR-Feld 302 und dann zum eindeutigen Wort 303 stattfindet.
Durch diese Steuerung wählt die Schaltschaltung 22, wie in 11(C) schematisch dargestellt ist, das Eingangssignal g des Anschlusses 22a aus, wenn das CR-Feld 301 eingegeben wird, das Eingangssignal h des Anschlusses 22b, wenn das BTR-Feld 302 eingegeben wird, und das Eingangssignal i des Anschlusses 22c, wenn das eindeutige Wort 303 eines folgenden Teils des Signals eingegeben wird, und führt das ausgewählte Signal dem Schleifenfilter 23 von 5 zu.
Daher ist der Phasenvergleichertyp zum Zuführen eines Signals zum Schleifenfilter 23, wie in 11(D) schematisch dargestellt ist, der CR-Feld-Phasenvergleicher 18, wenn das CR-Feld 301 eingegeben wird, der BTR-Feld-Phasenvergleicher 19, wenn das BTR-Feld 302 eingegeben wird, bzw. der Vierphasenvergleicher 20, wenn das eindeutige Wort 303 oder ein nachfolgender Datenabschnitt des Signals eingegeben wird.
In dieser Anordnung wird, während das CR-Feld 301 empfangen wird, zunächst das Ausgangssignal g des CR-Feld-Phasenvergleichers 18 dem Schleifenfilter 23 zugeführt, wo die Hochfrequenzkomponente herausgefiltert wird, und dann wird das gefilterte Signal dem VCO 15 als Steuerspannung zugeführt, um seine Ausgangsoszillationsfrequenz einer variablen Steuerung zu unterziehen. Die Ausgangsoszillationsfrequenz des VCO 15 wird dem Multiplizierer 11 und dem π/2-Phasenschieber 13 als zurückgewonnener Träger zugeführt, um die Trägerphase zu ziehen.
Dann berechnet die arctan-Berechnungsschaltung 191 im BTR-Feld-Phasenvergleicher 19, während das BTR-Feld 302 empfangen wird, den geschätzten Phasenwert θ(t) des Symbols zum Zeitpunkt t. Der geschätzte Phasenwert des Signalvektors während des Empfangs des BTR-Feldes 302, das eine alternierende Folge von Binärwerten (0101 ... 01) darstellt, wie in 4(B) dargestellt ist, auf dem Q-Kanal der empfangenen Symbolsequenz wird wie in 12 dargestellt aussehen, wobei θ_e den Phasenfehler des Trägers und θ_ce den durch einen Abtasttaktfehler erhaltenen Signalpunktphasenfehler darstellen.
12(A) zeigt den geschätzten Phasenwert des Signalvektors, wenn weder ein Abtasttaktfehler noch ein Trägerphasen-Offset vorliegt. In diesem Fall wird, weil der Q-Kanal eine alternierende Folge von Binärzeichen aufweist, während der I-Kanal feste Binärwerte "1" aufweist, der geschätzte Phasenwert des Signalvektors sich bei jedem Symbol alternierend die Werte +π/4 und –π/4 annehmen.
12(B) zeigt den geschätzten Phasenfehler des Signalvektors, wenn ein Abtasttaktfehler, aber kein Trägerphasen-Offset auftritt. In diesem Fall wird, weil die Q-Kanal-Komponente des Signalvektors eine alternierende Folge von Binärzeichen aufweist, die Signalkomponente aufgrund des Abtasttaktfehlers vermindert, die I-Kanal-Komponente, die ein Muster ausschließlich von Binärzeichen "1" aufweist, wird jedoch durch den Abtasttaktfehler nicht beeinflußt, so daß sich der Absolutwert des durch den Abtasttaktfehler erhaltenen Signalpunktphasenfehlers θ_ce nicht ändert, aber im Vorzeichen invertiert wird, wobei die Bits sich zwischen binär "1" und binär "0" ändern. Daher ist der Signalvektor für diesen Fall in 12(B) durch die durchgezogene Linie dargestellt, wobei der absolute geschätzte Phasenwert θ(t) um den Signalpunktphasenfehler θ_ce kleiner sein wird als im durch die gestrichelte Linie dargestellten Fall von 12(A).
12(C) zeigt den geschätzten Phasenwert des Signalvektors, wenn kein Abtasttaktfehler, aber ein Trägerphasen-Offset vorliegt. Der Signalvektor wird in diesem Fall, wie durch die durchgezogene Linie in 12(C) dargestellt ist, so weit wie der Phasenfehler θ_e des Trägers in der gleichen Richtung wie der Signalvektor für den Fall, daß sowohl der Abtasttaktfehler als auch das Trägerphasen-Offset vorhanden sind, gedreht.
12(D) zeigt den geschätzten Phasenwert des Signalvektors, wenn sowohl ein Abtasttaktfehler als auch ein Trägerphasen-Offset vorhanden sind. Der Absolutwert des geschätzen Phasenwertes (t) ist in diesem Fall, verglichen mit dem Signalvektor bei Vorhandensein nur eines Trägerphasen- Offset, wie in 12(D) durch die gestrichelte Linie dargestellt ist (das gleiche ist in 12(C) dargestellt), aus dem gleichen Grunde wie unter Bezug auf 12(B) erläutert wurde, wie durch die durchgezogene Linie in 12(D) dargestellt ist, um den Signalpunktphasenfehler θ_ce kleiner.
Dadurch wird der geschätzte Phasenwert θ(t) bei Vorhandensein sowohl eines Abtasttaktfehlers als auch eines Trägerphasen-Offset bei jedem Symbol alternierend umgeschaltet zwischen θ(t) = (+π/4) + θe(t) – θce(t) (1)und θ(t) = (–π/4) + θe(t) + θce(t) (2)
Gemäß 5 ist in der 1-Symbol-Verzögerungsschaltung 192 der Wert θ(t – 1) gespeichert, d.h. der geschätzte Phasenwert eines Symbols vor dem durch die arctan-Berechnungsschaltung 191 berechneten geschätzten Phasenwert θ(t). Der Addierer 193 addiert den durch die arctan-Berechnungsschaltung 191 berechneten geschätzten Phasenwert θ(t) und den von der 1-Symbol-Verzögerungsschaltung 192 zugeführten geschätzten Phasenwert θ(t – 1) eines vorangehenden Symbols und berechnet einen erfaßten Trägerphasenwert θ_edet. θedet(t) = θ(t) + θ(t – 1) = (+π/4) + θe(t) – θce(t) + (–π/4) + θe(t – 1) + θce(t – 1) (4)
Hierbei ist, weil die Bänder sowohl der Trägerrückgewinnung als auch der Taktrückgewinnung höchstens kleine Teile der Symbolrate sind, im allgemeinen θ_e(t) gleich θ_e(t – 1) und θ_ce(t) gleich θ_ce(t – 1), wenn das Intervall zwischen einem Symbol und dem nächsten betrachtet wird. Daher kann der durch den BTR-Feld-Phasenvergleicher 19 erfaßte Trägerphasenwert θ_edet auf der Basis der vorangehenden Gleichung durch die folgende Gleichung dargestellt werden. θedet(t) = θe(t) + θe(t – 1) = 2θe (5)
Daher wird der durch den BTR-Feld-Phasenvergleicher 19 erfaßte Trägerphasenwert θ_edet, wie anhand der vorstehenden Gleichung ersichtlich ist, nicht durch einen Abtasttaktfehler beeinflußt. Daher wird durch diese Ausführungsform der vorliegenden Erfindung, auch wenn der optimale Abtasttakt zu dem Zeitpunkt, zu dem das BTR-Feld 302 beginnt, nicht zurückgewonnen wird, ermöglicht, daß die Trägerrückgewinnung in das BTR-Feld 302 hinein fortgesetzt werden kann, weil dieses nicht beeinflußt wird, wenn kein optimaler Abtasttakt vorliegt.
Nachstehend wird die Bandverbreiterung des Schleifenfilters 23 erläutert. In der in 1 dargestellten CR-Schaltung wird die Steuerspannung des VCO auf einen vorgeschriebenen niedrigen Wert gesetzt, während das BTR-Feld 302 empfangen wird, indem dem Schleifenfilter die alternierende Folge von Binärwerten "1" und "0" zugeführt wird, um sie zu filtern.
In diesem Fall wird jedoch, wenn das Eingangssignal des Schleifenfilters wiederholte Vorzeichenwechsel aufweist, seine Oszillation im Schleifenfilterausgangssignal durch die Vor-Hüllkurvenfunktion des Schleifenfilters als Jitter auftreten. Infolgedessen nimmt die Stabilität der Costas-Schleife bezüglich Rauschen entsprechend ab, und es müßte hinsichtlich der Stabilitätsabnahme eine Kompensation vorgenommen werden, indem das Band des Schleifenfilters etwas schmal gehalten wird.
In dieser Ausführungsform erzeugt der BTR-Feld-Phgasenvergleicher 19 dagegen die Summe aus den geschätzten Phasenwerten benachbarter Symbole als Ausgangssignal, wodurch in dem Signal (erfaßter Trägerphasenwert θ_edet), das dem Schleifenfilter 23 vom Phasenvergleicher 29 über die Schaltschaltung 22 zugeführt wird, die Oszillationskomponenten (±π/4-Oszillation und der durch den Abtasttaktfehler erhaltene Signalpunktphasenfehler ±θ_ce), die durch alternierende Invertierungen des Bitmusters erhalten werden, im wesentlichen gelöscht werden, so daß die Jitterkomponente im Ausgangssignal des Schleifenfilters 23 wesentlich unterdrückt wird.
Daher kann, wenn diese Ausführungsform und die zuvor vorgeschlagene Schaltung in der Costas-Schleife die gleiche Stabilität gegen Rauschen aufweisen, diese Ausführungsform ein breiteres Band für das Schleifenfilter aufweisen.
Auf diese Weise wird, während das BTR-Feld 302 empfangen wird, der vom BTR-Feld-Phasenvergleicher 19 erhaltene erfaßte Trägerphasenwert θ_edet über die Schaltschaltung 22 und das Schleifenfilter 23 dem VCO 15 zugeführt, so daß, auch wenn der optimale Abtasttakt nicht zurückgewonnen wird, die stabile Zufuhr eines zurückgewonnenen Trägers mit einer dem erfaßten Trägerphasenwert θ_edet entsprechenden Phase unbeeinflußt durch die Abwesenheit des optimalen Abtasttaktes fortgesetzt wird.
Dann wählt, wenn der vorstehend beschriebene Empfang des BTR-Feldes 302 beendet wird und der Empfang des eindeutigen Wortes 303 beginnt, die Schaltschaltung 22 das Phasenfehlerausgangssignal des Vierphasenvergleichers 20 aus und führt es dem Schleifenfilter 23 zu. Der Vierphasenvergleicher 20 gibt, wie in 10 dargestellt, das Phasenfehlersignal i, betrachtet vom nähesten der vier Phasenstabilisierungspunkte, aus, indem die durch die Vorzeichendiskriminatoren 201 und 202 erhaltenen Vorzeichenwerte der demodulierten Signale f und e, die durch die Multiplizierer 203 und 204 multipliziert wurden, einer Subtraktionsoperation durch den Subtrahierer 205 unterzogen werden.
Nachstehend wird eine zweite bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezug auf das Blockdiagramm von 13 beschrieben. In diesem Diagramm sind den gleichen Komponenten bzw. Elemente wie in 5 die gleichen Bezugszeichen zugeordnet, so daß diese nicht näher erläutert werden. Während die Abtasttakte der Signale der beiden orthogonalen Folgen in der in 5 dargestellten Ausführungsform durch die Verzögerungsschaltung 14 identisch gemacht werden, werden in dieser Ausführungsform bezüglich normalen Takten invertierte Takte bereitgestellt, und die Verzögerungsschaltung 14 ist durch D-Flipflops (F/F) 25, 26, 28 und 29 und einen Invertierer 27 zum Erzeugen einer Zeitverzögerung von Abtasttakten um 1/2 Symbol zwischen dem I-Kanal und dem Q-Kanal ersetzt.
Gemäß 13 wird ein von einer Taktrückgewinnungsschaltung 17 erhaltener Takt j, während er dem Taktanschluß des D-Flipflops 26 direkt zugeführt wird, außerdem durch den Invertierer 27 invertiert und dem Taktanschluß des D-Flipflops 25 zugeführt. Das D-Flipflop 25 hält das Ausgangssignal d des Multiplizierers 11 (bzw. tastet es ab) z.B. bei der vorderen Flanke des durch den Invertierer 27 ausgegebenen invertierten Takts, und ähnlicherweise hält das D-Flipflop 26 das Ausgangssignal e des Multiplizierers 12 (bzw. tastet es ab) z.B. bei der vorderen Flanke des Takts j.
Dadurch wird veranlaßt, daß das Burstsignal d des I-Kanals und das Burstsignal e des Q-Kanals zu Zeitpunkten abgetastet werden, gemäß denen die Zeitverzögerung von 1/2 Symbol des Taktes j dazwischen bereitgestellt wird. Die Signaländerungspunkte der beiden Kanäle behalten jedoch zum Zeitpunkt der Signalausgabe von den Flipflops 25 und 26 weiterhin die Zeitverzögerung von 1/2 Symbol.
Hinsichtlich dieser restlichen Zeitverzögerung werden in der in 13 dargestellten Ausführungsform die Signaländerungspunkte der beiden Kanäle durch Zuführen der Ausgangssignale der D-Flipflops 25 und 26 zu den Dateneingangsanschlüssen der D-Flipflops 28 und 29, deren Taktanschlüssen der Takt j gemeinsam zugeführt wird, ausgerichtet, und die Signale werden mit dem gleichen Timing oder Takt erneut gehalten (abgetastet).
Die vorliegende Erfindung ist nicht auf die vorstehend beschriebenen bevorzugten Ausführungsformen beschränkt. Wenn beispielsweise die Phase (Einrastpunkt), bei der das BTR-Feld gezogen werden soll, sich von dem Wert unterscheidet, der in diesen Ausführungsformen vorausgesetzt wird, wird der BTR-Feld-Phasenvergleicher 19 die in 14 dargestellte Konfiguration erhalten. Dadurch wird an der Eingangsseite der arctan-Berechnungsschaltung (tan^–1) 191 ein Phasenschieber 194 bereitgestellt, um die Signale e und f in Phase zu bringen, so daß die nachfolgende Verarbeitung auf die gleiche Weise wie in den vorangehenden Ausführungsformen ausgeführt werden kann.
15 zeigt ein Blockdiagramm einer dritten bevorzugten Ausführungsform der Erfindung. In diesem Diagramm sind den gleichen Komponenten bzw. Elementen wie in 5 die gleichen Bezugszeichen zugeordnet, so daß diese nicht näher erläutert werden. In der in 5 dargestellten Ausführungsform werden die Ausgangssignale der drei Phasenvergleichertypen, d.h. des CR-Feld-Phasenvergleichers 18, des BTR-Feld-Phasenvergleichers 19 und des Vierphasenvergleichers 20, durch die Schaltschaltung 22 auf der Basis des Takts von der Taktrückgewinnungsschaltung 17 aufeinanderfolgend ausgewählt. In der dritten Ausführungsform wird jedoch nur das Ausgangssignal eines Phasenvergleichertyps, d.h. eines variablen Phasenvergleichers 40, ausgewählt. 16 zeigt ein Blockdiagramm eines Beispiels der variablen Phasenvergleicherschaltung.
In diesem Diagramm werden demodulierte Signale f und e einem variablen Phasenschieber 401 zugeführt, dessen Ausgangssignale einer arctan-Berechnungsschaltung 191 zugeführt werden. Der ausgegebene geschätzte Phasenwert wird durch Umschalten zwischen Schaltschaltungen 402 und 403 durch ein Steuersignal k von einer Steuerschaltung 21 gemäß der Ankunft des CR-Feldes, des BTR-Feldes, des eindeutigen Wortfeldes und des Datenfeldes von Burstsignalen gesteuert.
Dadurch führt das Steuersignal k von der Steuerschaltung 21 die Steuerung derart aus, daß eine geeignete feste Phasenverschiebung im variablen Phasenschieber 402 gesetzt wird. Diese feste Phasenverschiebung wird so geschaltet, daß das Ausgangssignal der arctan-Berechnungsschaltung 191 eine Verschiebung aufweist, so daß das Signal auf dem Einrastpunkt zentriert ist.
17 zeigt ein Diagramm zum Darstellen der Schaltoperation der Schaltschaltungen 402 und 403 gemäß dem Zustand des empfangenen Signals von 17(A). Die 17(C) und 17(D) zeigen den Zustand des Signals am durch die Schaltschaltungen 402 bzw. 403 ausgewählten Anschluß (l, m, n, p, q, r). Gemäß diesem Diagramm wird im eindeutigen Wort-Feld und im Datenfeld von 17(A) das Ausgangssignal g der arctan-Berechnungsschaltung 191 durch die Schaltschaltung 402 einer Modulo-π/2-Berechnungsschaltung 404 zum Berechnen von Modulo-π/2 zugeführt, und nachdem das Signal durch eine π/4-Phasenschaltung 405 und einen Subtrahierer 406 einer Subtraktionsoperation unterzogen worden ist, wird es durch die Schaltschaltung 403 als Ausgangssignal des variablen Phasenvergleichers 40 bereitgestellt.
Die Modulo-π/2-Berechnungsschaltung 404, der Subtrahierer 406 und die π/2-Phasenschaltung 405 entsprechen dem Vierphasenvergleicher 20 in 5.
Während die dritte bevorzugte Ausführungsform der vorliegenden Erfindung mit der ersten Ausführungsform von 5 konsistent ist, ist sie offensichtlich auch auf die zweite Ausführungsform von 13 anwendbar.
18 zeigt ein Blockdiagramm einer vierten bevorzugten Ausführungsform der Erfindung. In der in diesem Diagramm dargestellten Ausführungsform wird ebenfalls durch die Verwendung des unter Bezug auf 15 beschriebenen variablen Vierphasenvergleichers 40 ermöglicht, daß die nachfolgende Verarbeitung durch Umschalten eines Phasenvergleichertyps gemäß der Steuerung durch eine Steuerschaltung 21 auf die gleiche Weise wie in den vorstehenden Ausführungsformen ausgeführt werden kann.
Wie vorstehend beschrieben wurde, addiert erfindungsgemäß ein BTR-Feld-Phasenvergleicher, nachdem die Phase des Trägers abgeschätzt worden ist, die geschätzte Phase in jedem Symbol und diejenige eines vorangehenden Symbols, so daß jeglicher Phasenschätzfehler, der auftreten kann, wenn eine alternierende Folge zweier Binärwerte empfangen wird, während kein optimaler Abtasttakt vorhanden ist, unterdrückt wird, so daß verhindert werden kann, daß die Trägerrückgewinnungsoperation durch einen Fehler bei der Zurückgewinnung des optimalen Abtasttaktes am Anfang des BTR-Feldes beeinflußt wird.
Außerdem wird, indem jegliche Oszillationskomponente, die durch den wiederholten Wechsel von Binärwerten im Bitmuster des Ausgangssignals des BTR-Feld-Phasenvergleichers auftreten kann, reduziert wird, die Jitterkomponente des Ausgangssignals der Auswahleinrichtung wesentlich unterdrückt, so daß die Stabilität der Costas-Schleife gegen Rauschen erhöht werden kann und eine Bandspreizung des Schleifenfilters ermöglicht wird.

Claims

Trägerrückgewinnungs(CR)schaltung zum Zurückgewinnen von Trägern von Offset-Quadratur-Phasenumtastungs(O-QPSK)modulierten Trägern, wobei jede von zwei orthogonalen Folgen von durch ein O-QPSK-System modulierten Burstsignalen ein Präambelfeld mit einem CR-Feld und einem BTR- (Bittaktrückgewinnung) Feld und ein dem Präambelfeld folgendes Datenfeld aufweist, mit: Multipliziereinrichtungen (11, 12) zum Multiplizieren der O-QPSK-modulierten Träger mit zurückgewonnenen Trägern, deren Phase sich um π/2 voneinander unterscheidet; einer CR-Erfassungsschaltung (16) zum Erfassen des CR-Feldes von Ausgangssignalen der Multipliziereinrichtungen; einer 1/2-Symbol-Verzögerungsschaltung (14) zum Verzögern eines der Ausgangssignale der Multipliziereinrichtungen um 1/2 Symbollänge; einer Taktrückgewinnungsschaltung (17) zum Zurückgewinnen eines Abtasttaktes; einem ersten Phasenvergleicher (18) zum Erfassen eines Phasenstabilisierungspunktes für das CR-Feld; und einem zweiten Phasenvergleicher (20) zum Erfassen von vier Phasenstabilisierungspunkten für das Datenfeld; dadurch gekennzeichnet, daß die Trägerrückgewinnungsschaltung aufweist: einen dritten Phasenvergleicher (19) zum Erfassen von zwei Phasenstabilisierungspunkten für das BTR-Feld durch Addieren eines geschätzten Phasenwertes basierend auf einem von den Ausgangssignalen der Multipliziereinrichtungen berechneten arctan-Wert und eines um ein Symbol verzögerten Phasenwertes des geschätzten Phasenwertes; und eine Auswahleinrichtung (22) zum Auswählen eines der Ausgangssignale des ersten Phasenvergleichers, des zweiten Phasenvergleichers und des dritten Phasenvergleichers auf der Basis eines Ausgangssignals der CR-Erfassungsschaltung.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 1, wobei die Trägerrückgewinnungsschaltung an Stelle der 1/2-Symbol-Verzögerungsschaltung aufweist: eine erste und eine zweite Signalspeicherschaltung (25, 26) zum Speichern der Ausgangssignale der Multipliziereinrichtungen gemäß Takten, die von einem Taktausgangssignal der Taktrückgewinnungsschaltung erzeugt werden und die erste und zweite Signalspeicherschaltung eine relativ zueinander invertierte Phase aufweisen; und eine dritte und eine vierte Signalspeicherschaltung (28, 29) zum Speichern von Ausgangssignalen der ersten und der zweiten Signalspeicherschaltung gemäß dem durch die Taktrückgewinnungsschaltung zurückgewonnenen Abtasttakt.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 1, wobei der dritte Phasenvergleicher (19) aufweist: eine arctan-Berechnungsschaltung (191) zum Berechnen des arctan von Ausgangssignalen der Multipliziereinrich tungen, um den geschätzten Phasenwert einer Symbollänge zu erhalten; eine 1-Symbol-Verzögerungssschaltung (192) zum Verzögern des geschätzten Phasenwertes um eine Symbollänge; und einen Addierer (193) zum Addieren des geschätzten Phasenwertes der arctan-Berechnungsschaltung und des Ausgangswertes der 1-Symbol-Verzögerungsschaltung, um einen erfaßten Trägerphasenwert auszugeben.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 1, ferner mit: einem Schleifenfilter (23) zum Filtern eines Ausgangssignals der Auswahleinrichtung; und eine Schaltung (15) zum Erzeugen zurückgewonnener Träger basierend auf einem Ausgangssignal der Auswahleinrichtung.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 1, wobei die Auswahleinrichtung eine Steuerschaltung (21) zum Unterscheiden des CR-Feldes, des BTR-Feldes und des Datenfeldes durch Zählen einer Anzahl von Symbolen auf der Basis vorgespeicherter Information über die Präambellänge von dem Zeitpunkt der Eingabe eines durch die CR-Erfassungsschaltung erfaßten Erfassungssignals und zum Auswählen eines der Ausgangssignale des ersten Phasenvergleichers, des zweiten Phasenvergleichers und des dritten Phasenvergleichers aufweist.
Trägerrückgewinnungs(CR)schaltung zum Zurückgewinnen von Trägern von Offset-Quadratur-Phasenumtastungs(O-QPSK)modulierten Trägern, wobei jede von zwei orthogonalen Folgen von durch ein O-QPSK-System modulierten Burstsignalen ein Präambelfeld mit einem CR-Feld und einem BTR- (Bittaktrückgewinnung) Feld und ein dem Präambelfeld folgendes Datenfeld aufweist, mit: Multipliziereinrichtungen (11, 12) zum Multiplizieren der O-QPSK-modulierten Träger mit zurückgewonnenen Trägern, deren Phase sich um π/2 voneinander unterscheidet; einer CR-Erfassungsschaltung (16) zum Erfassen des CR-Feldes von Ausgangssignalen der Multipliziereinrichtungen; einer 1/2-Symbol-Verzögerungsschaltung (14) zum Verzögern eines der Ausgangssignale der Multipliziereinrichtungen um 1/2 Symbollänge; einer Taktrückgewinnungsschaltung (17) zum Zurückgewinnen eines Abtasttaktes; dadurch gekennzeichnet, daß die Trägerrückgewinnungsschaltung aufweist: einen variablen Phasenvergleicher (40) zum Auswählen eines Phasenstabilisierungspunktes für das CR-Feld, von vier Phasenstabilierungspunkten für das Datenfeld oder von zwei Phasenstabilisierungspunkten für das BTR-Feld, die durch Addieren eines geschätzten Phasenwertes basierend auf einer arctan-Funktion, die von Ausgangssignalen der Multipliziereinrichtungen berechnet werden, und eines um ein Symbol verzögerten Phasenwertes des geschätzten Phasenwertes erfaßt werden; und eine Schaltung (15) zum Erzeugen zurückgewonnener Träger basierend auf. einem Ausgangssignal des variablen Phasenvergleichers.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 6, wobei die Trägerrückgewinnungsschaltung an Stelle der 1/2-Symbol-Verzögerungsschaltung ferner aufweist: eine erste und eine zweite Signalspeicherschaltung (25, 26) zum Speichern der Ausgangssignale der Multipliziereinrichtungen gemäß einem ersten und einem zweiten Takt, die von einem Taktausgangssignal der Taktrückgewinnungsschaltung erzeugt werden und eine relativ zueinander invertierte Phase aufweisen; und eine dritte und eine vierte Signalspeicherschaltung (28, 29) zum Speichern von Ausgangssignalen der ersten und der zweiten Signalspeicherschaltung gemäß dem durch die Taktrückgewinnungsschaltung zurückgewonnenen Abtasttakt.
Trägerrückgewinnungs(CR)schaltung nach Anspruch 6, wobei der variable Phasenvergleicher aufweist: einen variablen Phasenschieber (401), dem die Ausgangssignale der Multipliziereinrichtungen zugeführt werden, um ihre Phase durch ein Ausgangssignal einer Steuerschaltung zu ändern; und eine arctan-Berechnungsschaltung (191) zum Berechnen des arctan eines Phasenwertes des Ausgangssignals des variablen Phasenschiebers, um einen geschätzten Phasenwert einer Symbollänge zu erhalten; eine Schalteinrichtung (402) zum Ausgeben des Ausgangssignals der arctan-Berechnungsschaltung, während das CR-Feld des Burstsignals empfangen wird, gemäß dem Ausgangssignal der Steuerschaltung; Schalten des Ausgangssignals der arctan-Berechnungsschaltung zu einem Eingang eines Addierers (193) zum Addieren des geschätzten Phasenwertes der arctan-Berechnungsschaltung und eines Ausgangsphasenwertes, der durch Verzögern des geschätzten Phasenwertes der arc tan-Berechnungsschaltung um eine Symbollänge erhalten wird, während das BTR-Feld des Burstsignals empfangen wird, und Schalten des Ausgangssignals der arctan-Berechnungsschaltung zu einem Eingang einer Modulo-π/2-Schaltung (404) zum Berechnen von Modulo-π/2 des Ausgangssignals der arctan-Berechnungsschaltung, wobei das Ausgangssignal der Modulo-π/2-Schaltung (404) durch einen Subtrahierer (406) von einem Ausgangssignal einer π/4-Phasenverschiebungsschaltung (405) subtrahiert wird.