JPH0824260B2 - 位相比較器 - Google Patents
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- JPH0824260B2 JPH0824260B2 JP62128971A JP12897187A JPH0824260B2 JP H0824260 B2 JPH0824260 B2 JP H0824260B2 JP 62128971 A JP62128971 A JP 62128971A JP 12897187 A JP12897187 A JP 12897187A JP H0824260 B2 JPH0824260 B2 JP H0824260B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
- H04L27/2273—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0024—Carrier regulation at the receiver end
- H04L2027/0026—Correction of carrier offset
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は位相比較器に係り、特に位相同期ループ（Ph
ase Lock Loop:PLL）の中において２つの入力位相を比
較しそれらの位相差を検出する目的で使用される位相比
較器に関する。
ase Lock Loop:PLL）の中において２つの入力位相を比
較しそれらの位相差を検出する目的で使用される位相比
較器に関する。
（従来の技術） 周知のように、PLLは、例えば第６図に示す如く、電
圧制御発振器（VCO）61と、ループフィルタ62と、増幅
器63と、位相比較器64とを備え、入力信号65の位相とVC
Oの出力信号66の位相とを位相比較器64において比較し
てそれらの位相誤差を検出し、その位相誤差をループフ
ィルタ62および増幅器63を介してVCO61にフィードバッ
クさせることによって、入力信号65の位相にVCO61の出
力信号66の位相を追従させることを目的とした回路であ
って、位相比較器64は当該PLLの特性を規定する重要な
要素となっている。
圧制御発振器（VCO）61と、ループフィルタ62と、増幅
器63と、位相比較器64とを備え、入力信号65の位相とVC
Oの出力信号66の位相とを位相比較器64において比較し
てそれらの位相誤差を検出し、その位相誤差をループフ
ィルタ62および増幅器63を介してVCO61にフィードバッ
クさせることによって、入力信号65の位相にVCO61の出
力信号66の位相を追従させることを目的とした回路であ
って、位相比較器64は当該PLLの特性を規定する重要な
要素となっている。
ここで、入力信号65は、ディジタル変調が施された変
調信号、即ち正弦信号または余弦信号若しくはこれらの
合成信号として表される信号であって、ASK（Amplitude
Shift Keying）信号、PSK（Phase Shift Keying）信号
やFSK（Frequency Shift Keying）信号等も含まれる。
調信号、即ち正弦信号または余弦信号若しくはこれらの
合成信号として表される信号であって、ASK（Amplitude
Shift Keying）信号、PSK（Phase Shift Keying）信号
やFSK（Frequency Shift Keying）信号等も含まれる。
また、VCO61の出力信号66は正弦信号または余弦信号
のいずれか一方からなり、位相比較器64が位相誤差信号
を形成する際の基準となる基準信号である。
のいずれか一方からなり、位相比較器64が位相誤差信号
を形成する際の基準となる基準信号である。
要するに、本発明が対象とする位相比較器の２入力と
は、ディジタル変調が施された変調信号と基準信号をい
う。
は、ディジタル変調が施された変調信号と基準信号をい
う。
（発明が解決しようとする問題点） ところで、位相比較器を乗算器あるいは乗算特性を有
するバランスド・ミキサで構成する場合、その位相比較
特性は第７図に示す如き正弦波特性となる。第７図にお
いて、横軸は位相誤差θe,縦軸は位相誤差信号の振幅値
である。第７図から明らかな如く、位相誤差θｅが の区間（単調増加区間）では位相誤差信号の振幅値は位
相誤差θｅの大きさに応じたものになる。
するバランスド・ミキサで構成する場合、その位相比較
特性は第７図に示す如き正弦波特性となる。第７図にお
いて、横軸は位相誤差θe,縦軸は位相誤差信号の振幅値
である。第７図から明らかな如く、位相誤差θｅが の区間（単調増加区間）では位相誤差信号の振幅値は位
相誤差θｅの大きさに応じたものになる。
つまり、当該PLLでは、位相誤差θｅがこの単調増加
区間内にあるときには速やかに同期引込みが行われる。
しかし、位相誤差θｅが の区間（単調減少区間）では、位相誤差θｅが大きくな
るにつれて位相誤差信号の振幅値は小さくなる。従っ
て、位相誤差θｅがこの単調減少区間内にあるときに
は、当該PLLでは同期引込みに長時間を要することにな
る。
区間内にあるときには速やかに同期引込みが行われる。
しかし、位相誤差θｅが の区間（単調減少区間）では、位相誤差θｅが大きくな
るにつれて位相誤差信号の振幅値は小さくなる。従っ
て、位相誤差θｅがこの単調減少区間内にあるときに
は、当該PLLでは同期引込みに長時間を要することにな
る。
一般に、位相比較器が正弦波位相比較特性をもつ場合
のPLLでは、ｎ＝0,1,2,…とすれば、ループが安定にな
るのは位相誤差θｅがθｅ＝±2nπのときであり、位相
誤差θｅがθｅ＝±（2n＋１）πのときはループは不安
定となる。そして、位相誤差θｅがこの不安定点近傍に
あるときは、安定点に向かって収束するその速度は非常
に遅くなるという問題点がある。
のPLLでは、ｎ＝0,1,2,…とすれば、ループが安定にな
るのは位相誤差θｅがθｅ＝±2nπのときであり、位相
誤差θｅがθｅ＝±（2n＋１）πのときはループは不安
定となる。そして、位相誤差θｅがこの不安定点近傍に
あるときは、安定点に向かって収束するその速度は非常
に遅くなるという問題点がある。
この欠点を解消するために種々の改良が施されている
ことは周知の通りであり、特開昭60−183862号公報記載
のものもその一例として挙げることができる。
ことは周知の通りであり、特開昭60−183862号公報記載
のものもその一例として挙げることができる。
前記公報記載のものは、互いに直交位相関係にある一
対のディジタル入力信号の振幅値の組合わせに対応した
ディジタル信号からなる位相情報を変換テーブルから出
力するものであり、この変換テーブルはROMからなる。
ところで、このROMをアクセスする回路構成は明示され
ていないが、その思想に基づいて位相比較器を構成する
とすれば第８図に示す如くになると推測される。
対のディジタル入力信号の振幅値の組合わせに対応した
ディジタル信号からなる位相情報を変換テーブルから出
力するものであり、この変換テーブルはROMからなる。
ところで、このROMをアクセスする回路構成は明示され
ていないが、その思想に基づいて位相比較器を構成する
とすれば第８図に示す如くになると推測される。
第８図において、この位相比較器は、基準信号発生器
１と、π/2位相推移器２と、乗算器３および同４と、ロ
ーパスフィルタ５および同６と、A/D変換器81および同8
2と、ROM83と、D/A変換器84とを備える。この位相比較
器の動作は概略次の如くになる。
１と、π/2位相推移器２と、乗算器３および同４と、ロ
ーパスフィルタ５および同６と、A/D変換器81および同8
2と、ROM83と、D/A変換器84とを備える。この位相比較
器の動作は概略次の如くになる。
入力信号９は、例えば と表され、乗算器３および同４の一方の入力へ供給され
ている。
ている。
基準信号発生器１は、 なる基準信号10を発生し、それを乗算器３の他方の入力
とπ/2位相推移器２とへ供給する。
とπ/2位相推移器２とへ供給する。
π/2位相推移器２では、基準信号10の位相をπ/2進め
たπ/2移相信号 を形成し、それを乗算器４の他方の入力へ供給する。
たπ/2移相信号 を形成し、それを乗算器４の他方の入力へ供給する。
演算器３は、２入力の積を求め、それをローパスフィ
ルタ５へ送出する。この２入力の積Ａは、 であり、加法定理によって Ａ＝cos（θＢ−θＡ）＋cos2ωtcos（θＡ＋θＢ） −sin2ωtsin（θＡ＋θＢ） ……（２） となる。式（２）の第２項および第３項はローパスフィ
ルタ５で除去されるので、ローパスフィルタ５の出力は
cos（θＢ−θＡ）なるcos信号12となる。
ルタ５へ送出する。この２入力の積Ａは、 であり、加法定理によって Ａ＝cos（θＢ−θＡ）＋cos2ωtcos（θＡ＋θＢ） −sin2ωtsin（θＡ＋θＢ） ……（２） となる。式（２）の第２項および第３項はローパスフィ
ルタ５で除去されるので、ローパスフィルタ５の出力は
cos（θＢ−θＡ）なるcos信号12となる。
また、乗算器４は、２入力の積を求め、それをローパ
スフィルタ６へ送出する。この２入力の積Ｂは、 であり、これは加法定理によって Ｂ＝sin（θＢ−θＡ）＋cos2ωtsin（θＡ＋θＢ） ＋sin2ωtcos（θＡ＋θＢ） ……（４） となる。式（４）の第２項および第３項は同様にローパ
スフィルタ６で除去されるので、ローパスフィルタ６の
出力はsin（θＢ−θＡ）なるsin信号13となる。ここ
に、前記式（２）、同（４）においてθＢ−θＡは前記
位相誤差θｅである。第７図はsin信号13の波形図であ
る。
スフィルタ６へ送出する。この２入力の積Ｂは、 であり、これは加法定理によって Ｂ＝sin（θＢ−θＡ）＋cos2ωtsin（θＡ＋θＢ） ＋sin2ωtcos（θＡ＋θＢ） ……（４） となる。式（４）の第２項および第３項は同様にローパ
スフィルタ６で除去されるので、ローパスフィルタ６の
出力はsin（θＢ−θＡ）なるsin信号13となる。ここ
に、前記式（２）、同（４）においてθＢ−θＡは前記
位相誤差θｅである。第７図はsin信号13の波形図であ
る。
A/D変換器81は入力したcos信号12を、またA/D変換器8
2は入力したsin信号13をＮビットのディジタル信号へ変
換し、それぞれをROM83へアドレスデータとして送出す
る。
2は入力したsin信号13をＮビットのディジタル信号へ変
換し、それぞれをROM83へアドレスデータとして送出す
る。
即ち、一対のディジタル信号でROM83をアクセスする
のである。
のである。
ROM83は位相情報が格納された極座標交換テーブルで
あって、前記アドレスデータに従って対応する位相情報
を発生する。この位相情報はD/A変換器84を介して比較
器出力15となる。
あって、前記アドレスデータに従って対応する位相情報
を発生する。この位相情報はD/A変換器84を介して比較
器出力15となる。
その結果、位相比較特性は、第９図に示す如く、位相
誤差θｅが−π＜θｅ＜πの範囲で単調増加特性となる
ので、前述した不安定点（±π）近傍での収束速度を速
くすることができる。
誤差θｅが−π＜θｅ＜πの範囲で単調増加特性となる
ので、前述した不安定点（±π）近傍での収束速度を速
くすることができる。
ところが、一対のディジタル信号でROMをアクセスす
る方式の位相比較器にあっては、所望の分解能を得るた
めには大容量のROMが必要である。即ち、A/D変換器の出
力がＮビットだとすると、ROMアドレス入力には２つのA
/D変換器が接続されるので、2Nビットのアドレスが必要
で、ROMの容量は22Nワードのものが必要となる。近年の
半導体集積回路技術の進展は目覚しく記憶装置の大容量
化が急速に図られているが、これらのものは現時点では
未だ高価であり、また上記要件に合致した所望容量のRO
Mを入手することは必ずしも容易ではない。そこで、入
手容易なROMで構成することになるが、この場合には複
数個のROMで所望容量を得ることになるので、回路規模
が増大し小形化が困難である、等の種々の問題点があ
る。
る方式の位相比較器にあっては、所望の分解能を得るた
めには大容量のROMが必要である。即ち、A/D変換器の出
力がＮビットだとすると、ROMアドレス入力には２つのA
/D変換器が接続されるので、2Nビットのアドレスが必要
で、ROMの容量は22Nワードのものが必要となる。近年の
半導体集積回路技術の進展は目覚しく記憶装置の大容量
化が急速に図られているが、これらのものは現時点では
未だ高価であり、また上記要件に合致した所望容量のRO
Mを入手することは必ずしも容易ではない。そこで、入
手容易なROMで構成することになるが、この場合には複
数個のROMで所望容量を得ることになるので、回路規模
が増大し小形化が困難である、等の種々の問題点があ
る。
本発明は、このような従来の問題点に鑑みなされたも
ので、その目的は、位相誤差がPLLの不安定点近傍にあ
るときでも速やかに安定点に収束させ得る位相比較特性
を有したものを安価に入手可能な部品で構成できる位相
比較器を提供することにある。
ので、その目的は、位相誤差がPLLの不安定点近傍にあ
るときでも速やかに安定点に収束させ得る位相比較特性
を有したものを安価に入手可能な部品で構成できる位相
比較器を提供することにある。
（問題点を解決するための手段） 前記目的を達成するために、本発明の位相比較器は次
の如き構成を有する。
の如き構成を有する。
即ち、本発明の位相比較器は、ディジタル変調された
変調信号とこの変調信号と位相比較するための基準とな
る信号であって正弦信号または余弦信号のいずれか一方
からなる基準信号とを受けて両者の積を求める第１の乗
算器と；前記第１の乗算器の出力についてろ波処理を施
し位相誤差の正弦成分信号（または余弦成分信号）を出
力する第１のローパスフィルタと；前記基準信号の位相
をπ/2宛移相するπ/2位相推移器と；前記変調信号と前
記π/2位相推移器の出力とを受けて両者の積を求める第
２の乗算器と；前記第２の乗算器の出力についてろ波処
理を施し位相誤差の余弦成分信号（または正弦成分信
号）を出力する第２のローパスフィルタと；前記第１の
ローパスフィルタまたは前記第２のローパスフィルタの
いずれか一方の出力信号を受けてその出力信号の正の半
周期間と負の半周期間とを示す極性判定信号を１ビット
で表現して出力する極性判定器と；前記第１のローパス
フィルタまたは前記第２のローパスフィルタのいずれか
他方の出力信号をＮビットのディジタル信号へ変換する
A/D変換器、このA/D変換器の出力するＮビットのディジ
タル信号と１ビット構成の前記極性判定信号とを（Ｎ＋
１）ビットのアドレスデータとして受けて他方の出力信
号を前記正の半周期間を含む−πから＋πまでの１周期
の期間内で直線的に単調増加ならしめる位相誤差信号を
発生するROM及びこのROMの出力をアナログ信号へ変換す
るD/A変換器で構成される位相誤差変換回路と；を備え
たことを特徴とするものである。
変調信号とこの変調信号と位相比較するための基準とな
る信号であって正弦信号または余弦信号のいずれか一方
からなる基準信号とを受けて両者の積を求める第１の乗
算器と；前記第１の乗算器の出力についてろ波処理を施
し位相誤差の正弦成分信号（または余弦成分信号）を出
力する第１のローパスフィルタと；前記基準信号の位相
をπ/2宛移相するπ/2位相推移器と；前記変調信号と前
記π/2位相推移器の出力とを受けて両者の積を求める第
２の乗算器と；前記第２の乗算器の出力についてろ波処
理を施し位相誤差の余弦成分信号（または正弦成分信
号）を出力する第２のローパスフィルタと；前記第１の
ローパスフィルタまたは前記第２のローパスフィルタの
いずれか一方の出力信号を受けてその出力信号の正の半
周期間と負の半周期間とを示す極性判定信号を１ビット
で表現して出力する極性判定器と；前記第１のローパス
フィルタまたは前記第２のローパスフィルタのいずれか
他方の出力信号をＮビットのディジタル信号へ変換する
A/D変換器、このA/D変換器の出力するＮビットのディジ
タル信号と１ビット構成の前記極性判定信号とを（Ｎ＋
１）ビットのアドレスデータとして受けて他方の出力信
号を前記正の半周期間を含む−πから＋πまでの１周期
の期間内で直線的に単調増加ならしめる位相誤差信号を
発生するROM及びこのROMの出力をアナログ信号へ変換す
るD/A変換器で構成される位相誤差変換回路と；を備え
たことを特徴とするものである。
（作 用） 次に、前記の如く構成される本発明の位相比較器の作
用を説明する。
用を説明する。
変調信号が 基準信号が と表されるとすると、第１の乗算器では前記式（１）の
演算が行われる結果、第１のローパスフィルタの出力は
cos（θＢ−θＡ）なる位相誤差（θＢ−θＡ）の余弦
成分信号となる。
演算が行われる結果、第１のローパスフィルタの出力は
cos（θＢ−θＡ）なる位相誤差（θＢ−θＡ）の余弦
成分信号となる。
一方、基準信号はπ/2位相推移器でπ/2移相され正弦
信号｛sin（ωｔ＋θＢ）｝となるので、第２の乗算器
では前記式（３）の演算が行われる。
信号｛sin（ωｔ＋θＢ）｝となるので、第２の乗算器
では前記式（３）の演算が行われる。
従って第２のローパスフィルタの出力はsin（θＢ−
θＡ）なる位相誤差（θＢ−θＡ）の正弦成分信号とな
る。
θＡ）なる位相誤差（θＢ−θＡ）の正弦成分信号とな
る。
極性判定器には、余弦成分信号または正弦成分信号の
いずれか一方が入力するが、例えば余弦成分信号が入力
するとする。従って、位相誤差変換回路には、正弦成分
信号が入力することになる。
いずれか一方が入力するが、例えば余弦成分信号が入力
するとする。従って、位相誤差変換回路には、正弦成分
信号が入力することになる。
極性判定器では、余弦成分信号の極性を判定し、正の
半周期間例えば高レベル、負の半周期間低レベルとなる
極性判定信号を形成し、それを位相誤差変換回路へ与え
る。
半周期間例えば高レベル、負の半周期間低レベルとなる
極性判定信号を形成し、それを位相誤差変換回路へ与え
る。
位相誤差変換回路では、極性判定信号が正の半周期間
を示すときその正の半周期間に対応した正弦成分信号の
１周期の期間内単調増加となる位相誤差信号を発生す
る。位相誤差との関係で言えば、ｎ＝0,±1,±2,…とす
ると、（2n−１）πから（2n＋１）πの区間単調増加と
なる位相誤差信号を発生するのである。例えば、正の半
周期間を の区間とすれば、これに対応した正弦成分信号の１周期
の期間は−π〜＋πの区間となる。そして、この１周期
の期間内において、正弦成分信号は、 の区間では単調増加を示し、 の区間では単調減少を示す。そこで、位相誤差変換回路
では、例えば、単調減少の区間を単調増加に変換すると
ともに、それを の区間の特性につなげることを行う。この操作は、 の区間にある正弦成分信号はそのまま出力し、 の区間にある正弦成分信号の極性反転およびレベルシフ
トを行うことで容易にできる。つまり、入手容易な回路
部品で、しかも少ない部品数で簡単に構成できる。
を示すときその正の半周期間に対応した正弦成分信号の
１周期の期間内単調増加となる位相誤差信号を発生す
る。位相誤差との関係で言えば、ｎ＝0,±1,±2,…とす
ると、（2n−１）πから（2n＋１）πの区間単調増加と
なる位相誤差信号を発生するのである。例えば、正の半
周期間を の区間とすれば、これに対応した正弦成分信号の１周期
の期間は−π〜＋πの区間となる。そして、この１周期
の期間内において、正弦成分信号は、 の区間では単調増加を示し、 の区間では単調減少を示す。そこで、位相誤差変換回路
では、例えば、単調減少の区間を単調増加に変換すると
ともに、それを の区間の特性につなげることを行う。この操作は、 の区間にある正弦成分信号はそのまま出力し、 の区間にある正弦成分信号の極性反転およびレベルシフ
トを行うことで容易にできる。つまり、入手容易な回路
部品で、しかも少ない部品数で簡単に構成できる。
しかし、このようにして得られた単調増加特性は線形
とはならず若干の湾曲部分を含む。そこで、本発明で
は、単調増加特性を線形にするため、位相誤差−振幅値
の変換テーブルをROMに設定するようにしてある。この
場合にはROMをアクセスするのは正弦成分信号であり、
極性判定信号は前記例と同様にその正弦成分信号の位相
誤差が時間軸上のどの位置にあるものかを特定する１ビ
ットの制御信号として機能する。つまり、ROMは大容量
である必要はなく、入手容易なROMで構成できるのであ
る。
とはならず若干の湾曲部分を含む。そこで、本発明で
は、単調増加特性を線形にするため、位相誤差−振幅値
の変換テーブルをROMに設定するようにしてある。この
場合にはROMをアクセスするのは正弦成分信号であり、
極性判定信号は前記例と同様にその正弦成分信号の位相
誤差が時間軸上のどの位置にあるものかを特定する１ビ
ットの制御信号として機能する。つまり、ROMは大容量
である必要はなく、入手容易なROMで構成できるのであ
る。
このように、本発明の位相比較器によれば、２個の乗
算器および２個のローパスフィルタによって位相誤差の
正弦成分信号と余弦成分信号を形成し、その正弦成分信
号または余弦成分信号のいずれか一方によって極性判定
信号を形成し、正弦成分信号または余弦成分信号のいず
れか他方によって位相誤差信号を形成する際に極性判定
信号で定まる所定の１周期の期間、即ち（2n−１）πか
ら（2n−１）π（ｎ＝0,±1,±2,…）の区間単調増加と
なる位相誤差信号を形成するようにしたので、当該位相
比較器を用いて構成されたPLLでは位相誤差が不安定点
である±（2n−１）π（ｎ＝0,1,2,…）の近傍にあって
も速やかに安定点に収束できることとなり、PLLの引込
時間の短縮が図れる。ここに、位相誤差変換回路は本発
明ではROMを用いて構成するが、ROMを用いたとしても大
容量のものである必要はない。従って、本発明の位相比
較器によれば、入手容易な回路部品で構成できるので低
価格化が図れる。また、部品数も多くはならないので小
形化が図れる等の効果がある。
算器および２個のローパスフィルタによって位相誤差の
正弦成分信号と余弦成分信号を形成し、その正弦成分信
号または余弦成分信号のいずれか一方によって極性判定
信号を形成し、正弦成分信号または余弦成分信号のいず
れか他方によって位相誤差信号を形成する際に極性判定
信号で定まる所定の１周期の期間、即ち（2n−１）πか
ら（2n−１）π（ｎ＝0,±1,±2,…）の区間単調増加と
なる位相誤差信号を形成するようにしたので、当該位相
比較器を用いて構成されたPLLでは位相誤差が不安定点
である±（2n−１）π（ｎ＝0,1,2,…）の近傍にあって
も速やかに安定点に収束できることとなり、PLLの引込
時間の短縮が図れる。ここに、位相誤差変換回路は本発
明ではROMを用いて構成するが、ROMを用いたとしても大
容量のものである必要はない。従って、本発明の位相比
較器によれば、入手容易な回路部品で構成できるので低
価格化が図れる。また、部品数も多くはならないので小
形化が図れる等の効果がある。
（実 施 例） 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係る位相比較器を示す。
なお、第８図に示したものと同一構成部分には同一符号
を付し、その説明を省略する。
なお、第８図に示したものと同一構成部分には同一符号
を付し、その説明を省略する。
第１図において、本発明の位相比較器は、ローパスフ
ィルタ５の後段に極性判定器７を設けるとともに、この
極性判定器７とローパスフィルタ６の後段に位相誤差変
換回路８を設け、この位相誤差変換回路８から所望の比
較器出力15が得られるようにしたものである。
ィルタ５の後段に極性判定器７を設けるとともに、この
極性判定器７とローパスフィルタ６の後段に位相誤差変
換回路８を設け、この位相誤差変換回路８から所望の比
較器出力15が得られるようにしたものである。
ローパスフィルタ６は、前述した如くsinθｅなるsin
信号13を出力するもので、このsin信号13が位相誤差変
換回路８の一方の入力となる。
信号13を出力するもので、このsin信号13が位相誤差変
換回路８の一方の入力となる。
第３図（Ａ）はこのsin信号13の１周期の区間におけ
る波形を示したもので、これは第７図で示したものと同
一のものである。
る波形を示したもので、これは第７図で示したものと同
一のものである。
ローパスフィルタ５は、前述した如くcosθｅなるcos
信号12を出力するもので、このcos信号12が極性判定器
７へ入力する。
信号12を出力するもので、このcos信号12が極性判定器
７へ入力する。
極性判定器７は、cos信号12の極性を判定し、正の半
周期の期間「＋１」レベル、負の半周期の期間「−１」
レベルとなる判定信号14を形成し、それを位相誤差変換
回路８へ与える。第３図（Ｂ）は、第３図（Ａ）との関
連で、sin信号13の１周期の区間における判定信号14を
示している。
周期の期間「＋１」レベル、負の半周期の期間「−１」
レベルとなる判定信号14を形成し、それを位相誤差変換
回路８へ与える。第３図（Ｂ）は、第３図（Ａ）との関
連で、sin信号13の１周期の区間における判定信号14を
示している。
第３図（Ａ）と同（Ｂ）との比較において明らかな通
り、sin信号13の振幅変化は判定信号14が「＋１」レベ
ルである期間では単調増加を示し、判定信号14が「−
１」レベルである期間では単調減少を示す。つまり、判
定信号14の内容によって単調減少区間を認識できるので
ある。
り、sin信号13の振幅変化は判定信号14が「＋１」レベ
ルである期間では単調増加を示し、判定信号14が「−
１」レベルである期間では単調減少を示す。つまり、判
定信号14の内容によって単調減少区間を認識できるので
ある。
位相誤差変換回路８は、sin信号13と判定信号14とを
受けて、前記単調減少部分を単調増加に変換し、第９図
に示したものと同等の位相比較特性からなる比較器出力
15を形成する。
受けて、前記単調減少部分を単調増加に変換し、第９図
に示したものと同等の位相比較特性からなる比較器出力
15を形成する。
具体的に言えば、位相誤差が、ｎをｎ＝0,±1,±2,…
とした場合に、（2n−１）πから（2n＋１）πの範囲内
にあるときの比較器出力15が、この範囲内において単調
に増加する特性となるようにするのである。その結果、
本発明の位相比較器を用いてPLLを構成すれば、位相誤
差が不安定点である±（2n＋１）πの近傍にあるときで
も速やかに安定点へ収束させ得ることになる。なお、こ
の場合のｎはｎ＝0,1,2,…である。
とした場合に、（2n−１）πから（2n＋１）πの範囲内
にあるときの比較器出力15が、この範囲内において単調
に増加する特性となるようにするのである。その結果、
本発明の位相比較器を用いてPLLを構成すれば、位相誤
差が不安定点である±（2n＋１）πの近傍にあるときで
も速やかに安定点へ収束させ得ることになる。なお、こ
の場合のｎはｎ＝0,1,2,…である。
次に、位相誤差変換回路８の具体的回路例を説明す
る。
る。
第２図は、本発明の一実施例に係る位相誤差変換回路
を示す。この位相誤差変換回路はA/D変換器21と、ROM22
と、D/A変換器23とで基本的に構成される。
を示す。この位相誤差変換回路はA/D変換器21と、ROM22
と、D/A変換器23とで基本的に構成される。
A/D変換器21は、前記sin信号13を所定ビット数のディ
ジタル信号に変換し、それをアドレスデータとしてROM2
2へ与える。
ジタル信号に変換し、それをアドレスデータとしてROM2
2へ与える。
ROM22はA/D変換器21の出力と前記判定信号14とを受け
てディジタル信号からなる所定の位相誤差信号をD/A変
換器23へ与える。
てディジタル信号からなる所定の位相誤差信号をD/A変
換器23へ与える。
ROM22は変換テーブルであって、位相誤差とそれに対
応する振幅値が設定してあり、判定信号14が「＋１」レ
ベルである期間に対応するsin信号13の−πから＋πま
での１周期の期間、即ち（2n−１）πから（2n＋１）π
（ｎ＝0,±1,±2,…）の期間ではその位相誤差θｅに対
応した振幅値が単調に増加することとなる位相誤差信号
を発生するのである。これがD/A変換器23から比較器出
力15として送出される。
応する振幅値が設定してあり、判定信号14が「＋１」レ
ベルである期間に対応するsin信号13の−πから＋πま
での１周期の期間、即ち（2n−１）πから（2n＋１）π
（ｎ＝0,±1,±2,…）の期間ではその位相誤差θｅに対
応した振幅値が単調に増加することとなる位相誤差信号
を発生するのである。これがD/A変換器23から比較器出
力15として送出される。
その結果、位相比較特性は第３図（Ｃ）に示す如くに
なる。
なる。
なお、ROM22の容量であるが、A/D変換器21の変換ビッ
ト数をＮとすれば、ROM22のアドレスデータは（Ｎ＋
１）ビットとなるので、ROM22の容量は2N+1ワードで済
む。第８図で示した場合に比して約半分の容量で同等に
機能することが理解できる。即ち、入手容易な小容量の
ROMで構成できるのである。
ト数をＮとすれば、ROM22のアドレスデータは（Ｎ＋
１）ビットとなるので、ROM22の容量は2N+1ワードで済
む。第８図で示した場合に比して約半分の容量で同等に
機能することが理解できる。即ち、入手容易な小容量の
ROMで構成できるのである。
次に、第４図は本発明に係る位相誤差変換回路の他の
実施例を示す。この位相誤差変換回路はA/D変換器31
と、セレクタ32と、D/A変換器33と、（Ｎ−１）個のイ
ンバータ34とで基本的に構成される。
実施例を示す。この位相誤差変換回路はA/D変換器31
と、セレクタ32と、D/A変換器33と、（Ｎ−１）個のイ
ンバータ34とで基本的に構成される。
A/D変換器31は、前記sin信号13をＮビットのディジタ
ル信号に変換し、それをセレクタ32へ与える。sin信号1
3はそのピークレベルがA/D変換器31のダイナミックレン
ジの半分となるようにA/D変換器31へ入力するとすれ
ば、A/D変換器31の出力信号は、第５図（Ａ）に示す如
く、「010…０」から「101…１」までの間で変化するＮ
ビットのディジタル信号である。このＮビットのディジ
タル信号は第１の入力としてそのままセレクタ32へ与え
られる一方、Ｎビットのディジタル信号のうち最上位ビ
ット（MSB:符号ビットである）はそのままで残りのＮ−
１ビットをインバータ34で極性反転させたものを第２の
入力としてセレクタ32へ与えられる。
ル信号に変換し、それをセレクタ32へ与える。sin信号1
3はそのピークレベルがA/D変換器31のダイナミックレン
ジの半分となるようにA/D変換器31へ入力するとすれ
ば、A/D変換器31の出力信号は、第５図（Ａ）に示す如
く、「010…０」から「101…１」までの間で変化するＮ
ビットのディジタル信号である。このＮビットのディジ
タル信号は第１の入力としてそのままセレクタ32へ与え
られる一方、Ｎビットのディジタル信号のうち最上位ビ
ット（MSB:符号ビットである）はそのままで残りのＮ−
１ビットをインバータ34で極性反転させたものを第２の
入力としてセレクタ32へ与えられる。
セレクタ32では、判定信号14が「＋１」レベルである
期間は第１の入力を、「−１」レベルである期間は第２
の入力をそれぞれ選択し、それをD/A変換器33へ送出す
る。判定信号14は、第５図（Ｂ）に示す通りであるが、
それが「＋１」レベルに期間 ではA/D変換器31の出力は単調増加特性を有するから、
この部分はそのまま出力する。一方、判定信号14の「−
１」レベルの期間では次の操作が行われている。A/D変
換器31の出力であるＮビットのディジタル信号では最上
位ビットは当該信号の極性を示す。そして残りの（Ｎ−
１）ビットは極性が反転しているので、判定信号14が
「−１」レベルの期間で入力した（Ｎ−１）ビットの信
号波形は単調増加となっている。そこで、 の期間および の期間における（Ｎ−１）ビットの信号レベルをそれぞ
れシフトして、 の期間における信号波形とつなげるのである。その結
果、第５図（Ｃ）に示す如く−π〜＋πの区間、即ち、
（2n−１）π〜（2n＋１）πの区間単調増加となる位相
誤差信号15がD/A変換器33の出力に得られる。
期間は第１の入力を、「−１」レベルである期間は第２
の入力をそれぞれ選択し、それをD/A変換器33へ送出す
る。判定信号14は、第５図（Ｂ）に示す通りであるが、
それが「＋１」レベルに期間 ではA/D変換器31の出力は単調増加特性を有するから、
この部分はそのまま出力する。一方、判定信号14の「−
１」レベルの期間では次の操作が行われている。A/D変
換器31の出力であるＮビットのディジタル信号では最上
位ビットは当該信号の極性を示す。そして残りの（Ｎ−
１）ビットは極性が反転しているので、判定信号14が
「−１」レベルの期間で入力した（Ｎ−１）ビットの信
号波形は単調増加となっている。そこで、 の期間および の期間における（Ｎ−１）ビットの信号レベルをそれぞ
れシフトして、 の期間における信号波形とつなげるのである。その結
果、第５図（Ｃ）に示す如く−π〜＋πの区間、即ち、
（2n−１）π〜（2n＋１）πの区間単調増加となる位相
誤差信号15がD/A変換器33の出力に得られる。
なお、第５図（Ｃ）から明らかな如く、単調増加特性
は線形とはならず若干の湾曲を含むものとなる。線形性
が要求される場合には前記ROM22を用いた方式を採用す
れば良いことになる。
は線形とはならず若干の湾曲を含むものとなる。線形性
が要求される場合には前記ROM22を用いた方式を採用す
れば良いことになる。
（発明の効果） 以上詳述したように、本発明の位相比較器によれば、
２個の乗算器および２個のローパスフィルタによって位
相誤差の正弦成分信号と余弦成分信号を形成し、その正
弦成分信号または余弦成分信号のいずれか一方によって
極性判定信号を形成し、正弦成分信号または余弦成分信
号のいずれか他方によって位相誤差信号を形成する際に
極性判定信号で定まる所定の１周期の期間、即ち（2n−
１）πから（2n−１）π（ｎ＝0,±1,±2,…）の区間単
調増加となる位相誤差信号を形成するようにしたので、
当該位相比較器を用いて構成されたPLLでは位相誤差が
不安定点である±（2n−１）π（ｎ＝0,1,2,…）の近傍
にあっても速やかに安定点に収束できることとなり、PL
Lの引込時間の短縮が図れる。ここに、位相誤差変換回
路は本発明ではROMを用いて構成するが、ROMを用いたと
しても大容量のものである必要はない。従って、本発明
の位相比較器によれば、入手容易な回路部品で構成でき
るので低価格化が図れる。また、部品数も多くはならな
いので小形化が図れる等の効果がある。
２個の乗算器および２個のローパスフィルタによって位
相誤差の正弦成分信号と余弦成分信号を形成し、その正
弦成分信号または余弦成分信号のいずれか一方によって
極性判定信号を形成し、正弦成分信号または余弦成分信
号のいずれか他方によって位相誤差信号を形成する際に
極性判定信号で定まる所定の１周期の期間、即ち（2n−
１）πから（2n−１）π（ｎ＝0,±1,±2,…）の区間単
調増加となる位相誤差信号を形成するようにしたので、
当該位相比較器を用いて構成されたPLLでは位相誤差が
不安定点である±（2n−１）π（ｎ＝0,1,2,…）の近傍
にあっても速やかに安定点に収束できることとなり、PL
Lの引込時間の短縮が図れる。ここに、位相誤差変換回
路は本発明ではROMを用いて構成するが、ROMを用いたと
しても大容量のものである必要はない。従って、本発明
の位相比較器によれば、入手容易な回路部品で構成でき
るので低価格化が図れる。また、部品数も多くはならな
いので小形化が図れる等の効果がある。
第１図は本発明の一実施例に係る位相比較器の構成ブロ
ック図、第２図は本発明に係る位相誤差変換回路の具体
的構成例のブロック図、第３図は動作説明図、第４図は
本発明に係る位相誤差変換回路の具体的構成例のブロッ
ク図、第５図は動作説明図、第６図はPLLの構成ブロッ
ク図、第７図は位相比較器を乗算器で構成した場合の位
相比較特性図、第８図はROMを用いて構成した位相比較
器の回路例のブロック図、第９図はROM構成の位相比較
器で得られた位相比較特性図である。 １……基準信号発生器、２……π/2位相推移器、3,4…
…乗算器、5,6……ローパスフィルタ、７……極性判定
器、８……位相誤差変換回路、21,31,81,82……A/D変換
器、22,83……ROM、23,33,84……D/A変換器、32……セ
レクタ、34……インバータ、61……電圧制御発振器（VC
O）、62……ループフィルタ、63……増幅器、64……位
相比較器。
ック図、第２図は本発明に係る位相誤差変換回路の具体
的構成例のブロック図、第３図は動作説明図、第４図は
本発明に係る位相誤差変換回路の具体的構成例のブロッ
ク図、第５図は動作説明図、第６図はPLLの構成ブロッ
ク図、第７図は位相比較器を乗算器で構成した場合の位
相比較特性図、第８図はROMを用いて構成した位相比較
器の回路例のブロック図、第９図はROM構成の位相比較
器で得られた位相比較特性図である。 １……基準信号発生器、２……π/2位相推移器、3,4…
…乗算器、5,6……ローパスフィルタ、７……極性判定
器、８……位相誤差変換回路、21,31,81,82……A/D変換
器、22,83……ROM、23,33,84……D/A変換器、32……セ
レクタ、34……インバータ、61……電圧制御発振器（VC
O）、62……ループフィルタ、63……増幅器、64……位
相比較器。
Claims (1)
- 【請求項１】ディジタル変調された変調信号とこの変調
信号と位相比較するための基準となる信号であって正弦
信号または余弦信号のいずれか一方からなる基準信号と
を受けて両者の積を求める第１の乗算器と；前記第１の
乗算器の出力についてろ波処理を施し位相誤差の正弦成
分信号（または余弦成分信号）を出力する第１のローパ
スフィルタと；前記基準信号の位相をπ/2宛移相するπ
/2位相推移器と； 前記変調信号と前記π/2位相推移器の出力とを受けて両
者の積を求める第２の乗算器と；前記第２の乗算器の出
力についてろ波処理を施し位相誤差の余弦成分信号（ま
たは正弦成分信号）を出力する第２のローパスフィルタ
と；前記第１のローパスフィルタまたは前記第２のロー
パスフィルタのいずれか一方の出力信号を受けてその出
力信号の正の半周期間と負の半周期間とを示す極性判定
信号を１ビットで表現して出力する極性判定器と；前記
第１のローパスフィルタまたは前記第２のローパスフィ
ルタのいずれか他方の出力信号をＮビットのディジタル
信号へ変換するA/D変換器、このA/D変換器の出力するＮ
ビットのディジタル信号と１ビット構成の前記極性判定
信号とを（Ｎ＋１）ビットのアドレスデータとして受け
て他方の出力信号を前記正の半周期間を含む−πから＋
πまでの１周期の期間内で直線的に単調増加ならしめる
位相誤差信号を発生するROM及びこのROMの出力をアナロ
グ信号へ変換するD/A変換器で構成される位相誤差変換
回路と；を備えたことを特徴とする位相比較器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128971A JPH0824260B2 (ja) | 1987-05-26 | 1987-05-26 | 位相比較器 |
| US07/197,851 US4920278A (en) | 1987-05-26 | 1988-05-24 | Phase comparator |
| EP88108327A EP0292935B1 (en) | 1987-05-26 | 1988-05-25 | Phase comparator |
| CA000567600A CA1283176C (en) | 1987-05-26 | 1988-05-25 | Phase comparator |
| DE3854312T DE3854312T2 (de) | 1987-05-26 | 1988-05-25 | Phasenkomparator. |
| AU16669/88A AU621049B2 (en) | 1987-05-26 | 1988-05-26 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128971A JPH0824260B2 (ja) | 1987-05-26 | 1987-05-26 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292826A JPS63292826A (ja) | 1988-11-30 |
| JPH0824260B2 true JPH0824260B2 (ja) | 1996-03-06 |
Family
ID=14997934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128971A Expired - Lifetime JPH0824260B2 (ja) | 1987-05-26 | 1987-05-26 | 位相比較器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4920278A (ja) |
| EP (1) | EP0292935B1 (ja) |
| JP (1) | JPH0824260B2 (ja) |
| AU (1) | AU621049B2 (ja) |
| CA (1) | CA1283176C (ja) |
| DE (1) | DE3854312T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301196A (en) * | 1992-03-16 | 1994-04-05 | International Business Machines Corporation | Half-speed clock recovery and demultiplexer circuit |
| JP2797916B2 (ja) * | 1993-08-05 | 1998-09-17 | 日本電気株式会社 | 搬送波再生回路 |
| US5430537A (en) * | 1993-09-03 | 1995-07-04 | Dynamics Research Corporation | Light beam distance encoder |
| US5583785A (en) * | 1993-12-28 | 1996-12-10 | Talkie Tooter, Inc. | Method and apparatus for signal decoder using instantaneous magnitude and phase detection |
| EP0739563B1 (en) * | 1994-01-12 | 2000-09-27 | Rca Thomson Licensing Corporation | Higher order digital phase loop filter |
| US6084923A (en) * | 1997-12-31 | 2000-07-04 | Ericsson Inc | System, apparatus and method for averaging digitized phase samples |
| US6255871B1 (en) * | 2000-01-10 | 2001-07-03 | General Electric Company | Method and apparatus for improving capture and lock characteristics of phase lock loops |
| US8300753B2 (en) | 2008-07-29 | 2012-10-30 | Fujitsu Limited | Triple loop clock and data recovery (CDR) |
| US8718217B2 (en) * | 2008-07-29 | 2014-05-06 | Fujitsu Limited | Clock and data recovery (CDR) using phase interpolation |
| US8411782B2 (en) * | 2008-07-29 | 2013-04-02 | Fujitsu Limited | Parallel generation and matching of a deskew channel |
| US8138798B2 (en) * | 2008-07-29 | 2012-03-20 | Fujitsu Limited | Symmetric phase detector |
| US8300754B2 (en) * | 2008-07-29 | 2012-10-30 | Fujitsu Limited | Clock and data recovery with a data aligner |
| US8320770B2 (en) * | 2009-03-20 | 2012-11-27 | Fujitsu Limited | Clock and data recovery for differential quadrature phase shift keying |
| US7928780B1 (en) * | 2009-09-29 | 2011-04-19 | General Electric Company | Phase-locked-loop circuit |
| US8014181B2 (en) | 2009-09-29 | 2011-09-06 | General Electric Company | Power conversion control system |
| CN102088295B (zh) * | 2009-12-03 | 2014-04-02 | 迈实电子(上海)有限公司 | 检测信号相位不平衡的电路和方法及信号传输系统 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3242262A (en) * | 1961-09-21 | 1966-03-22 | Ibm | Method and apparatus for transmitting binary data |
| FR1529822A (fr) * | 1967-05-09 | 1968-06-21 | Csf | Dispositif de mesure de phase |
| US3500399A (en) * | 1968-03-08 | 1970-03-10 | Singer Inc H R B | Frequency translation process and apparatus therefor |
| US4383324A (en) * | 1979-11-16 | 1983-05-10 | The General Electric Company Limited | Digital data transmission systems |
| US4675614A (en) * | 1982-10-20 | 1987-06-23 | Rockwell International Corporation | Phase difference measurement system |
| JPS5980048A (ja) * | 1982-10-30 | 1984-05-09 | Nec Corp | 自動位相調整回路 |
| JPS60500555A (ja) * | 1983-02-04 | 1985-04-18 | マツクミツチエル リミテツド | 復調器 |
| US4577157A (en) * | 1983-12-12 | 1986-03-18 | International Telephone And Telegraph Corporation | Zero IF receiver AM/FM/PM demodulator using sampling techniques |
| JPS6118220A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| JPS6118221A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| EP0213222B1 (de) * | 1985-08-27 | 1989-03-29 | Deutsche ITT Industries GmbH | Fernsehtonempfangsschaltung für mindestens einen in einem HF-signal enthaltenen Tonkanal |
-
1987
- 1987-05-26 JP JP62128971A patent/JPH0824260B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-24 US US07/197,851 patent/US4920278A/en not_active Expired - Lifetime
- 1988-05-25 CA CA000567600A patent/CA1283176C/en not_active Expired - Fee Related
- 1988-05-25 DE DE3854312T patent/DE3854312T2/de not_active Expired - Fee Related
- 1988-05-25 EP EP88108327A patent/EP0292935B1/en not_active Expired - Lifetime
- 1988-05-26 AU AU16669/88A patent/AU621049B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0292935A2 (en) | 1988-11-30 |
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