JPS6118220A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号の周波数および位相に追随する位相
同期回路に関する。

（従来の技術） 従来から、ＰＬＬ　（フェーズロックループ；　Ｐｈａ
ｓｅＬｏｃｋ　Ｌｏｏｐ）方式による位相同期回路は、
位相変調波を復調する際に必要な基準信号を作成するた
めの搬送波再生回路や、また、ある電波を追跡する際の
周波数トラッキング回路などとして広く使われて童でい
る。

しかし、このＰＬＬ方式による位相同期回路には、ハン
グアップ現象と呼ばれる位相引込み特性の劣化現象があ
り、短時間で位相同期を確立しなければならないところ
には適用することが困難であった。

先ず、ＰＬＬ方式の例を挙げ、ハングアップ現象につい
て説明する。

第８図（ａ）は、ＰＬＬ方式による位相同期回路の基本
構成を示す図である。図において、１は信号入力端子、
２は電圧制御発振器（Ｖ、Ｃ，Ｏ，）、３は位相比較器
、４はループフィルタ、５は位相同期信号出力端子であ
る。なお、受検信号に変調が施されている場合は、変調
成分が除去された後の信号が信号入力端子ｌに入力され
るものとする。

第８図（ａ）は、電圧制御発振器２の発信周波数とその
位相とを、入力信号の周波数と位相とに同期させるもの
であって、位相比較器３により、入力信号と、電圧制御
発振器２の出力信号とが位相比較され、その罠差分が電
圧としてループフィルタ４を介し電圧制御発振器２にル
ープバックされ。

電圧制御発振器２の発振周波数とその位相とが入力信号
に一致するように制御される。

第８図（ｂ）は１位相比較器３の位相比較特性の例で、
正弦波特性と呼ばれ従来から広く用いられてきたもので
ある。図は横軸に入力信号と電圧制御発振器２の出力信
号との位相差をとり、縦軸に位相比較器３の出力信号（
誤差電圧）を示している。

第８図（ｂ）から分かるように、入力信号と電圧制御発
振器２の出力信号との間の位相差がπ（１８０°）であ
るとき、位相比較器３の出力は零となり、電圧制御発振
器２の発振位相は変化せず、位相差がπのまま安定して
しまい、同期が確立できない状態になる。この現象をハ
ングアップ現象という。また、位相差が正確にπでなく
とも、極めてπに近いときは、ハングアップ現象とみな
せる現象が起こり、さらに位相差がπの近傍であるとき
は、位相比較器３の出力が零に近い値をとり。

同期確立までに長い時間を必要とする、という欠点があ
った。

これらの欠点のため、複数の互いに非同期なバースト信
号からなるＴＤＭＡ信号を復調する際の搬送波再生回路
に、第８図（ｂ）に示す特性の位相同期回路を適用する
ことは困難であった。これは、各バースト信号に対して
基準信号を作成しながら復調しなければならず、搬送波
再生回路としては極めて短時間のうちに同期を確立しな
ければならないからである。

一方、上述したハングアップ現象を救済し、同期引込み
特性を改善する方法がｒ　ＴＤＭＡ信号の同期復調に用
いる搬送波再生回路の検討」と題する文献（信学会誌論
文誌Ｖｏ１．５４−Ｂ、　Ｎｏ、４１９７１゜Ｐ、１６
０〜１６７）に記載されている。

その一つは、第８図（ａ）に示したＰＬＬ方式において
、位相比較器３の位相比較特性を第８図（ｃ）に示すよ
うに位相差に対して′のこぎり歯状とする方法である。

これは、位相差πにおける位相比較出力を大きくして、
位相差０、または２πなどの同期点への収れんを早めよ
うとするものである。

しかしながら、この方法においても、入力信号に位相ジ
ッタや雑音等が含まれた場合は、位相差π前後における
出力が平均化され、位相差πにおける等測的な位相比較
出力が第８図（ｄ）のようになり、同期確立時間が長く
なるという欠点がある。

また、前述の文献には他の方法としてキックオフ方式が
記載されている。キックオフ方式とは、同期開始時点に
おいて位相差を測定し、位相差がπに近いときには、ハ
ングアップ領域（π近傍）から安定領域（０近傍）へ強
制的にπ移相させる方式である。この方式には、同期開
始時点を知らないと動作できないという欠点がある。ま
た、入力信号に雑音が含まれる場合には、ハングアップ
現象が生じているのにこれを検出できなかったり、ハン
グアップ現象でないのにハングアップ現象と判定してし
まったり、いわゆる不検出や誤検出の問題があり、ノ）
ングアップ現象を完全に取り除くまでに至っていない。

（発明が解決しようとする問題点） 本発明は上述した従来技術の欠点を解決するためになさ
れたもので、ハングアップ現象がおこらず、かつ、極め
て短時間のうちで同期確立が可能な位相同期回路を提供
することを目的とする、。

（問題点を解決するための手段） 本発明の特徴は、少なくとも位相比較器とその出力によ
り制御される制御発振器とを有し、該位相比較器への入
力信号の周波数及び位相に従って該発振器の出力を制御
する位相同期回路において、前記位相比較器が同期安定
点の前後を除いて、位相変化の履歴に応じて二様の位相
比較出力を持つヒステリシス特性を有する位相同期回路
にある。

（作用） 本発明によると位相比較器が二様のヒステリシス特性を
有するので位相差の値にかかわらずハングアップ現象な
しに高速の位相同期引込みが得られる。

（実施例） 第１図は本発明の一実施例を示す図であり、電圧制御発
振器２の発振信号の周波数と位相を入力信号の周波数と
位相とに同期させようとする基本動作は第８図（ａ）に
示した従来のＰＬＬ方式と同様である。ここで、第８図
の従来例と異なる点は、上述のように位相比較器３′の
位相比較特性が第２図に示すととく２πの周期をもち、
かつ、ヒステリシス特性を有することである。第２図は
、横軸に入力信号と電圧制御発振器の出力信号との位相
差θをとり、縦軸に位相比較器３′の出力信号レベルを
示している。また、第２図中の矢印は電圧制御発振器２
′の制御方向（収れん方向）を示している。第２図のご
とく、位相比較器３′は、基本的に入力信号と電圧制御
発振器２の出力信号との位相差θが一π１２〜＋π／２
の範囲であるときはｓｉｎθを出力し、π／２〜３π／
２　の範囲であるときは＋１．−３π／２の範囲である
ときは−１を出力する。この出力で制御される電圧制御
発振器２は、位相差θが一３π／２〜＋３π／２の間に
あるときは、第２図のＯで示される点に収れんするよう
に動作する。

ここで、ヒステリシス特性について説明する。

例えば位相差θが＋３π／２を越えた場合１位相比較器
３′は再びｓｉｎθを出力する。これは、一種の位相ス
リップを起こさせて、第２図中２πで示される点に収れ
んさせようとするためである６したがって１位相差θが
再び３π／２より小さくなっても、２πの点からみれば
一π／２〜−３π／２の範囲として扱われるので、位相
比較器３′の出力は−１となる。さらに位相差θが小さ
くなってπ／２以内となると、位相比較器３′の出力は
再びｓｉｎθとなり、ここでも位相スリップを起こして
、第３図中０で示される点へ収れんさせるように動作す
る。この後、位相差θが再びπ／２より大きくなれば位
相差比較器３′の出力は＋１となる。

以上のように、位相比較器３′は位相差θがπまたは一
πを中心に±π／２のヒステリシス巾をもつように動作
する。このように、位相比較器３′にヒステリシス特性
を持たせることにより、第８図（ａ）で示した従来技術
の欠点は次のように解決される。

第８図（ｂ）と第３図との比較から分かるように、第２
図においては、例えば、−２π、Ｏ，＋２πで示した収
れん意思外で、位相比較器３′の出力が０またはその近
傍となることはないので、従来技術にみられたハングア
ップ現象は起こり得ない。また、位相差θが±π／２を
越えても、位相比較器３′の出力は低下することなく、
制御電圧値の最大値を保持するので、電圧制御発振器２
を高速で制御できる。

なお、第２図の例では、ヒステリシス幅は１８０″（π
）となっているが、位相引込み範囲と雑音または位相ジ
ッタ等による入力信号の位相変動量を考慮し、１８０°
より狭く、または広く設定しても、上述したと同様の効
果は得られる。

次に第２図に示した特性を有する位相比較器３′の具体
的構成を第３図に示し、これについて説明する。なお、
本構成例は１８０’　（π）のヒステリシス幅を有する
ものである。

第３図において、１は信号入力端子、６は電圧制御発振
器２からの信号の入力端子、７，８は位相検波器、９は
π／２ラジアン移相器、ｉｏ、　ｉｔはレベル判定器、
１２．１３はオアゲート、１４〜１７はアンドゲート、
１８は第３図に示した−１に相当する電位の電源、１９
は第３図に示した＋１に相当する電源、２０．２１．２
２はゲート、２３は出力端子である。なお、オアゲート
１２およびアンドゲート１４．１５の直前に付された小
丸印は″否定″を表わす。

信号入力端子１からの入力信号は入力端子６からの電圧
制御発振器２の出力信号と位相検波器７゜８によって位
相検波される。位相検波器７，８の間にはπ／２の位相
差があるので、信号入力端子１からの信号と入力端子６
からの信号との位相差を上述と同様θで表わせば、位相
検波器７の出力はｃｏｓθまた位相検波器８の出力はｓ
ｉｎθで表わされる。これらの出力はレベル判定器１０
および・１１によって正負に応じた論理レベルの信号に
変換され、その後論理処理される。この論理処理につい
ては、第４図を補助に用い説明する。

第４図は、各部の波形と、位相比較特性の関係を示すも
のであり、（ａ）は位相検波器７の出力波形（余弦波）
　、　（ｂ）は位相検波器８の出力波形（正弦波）　、
　（Ｃ）レベル判定器１０の出力波形、（ｄ）はレベル
判定器１１の出力波形、（ｅ）は波形（ｃ）および（ｄ
）を論理レベルで書き改めたもの、（ｆ）は、（ｃ）、
　（ｄ）の波形および（ｆ）の論理レベル表現に関連し
て便宜上付した領域番号、（ｇ）は位相比較特性である
。なお、便宜上（Ｃ）の信号をＡ、（ｄ）の信号をＢと
呼ぶことにする。

先ず、第４図（ｇ）のうち正弦特性を示す領域（１）は
、信号Ｂの状態にかかわらず、信号Ａが１”である領域
で特定できる。したがって、第３図の構成例においては
、信号Ａでゲート２２を開くようにし、この帰還位相検
波器８の出力である正弦波を出力端子２３へ出力するよ
うにしている。

次に第４図（ｇ）のうち領域（２）　、　（３）　、　
（４）　、　（５）については次の論理処理を行う。

第３図において、アンドゲート１６の出力をＹｌ、アン
ドゲート１７の出力をＹイとすれば、Ｙ□およびＹｌは
次の論理式で表わされる。

Ｙ□＝Ａ−Ｙ、’　　・　（Ｙ工′＋Ｂ）−−−−１（
ｇＹ、＝　Ａ　−Ｙ１’　　・　（ｙｚ’　＋Ｂ）　−
−−−−（２）ここでｙ１’　、Ｙ、’はＹｌ、Ｙ、に
更新される前の状態である。

式（１）のＹ□が“１”となればゲート２０を開き−１
を出力し１式（２）のＹｌが“１″となればゲート２１
を開き＋１を出力する。

この論理処理動作を表１に示す真理値表を用い、さらに
説明する。表１には出力端子２３の出力信号をＹｏｕｔ
として付加してＹｏｕｔの内容を示しまた、該当領域も
参考までに付加しである。（第４図（ｈ）参照）。

以下余白 表１ 先ず、Ａが“１”であるときは、ｙ１’　、ｙ、’　。

Ｂの状態にかかわらず表中の状態４をとり、Ｙｌおよび
Ｙｌは“０”でＹｏｕｔとしてはｓｉｎθを出力する。

これは、前述の領域（１）である。

この状態から位相差θが一π７２〜＋π／２の範囲を越
えるとＡは＃　ＯＦｊとなる。Ａが１”であったときの
（Ｙｌｔ　Ｙｌ）は（０，０）であったから、（Ａ＝　
ｙ１／　ｔ　７％　）は（０，Ｏ，Ｏ）となり状態１に
遷移する。この時Ｂがａｔ　Ｏ＄１ならば領域が（１）
から（４）へうつったものとしてＹｌを“１”にしてＹ
ｏｕｔとして−１を出力し、Ｙｌが“１”となったこと
で（Ａ、Ｙ１’　、Ｙ、’　）は（０，’１．Ｏ）とな
り状態３に移る。状態３に移ればＢの状態にかかわらず
、すなわち領域（５）または領域（４）であるかにかか
わらず、Ｙｏｕｔとして−１を出力し続ける。この状態
３は、位相差θが一３π１２を越え、位相スリップを起
こして領域（１）となるか、または、位相差θが小さく
なって領域（１）に入りＡが“１”になるまで続く。

この動作は位相差θが＋側に現われたときも同様である
。すなわち、領域（１）から領域（２）に移ると、状態
は１をとり、Ｂが“１″であるから、Ｙｏｕｔとして＋
１を出力し、状態は２に移り、位相差θがいずれかの領
域（１）になるまで＋１を出力し続ける。

以上が第３図の構成例の動作である。もつとも、初期の
位相差θが常に領域（１）に入るとは決まらないが、表
１のいずれかの状態に落込むことは明らかであり、ハン
グアップ現象を起こすことはありえない。また表１の真
理値表から（Ｙ工′。

Ｙ２′）が（１，１）である状態が抜けているが、式（
１）および（２）から明らかなように、一種のフリップ
フロップを構成しているのでＹ１′　およびＹ２′が共
に“１”を取ることはないからである。

なお、第３図の構成例では回路実現の容易性を考慮して
ヒステリシス区間をπ／２と３／２πの間とした。一般
にヒステリシス区間を広くとればハングアップを避ける
効果は大となる。しかし反面で、例えば２πラジアンに
引込めば速く同期できる入力信号をヒステリシスのため
０ラジアンに引込み、長い同期時間が必要となる現象が
生じる。

一方ヒステリシス区間を狭くするとヒステリシス区間を
越えるような大きな雑音に大して本発明の効果が小さく
なる。従ってヒステリシス区間はπラジアンを中心とし
て片側に最大でもπ／２ラジアン程度とすべきであろう
−すなわちヒステリシス区間はπ／２と３／２πの範囲
内に設定されるべきである。予想される雑音量が小さい
場合は上記範囲ないで、なるべくヒステリシス区間を狭
くした方が平均同期時間を短くできる。

次に本発明の他の実施例について説明する。

第５図は本発明の他実施例であって、１は信号入力端子
、２は電圧制御発振器、３は位相比較器、５は位相同期
信号出力端子、２４はループフィルタである。

この回路の基本動作は第３図に示した実施例とほぼ同じ
であるが、位相比較特性は第６図に示すような２π周期
の特性を持つ。この位相比較特性では位相が３π／４よ
り小さい値から増加した時は５π／４迄の間で比較器出
力は常に正の値をとり、位相が５π／４を越えると下の
線に跳躍し負の出力となる。この点から逆に位相が減少
すると位相比較特性は下の線をたどり負の値を出力する
。

位相が３π／４より減少すると出力は跳躍的に変化し上
の線にそって正の値を出力する。これらの位相比較出力
はデジタル値（例えば２進数）で表示されており２４の
ループフィルタ内でもデジタル的に演算される。そして
演算結果はＤ／Ａ変換されて出力され、電圧制御発振器
を制御する。

本実施例の位相比較器３′は第７図のようにして構成で
きる。図において、１は信号入力端子、６は電圧制御発
振器出力信号入力端子、７，８は位相検波器、９はπ／
２移相器、２３′は位相比較出力端子、２５．２６はＡ
／Ｄ変換器、２７は角度換算表を記憶したＲＯＭメモリ
ー、２８は位相判定回路である。

この位相比較器３″′では、先ず、１からの入力信号と
６からの信号が７，８で位相検波される。

１および６の信号の位相差をθとすれば８の出力はｓｉ
ｎθとなり、７の出力は９のπ／２位相器の影響でｃｏ
ｓθとなる。これらの値は２５．２６のＡ／Ｄ変換器で
デジタル値（例えば２進数）に変換され、２８に入力さ
れる。一方２７にはＣＯ８θとｓｉｎθの値からθの値
を読みとる角度換算表を用意しであるので、２８はそれ
を参照してθを知り位相比較出力を決定し、２３′に出
力する。ここでθがヒステリシス区間内のものである時
は、予め２８内に記憶しである直前のθの値および上下
どちらのヒステリシス曲線に従った結果を出力したかの
情報に基づき、位相が増加してその区間内に入ったか、
あるいは減少してその区間内に入ったかを判定する。そ
の判定結果に基づき上または下のヒステリシス曲線に従
った位相比較結果を出力する。

（発明の効果） 以上、本発明について詳細に説明した。本発明による位
相同期回路によれば、位相比較特性がヒステリシス特性
を有するため、その効果として位相差θがπの近傍にあ
っても大きな位相比較特性がトれる。またπの近傍で入
力信号に雑音が重畳していても位相比較出力はヒステリ
シス曲線の一方に従って変動するので、雑音による平均
化作用のため位相比較出力が平均として０に近くなると
いう現象も生じない。この結果従来の位相同期方式の大
きな欠点であったハンプアップ現象を避けられる。また
位相差が大きくてπ／２と３π／２の間にあるような場
合でも位相比較出力の絶対値が１という大きな値をとる
ので同期引込速度が従来の位相同期回路より速い。

さらに第３図の方式によれば周波数の引込範囲が従来の
方式より格段に広い。すなわち例えば入力信号の周波数
が電圧制御発振器の出力周波数より大きい時は位相差が
時間とともに増加して行くため位相比較特性の曲線上を
右に移動することになり常に＋１側のヒステリシス特性
をとる。従って位相比較器出力すなわちループフィルタ
入力の平均電圧は大きく正の側に片寄り、電圧制御発振
器の出力周波数を急速に増加せしめ同期状態に引込むこ
とが可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第１図にお
ける位相比較器３′の位相比較特性を示す図、第３図は
本発明による位相比較器の構成例、第４図は第３図の装
置の動作説明図、第５図は本発明の他の実施例を示す図
、第６図は第５図の装置の位相比較特性を示す図、第７
図は第５図の装置における位相比較器の構成例、第８図
は従来の位相同期方式を示す図である。 （符号；第１図） ２；電圧制御発振器、　　３′　；位相比較器、４；ル
ープフィルタ。

Claims (1)

【特許請求の範囲】
1. 少なくとも位相比較器とその出力により制御される制御
   発振器とを有し、該位相比較器への入力信号の周波数及
   び位相に従って該発振器の出力を制御する位相同期回路
   において、前記位相比較器が同期安定点の前後を除いて
   、位相変化の履歴に応じて二様の位相比較出力を持つヒ
   ステリシス特性を有することを特徴とする位相同期回路
   。