JPS586627A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS586627A JPS586627A JP56103952A JP10395281A JPS586627A JP S586627 A JPS586627 A JP S586627A JP 56103952 A JP56103952 A JP 56103952A JP 10395281 A JP10395281 A JP 10395281A JP S586627 A JPS586627 A JP S586627A
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- Japan
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- phase
- circuit
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- pulse
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力パルスに同期するクロックツくルスを形成
する位相同期回路に関し、特に入カッくルスがＮＲＺ
（’ｎｏｎ −ｒｅｔｕｒｎ −ｔｏ −ｚｅｒｏ）信
号の場合に用いて好適な位相同期回路に関する。
する位相同期回路に関し、特に入カッくルスがＮＲＺ
（’ｎｏｎ −ｒｅｔｕｒｎ −ｔｏ −ｚｅｒｏ）信
号の場合に用いて好適な位相同期回路に関する。
第１図は位相比較器としてエクスクル−シブ拳オア回路
（以下ＥＸ−ＯＲ）を用いた従来のＮＲＺ信号用の位相
同期回路を示し、検出回路１が入力端子ｔ１に入力され
るＮＲＺ信号の変化点を検出して単安定マルチバイブレ
ータ回路（以下ＭＭ）２をトリガすると、ＭＭ２は電圧
制御発振器（以下ＶＣＯ）５が同期状態で発振するクロ
ックツくルスのパルス周期の約７のノールス幅ヲモつノ
（ルスを出力する。ＥＸ−ＯＲ３はこのパルスと■℃５
の発振するクロックパルスとの位相を比較するもので、
両パルスの位相差に応するＥＸ−ＯＲ３の出力はフィル
タ回路４により平滑される。
（以下ＥＸ−ＯＲ）を用いた従来のＮＲＺ信号用の位相
同期回路を示し、検出回路１が入力端子ｔ１に入力され
るＮＲＺ信号の変化点を検出して単安定マルチバイブレ
ータ回路（以下ＭＭ）２をトリガすると、ＭＭ２は電圧
制御発振器（以下ＶＣＯ）５が同期状態で発振するクロ
ックツくルスのパルス周期の約７のノールス幅ヲモつノ
（ルスを出力する。ＥＸ−ＯＲ３はこのパルスと■℃５
の発振するクロックパルスとの位相を比較するもので、
両パルスの位相差に応するＥＸ−ＯＲ３の出力はフィル
タ回路４により平滑される。
ＶＣ！０５はフィルタ回路４の直流出力に応じてその発
振周波数を変えるものであるが、この場合、フィルタ回
路４の出力電圧が高くなるとその発振周波数が高くなる
ものとする。
振周波数を変えるものであるが、この場合、フィルタ回
路４の出力電圧が高くなるとその発振周波数が高くなる
ものとする。
かかる位相同期回路においては、ＶＯＯ５の出力パルス
の立上り点が、第２図（ａ）のごとく、ＭＭ２の出力す
るパルスのパルス幅の中心にあるとき、ＥＸ−ＯＲ３の
出力は”Ｈ”状態とＬ”状態の時間が等しくなり、フィ
ルタ回路４の出力電圧はＥＸ−ＯＲ３の出力電圧変化値
の７（以下中心電圧と称す）となる。捷たＶＯＯ５の出
力パルスの立上り点が、第２図（ｂ）のごとく、ＭＭ
２の出力するパルスのパルス幅の中心よシも遅れると、
ＥＸ−ＯＲ３の出力は！′Ｈ”状態の時間が、“Ｌ”状
態の時間よりも長いため、フィルタ回路４の出力電圧は
中心電圧よりも高くなり、ＶＯＯ５をその発振周波数が
高くなる方向に制御し、クロックパルスの位相を進め、
逆に、第２図ｆｃ）のごとく、パルス幅の中心よりも進
むと、ＥＸ−０’Ｆｔ３の出力はＬ”状態の時間が’Ｈ
”状態の時間よりも長くなるため、フィルタ回路４の出
力電圧は中心電圧よりも低くなり、ＶＯＯ５をその発振
周波数が低くなる方向に制御し、クロックパルスの位相
を遅らせる。
の立上り点が、第２図（ａ）のごとく、ＭＭ２の出力す
るパルスのパルス幅の中心にあるとき、ＥＸ−ＯＲ３の
出力は”Ｈ”状態とＬ”状態の時間が等しくなり、フィ
ルタ回路４の出力電圧はＥＸ−ＯＲ３の出力電圧変化値
の７（以下中心電圧と称す）となる。捷たＶＯＯ５の出
力パルスの立上り点が、第２図（ｂ）のごとく、ＭＭ
２の出力するパルスのパルス幅の中心よシも遅れると、
ＥＸ−ＯＲ３の出力は！′Ｈ”状態の時間が、“Ｌ”状
態の時間よりも長いため、フィルタ回路４の出力電圧は
中心電圧よりも高くなり、ＶＯＯ５をその発振周波数が
高くなる方向に制御し、クロックパルスの位相を進め、
逆に、第２図ｆｃ）のごとく、パルス幅の中心よりも進
むと、ＥＸ−０’Ｆｔ３の出力はＬ”状態の時間が’Ｈ
”状態の時間よりも長くなるため、フィルタ回路４の出
力電圧は中心電圧よりも低くなり、ＶＯＯ５をその発振
周波数が低くなる方向に制御し、クロックパルスの位相
を遅らせる。
従って、ＶＯＯ５の発振するクロックパルスの位相はそ
の立上り点がＭＭ２の出力するパルスのパルス幅の中心
に位置するように自動制御がかかることになる。々おｔ
２はクロックパルスをとり出す出力端子を示す。
の立上り点がＭＭ２の出力するパルスのパルス幅の中心
に位置するように自動制御がかかることになる。々おｔ
２はクロックパルスをとり出す出力端子を示す。
ところで、かかる位相同期回路においで、フィルタ回路
４の出力電圧はＢＸ−ＯＲ３の位相比較特性により第５
図（ａ）の特性を示す。図においてクロックパルスの立
上り点がＭＭ２の出力するパルスのパルス幅の中心にあ
るときを位相角９０°の遅れの状態として示しである。
４の出力電圧はＢＸ−ＯＲ３の位相比較特性により第５
図（ａ）の特性を示す。図においてクロックパルスの立
上り点がＭＭ２の出力するパルスのパルス幅の中心にあ
るときを位相角９０°の遅れの状態として示しである。
点Ａを含む直線部分は００〜９０°の遅れに対してはＶ
ＯＯ５の発振周波数を下げてクロックパルスの位相を遅
らせ、また９０°〜１８０°の遅れに対してはＶＯＯ５
の発振周波数を上げてクロックパルスの位相を進ませる
ように作用し、常に遅れ角が９０°となるように制御が
かかる範囲（以下正常範囲と称す）となり、これに対し
て点Ｂを含む直線部分は遅れ角２７００を中心として、
これよりさらに遅れると遅れを増すように、またこの中
心より進めばなお進めるように作用する不安定な範囲（
以下異常範囲と称す）となる。
ＯＯ５の発振周波数を下げてクロックパルスの位相を遅
らせ、また９０°〜１８０°の遅れに対してはＶＯＯ５
の発振周波数を上げてクロックパルスの位相を進ませる
ように作用し、常に遅れ角が９０°となるように制御が
かかる範囲（以下正常範囲と称す）となり、これに対し
て点Ｂを含む直線部分は遅れ角２７００を中心として、
これよりさらに遅れると遅れを増すように、またこの中
心より進めばなお進めるように作用する不安定な範囲（
以下異常範囲と称す）となる。
このため、上述の位相同期回路においては、ＥＸ−ＯＲ
３の位相比較特性によりその周波数引込み範囲が限定さ
れ、ＶＯＯ５の自走周波数にごく近い周波数をもつ入力
パルスに対しては同期状態に入ることができるが、入力
パルスの周波数がその周波数引込み範囲にないと、フィ
ルタ回路４の出力はＶＯＯ５の周波数が低いときは第５
図（ａ）に示す三角波に従って図の左から右へ、逆にＶ
ＯＯ５の周波数が高いときは右から左へ流れることにｆ
ｉシ同期状態に入ることが出来ない欠点がある。
３の位相比較特性によりその周波数引込み範囲が限定さ
れ、ＶＯＯ５の自走周波数にごく近い周波数をもつ入力
パルスに対しては同期状態に入ることができるが、入力
パルスの周波数がその周波数引込み範囲にないと、フィ
ルタ回路４の出力はＶＯＯ５の周波数が低いときは第５
図（ａ）に示す三角波に従って図の左から右へ、逆にＶ
ＯＯ５の周波数が高いときは右から左へ流れることにｆ
ｉシ同期状態に入ることが出来ない欠点がある。
この周波数引込み範囲を拡大すべ（ＥＸ−ＯＲ３に代え
て位相周波数比較器を用いる位相同期回路も提案されて
いるが、かかる位相同期回路ではｖＣＯの発振パルスご
とに毎回入力パルスとの比較が行なわなければならない
ので、ＮＲＺ信号用には使用できない欠点があった。
て位相周波数比較器を用いる位相同期回路も提案されて
いるが、かかる位相同期回路ではｖＣＯの発振パルスご
とに毎回入力パルスとの比較が行なわなければならない
ので、ＮＲＺ信号用には使用できない欠点があった。
本発明は、かかる従来の欠点を解決するものであり、以
下図面に従って説明する。第３図は本発明回路の一実施
例の回路図であり、図においてＭＭ２、ＥＸ−ＯＲ３、
フィルタ回路４及びＶＯＯ５は第１図に示す位相同期回
路におけるそれぞれと対応するものなので、同一番号を
付しそれらの詳細な説明は省略する。
下図面に従って説明する。第３図は本発明回路の一実施
例の回路図であり、図においてＭＭ２、ＥＸ−ＯＲ３、
フィルタ回路４及びＶＯＯ５は第１図に示す位相同期回
路におけるそれぞれと対応するものなので、同一番号を
付しそれらの詳細な説明は省略する。
僅かの遅延を生じさせる遅延回路６はＥＸ−ＯＲ７と共
に第１図の位相同期回路における検出回路１に相当する
検出回路を形成し、入力端子１．に入力されるＮＲＺ信
号の変化点を検出するものであり、ＮＲＺ信号に変化点
が無いときはＥＸ−ＯＲ７の二つの入力端子の状態は同
じなので、その出力は′Ｌ”であるが、ＮＲＺ信号に変
化点があると遅延回路６を介する入力端子側における変
化が僅かの時間遅れ、この間二つの入力端子は異なる状
態をとるので、その出力は瞬間的に“Ｈ”となり、ＭＭ
２をトリガする。
に第１図の位相同期回路における検出回路１に相当する
検出回路を形成し、入力端子１．に入力されるＮＲＺ信
号の変化点を検出するものであり、ＮＲＺ信号に変化点
が無いときはＥＸ−ＯＲ７の二つの入力端子の状態は同
じなので、その出力は′Ｌ”であるが、ＮＲＺ信号に変
化点があると遅延回路６を介する入力端子側における変
化が僅かの時間遅れ、この間二つの入力端子は異なる状
態をとるので、その出力は瞬間的に“Ｈ”となり、ＭＭ
２をトリガする。
ＭＭ２の出力はＤ形フリップフロップ回路（以下Ｄ−Ｆ
Ｆ）８のクロック端子及びアンド回路９．１０の各一方
の入力端子に入力される。アンド回路９の他方の入力端
子にはＤ−ＦＦ８のＱ端子出力が、またアンド回路１ｏ
の他方の入力端子にはＤ−ＦＦ８の互端子出力がそれぞ
れ入力される。
Ｆ）８のクロック端子及びアンド回路９．１０の各一方
の入力端子に入力される。アンド回路９の他方の入力端
子にはＤ−ＦＦ８のＱ端子出力が、またアンド回路１ｏ
の他方の入力端子にはＤ−ＦＦ８の互端子出力がそれぞ
れ入力される。
アンド回路９の出力はＥＸ−ＯＲ１１の出力が一方の入
力端子に入力されるアンド回路Ｉ２の他方の入力端子に
入力され、またアンド回路１ｏの出力はアンド回路１２
の出力が一方の入力端子に入力されるオア回路１３の他
方の入力端子に入力されると共にＭＭｌ４をトリガする
。ＭＭｌ４の出力するパルス幅はＭＭ２の出力するパル
ス幅の約↓に設定されており、同期時のＶＯＯ５のクロ
ック周期の約７即ち位相角で約９００相当となっている
。ＭＭｌ、４の出力がクロック端子に入力されるり、Ｆ
Ｆｌ５ ノＱ端子出カ／１ｉＥＸ−ＯＲ，１１ノー７の
入力端子に入力され、まだオア回路１３の出力はＥＸ−
ＯＲ３の一方の入力端子に入力される。
力端子に入力されるアンド回路Ｉ２の他方の入力端子に
入力され、またアンド回路１ｏの出力はアンド回路１２
の出力が一方の入力端子に入力されるオア回路１３の他
方の入力端子に入力されると共にＭＭｌ４をトリガする
。ＭＭｌ４の出力するパルス幅はＭＭ２の出力するパル
ス幅の約↓に設定されており、同期時のＶＯＯ５のクロ
ック周期の約７即ち位相角で約９００相当となっている
。ＭＭｌ、４の出力がクロック端子に入力されるり、Ｆ
Ｆｌ５ ノＱ端子出カ／１ｉＥＸ−ＯＲ，１１ノー７の
入力端子に入力され、まだオア回路１３の出力はＥＸ−
ＯＲ３の一方の入力端子に入力される。
さらＫ ＶＯＯ５ノ出力カＤ−ＦＦ８．１５ノ各り端子
及びＥＸ−ＯＲ３，１１の各他方の入力端子に入力され
る。
及びＥＸ−ＯＲ３，１１の各他方の入力端子に入力され
る。
以上の構成をとる本発明回路の動作を第４図を用いて説
明する。第４図は第１図の位相同期回路の説明において
定義した正常範囲及び異常範囲に対応する範囲の各タイ
ムチャートを示す。
明する。第４図は第１図の位相同期回路の説明において
定義した正常範囲及び異常範囲に対応する範囲の各タイ
ムチャートを示す。
ＮＲ，Ｚ信号の変化点が検出され、Ｉ）、−ＦＦ８のク
ロック端子がＨ”になったときそのＤ端子に入力されて
いるＶＯＯ５の出力は、正常範囲においてはＬ−異常範
囲においては”Ｈ″であるので、Ｄ−ＦＦ８の出力は正
常範囲でＱ端子出力がＬ”、Ｑ端子出力がＨ”となり、
異常範囲ではその逆の出力状態をとる。従って、ＭＭ２
の出力が、正常範囲でアンド回路１ｏを、また異常範囲
ではアンド回路９をそれぞれ通過することになる。第４
図（ａ）及びｆｂ）に示す正常範囲においては、アンド
回路１ｏから出力パルスが出るとＭＭｌ４はトリガされ
出力パルスを出方するが、ＭＭｌ４の出力は定常時″’
Ｈ”で、動作時″Ｌ”となるので、Ｄ−ＦＦ１’５はＭ
Ｍ１’４の出力パルスの立上りでクロック端子がＮ Ｈ
＋＋ となるとＤ端子に入力されているＶＯＯ５の出力
をとシ込みその情報をＱ端子に出力する。このとき遅れ
角９０°を、中心に位相が進んでいればＱ端子出力はＮ
Ｌ ＋＋、遅れていれば逆に１１ Ｈ＋＋となりｖＣ
ＯいるＥＸ−ＯＲＩＩは、Ｄ−ＦＦ’１５が遅れ状態を
記憶している時にＶＯＯ５の反転出力を、またＤ−ＦＦ
１５が進み状態を記憶している時にＶＯＯ５の出力をそ
のまま送出する。但し、正常範囲においてはアンド回路
９の出力が′Ｌ”であり、アンド回路】２の出力もｎ
Ｌ ″となるので、アンド回路１０の出力はオア回路１
３をそのまま通過してＥＸ〜ｏｈｔ３に入力されるで、
フィルタ回路４の出力特性は、第１図の位相同期回路の
場合と同じとなる。
ロック端子がＨ”になったときそのＤ端子に入力されて
いるＶＯＯ５の出力は、正常範囲においてはＬ−異常範
囲においては”Ｈ″であるので、Ｄ−ＦＦ８の出力は正
常範囲でＱ端子出力がＬ”、Ｑ端子出力がＨ”となり、
異常範囲ではその逆の出力状態をとる。従って、ＭＭ２
の出力が、正常範囲でアンド回路１ｏを、また異常範囲
ではアンド回路９をそれぞれ通過することになる。第４
図（ａ）及びｆｂ）に示す正常範囲においては、アンド
回路１ｏから出力パルスが出るとＭＭｌ４はトリガされ
出力パルスを出方するが、ＭＭｌ４の出力は定常時″’
Ｈ”で、動作時″Ｌ”となるので、Ｄ−ＦＦ１’５はＭ
Ｍ１’４の出力パルスの立上りでクロック端子がＮ Ｈ
＋＋ となるとＤ端子に入力されているＶＯＯ５の出力
をとシ込みその情報をＱ端子に出力する。このとき遅れ
角９０°を、中心に位相が進んでいればＱ端子出力はＮ
Ｌ ＋＋、遅れていれば逆に１１ Ｈ＋＋となりｖＣ
ＯいるＥＸ−ＯＲＩＩは、Ｄ−ＦＦ’１５が遅れ状態を
記憶している時にＶＯＯ５の反転出力を、またＤ−ＦＦ
１５が進み状態を記憶している時にＶＯＯ５の出力をそ
のまま送出する。但し、正常範囲においてはアンド回路
９の出力が′Ｌ”であり、アンド回路】２の出力もｎ
Ｌ ″となるので、アンド回路１０の出力はオア回路１
３をそのまま通過してＥＸ〜ｏｈｔ３に入力されるで、
フィルタ回路４の出力特性は、第１図の位相同期回路の
場合と同じとなる。
々お、第４図（ａ）は遅れ角９０°より遅れている場合
、また第４図（ｂ＞は遅れ角９０°より進んでいる場合
の動作をそれぞれ示す。
、また第４図（ｂ＞は遅れ角９０°より進んでいる場合
の動作をそれぞれ示す。
他方、第４図（０１及び（ｄ）に示す異常範囲において
はＭＭ２の出力がアンド回路９を通過してアンド回路１
２に入力される。異常範囲における動作は正常範囲から
異常範囲への遷移の違いにより異なる。即ち、正常範囲
の遅れ状態から異常範囲に遷移した場合はＤ−ＦＦ１５
のＱ端子灯”Ｈ”で、ＥＸ＝ＯＲ１１はＶＯＯ５Ｏ反転
出力を送出し、アンド回路１２及び１３の出力パルスは
第４図（Ｃ）のごとくなるので、ＥＸ−ＯＲ３の出力状
態はＨ”状態の時間が長くなる。逆に正常範囲の進み状
態から異常範囲に遷移した場合は、Ｄ−ＦＦ １５のＱ
端子出力はＬ”で、ＥＸ−ＯＲＩＩはＶＯＯ５の出力を
そのまま送出し、アンド回路１２及び１３の出力パルス
は第４図（ｄ）のごとくなるので、ＥＸ−ＯＲ３の出力
状態はＬ”状態の時間が長くなる。
はＭＭ２の出力がアンド回路９を通過してアンド回路１
２に入力される。異常範囲における動作は正常範囲から
異常範囲への遷移の違いにより異なる。即ち、正常範囲
の遅れ状態から異常範囲に遷移した場合はＤ−ＦＦ１５
のＱ端子灯”Ｈ”で、ＥＸ＝ＯＲ１１はＶＯＯ５Ｏ反転
出力を送出し、アンド回路１２及び１３の出力パルスは
第４図（Ｃ）のごとくなるので、ＥＸ−ＯＲ３の出力状
態はＨ”状態の時間が長くなる。逆に正常範囲の進み状
態から異常範囲に遷移した場合は、Ｄ−ＦＦ １５のＱ
端子出力はＬ”で、ＥＸ−ＯＲＩＩはＶＯＯ５の出力を
そのまま送出し、アンド回路１２及び１３の出力パルス
は第４図（ｄ）のごとくなるので、ＥＸ−ＯＲ３の出力
状態はＬ”状態の時間が長くなる。
第５図（ｂ）は、かかる位相同期回路の遅れ角対フィル
タ回路４の出力電圧の関係を示すものであり、入力パル
スとＶＯＯ５の出力するクロックパルスが同期状態にな
いときは、第１図の位相同期回路と同様に、両者の位相
関係は正常範囲と異常範囲を交互に通過するもので、フ
ィルタ回路４の出力電圧はＶＯＯ５の発振周波数が低い
ときは図の左から右へ、またＶＯＯ５の発振周波数が高
いときは右から左へ流れることになるが、異常範囲では
左から右へ流れるときは上側の水平直線部を、また右か
ら左へ流れるときは下側の水平直線部を通過することに
なり、ＶＯＯ５の発振周波数が低いときは正常範囲にお
ける最大遅れ状態時、またＶＯＯ５の発振周波数が高い
ときは正常範囲におけ゛る最犬進み状態時とそれぞれ等
しい電圧値をとる。
タ回路４の出力電圧の関係を示すものであり、入力パル
スとＶＯＯ５の出力するクロックパルスが同期状態にな
いときは、第１図の位相同期回路と同様に、両者の位相
関係は正常範囲と異常範囲を交互に通過するもので、フ
ィルタ回路４の出力電圧はＶＯＯ５の発振周波数が低い
ときは図の左から右へ、またＶＯＯ５の発振周波数が高
いときは右から左へ流れることになるが、異常範囲では
左から右へ流れるときは上側の水平直線部を、また右か
ら左へ流れるときは下側の水平直線部を通過することに
なり、ＶＯＯ５の発振周波数が低いときは正常範囲にお
ける最大遅れ状態時、またＶＯＯ５の発振周波数が高い
ときは正常範囲におけ゛る最犬進み状態時とそれぞれ等
しい電圧値をとる。
従って、本発明回路は位相比較器にＥＸ−ＯＲを採用し
ているにもかかわらず、位相周波数比較器と採用した場
合と同様に広い周波数引込み範囲をもつことになると共
に、入力パルスに欠落があっても正常に動作するので、
ＮＲＺ信号からこれに同期するクロックパルスを形成す
る場合に特に好適である。
ているにもかかわらず、位相周波数比較器と採用した場
合と同様に広い周波数引込み範囲をもつことになると共
に、入力パルスに欠落があっても正常に動作するので、
ＮＲＺ信号からこれに同期するクロックパルスを形成す
る場合に特に好適である。
第６図は本発明回路の他の実施例の回路図を示し、第３
図の実施例の回路にさらにアンド回路１６．１７、ＥＸ
−ＯＲ１４、セットリセットフリップフロップ回路（以
下５Ｒ−ＦＦ）１９及びＤ−ＦＦ２．０を追加し、周波
数引込み範囲を一層拡げるもので、第３図のものを同一
の働きをする他の構成部分には同一番号を付する。
図の実施例の回路にさらにアンド回路１６．１７、ＥＸ
−ＯＲ１４、セットリセットフリップフロップ回路（以
下５Ｒ−ＦＦ）１９及びＤ−ＦＦ２．０を追加し、周波
数引込み範囲を一層拡げるもので、第３図のものを同一
の働きをする他の構成部分には同一番号を付する。
入力パルスとＶＯＯ５の出力パルスの位相関係が正常範
囲から異常範囲に遷移し、Ｄ−ＦＦ８のＱ端子出力がＬ
”からＨ”に変わると、５Ｒ−ＦＦ１９はセットされる
と共にＤ−ＦＦ２０はＤ−ＦＦ１５のＱ端子出力を読込
み、この遷移が正常範囲の遅れ状態からの遷移なのか、
或いは進み状態からの遷移なのかを記憶する。遷移前の
正常範囲における位相状態が遅れのときはＤ−Ｆ’Ｆ２
０は”Ｌ”信号奪読込み、そのＱ端子出力がＨ”とナル
ノテ、ＥＸ−ＯＲ，１１ハＶＣＯ５ノ反転出力を送出し
、また遷移前の正常範囲における位相状態が進みのとき
は、Ｄ−ＦＦ２Ｑは゛Ｈ′信号を読み、そのＱ端子出力
がＬ”となるのノテ、ＥＸ−ＯＲ１１はＶＯＯ５の出力
をそのまま送出すので、正常範囲から異常範囲に遷移し
た場合の動作は第３図の実施例のものと同じとなる。
囲から異常範囲に遷移し、Ｄ−ＦＦ８のＱ端子出力がＬ
”からＨ”に変わると、５Ｒ−ＦＦ１９はセットされる
と共にＤ−ＦＦ２０はＤ−ＦＦ１５のＱ端子出力を読込
み、この遷移が正常範囲の遅れ状態からの遷移なのか、
或いは進み状態からの遷移なのかを記憶する。遷移前の
正常範囲における位相状態が遅れのときはＤ−Ｆ’Ｆ２
０は”Ｌ”信号奪読込み、そのＱ端子出力がＨ”とナル
ノテ、ＥＸ−ＯＲ，１１ハＶＣＯ５ノ反転出力を送出し
、また遷移前の正常範囲における位相状態が進みのとき
は、Ｄ−ＦＦ２Ｑは゛Ｈ′信号を読み、そのＱ端子出力
がＬ”となるのノテ、ＥＸ−ＯＲ１１はＶＯＯ５の出力
をそのまま送出すので、正常範囲から異常範囲に遷移し
た場合の動作は第３図の実施例のものと同じとなる。
逆に異常範囲から正合範囲に遷移するときは、Ｄ−ＦＦ
１５がこの遷移した正常範囲における位相状態を読込む
が、先行する正常範囲と同じ位相状態、即ち正常範囲の
遅れ状態から異常範囲に遷移しさらに正常範囲に遷移し
たときは遅れ状態を、また正常範囲の進み状態から異常
範囲に遷移しさらに正常範囲に遷移したときは進み状態
を検出するまで、ＥＸ−ＯＲ１８の出力はＨ”にならな
いので、５Ｒ−ＦＦ１９はリセットされない。同じ位相
状態が検出されＳＲ，−ＦＦ１９がリセットされるとく
アンド回路１０の出力がオア回路１３を通過しＥＸ−Ｏ
Ｒ３に入力されるので、その動作は第３図の実施例で説
明した正常範囲の動作に復帰する。
１５がこの遷移した正常範囲における位相状態を読込む
が、先行する正常範囲と同じ位相状態、即ち正常範囲の
遅れ状態から異常範囲に遷移しさらに正常範囲に遷移し
たときは遅れ状態を、また正常範囲の進み状態から異常
範囲に遷移しさらに正常範囲に遷移したときは進み状態
を検出するまで、ＥＸ−ＯＲ１８の出力はＨ”にならな
いので、５Ｒ−ＦＦ１９はリセットされない。同じ位相
状態が検出されＳＲ，−ＦＦ１９がリセットされるとく
アンド回路１０の出力がオア回路１３を通過しＥＸ−Ｏ
Ｒ３に入力されるので、その動作は第３図の実施例で説
明した正常範囲の動作に復帰する。
第５図（ｃ）はこの位相同期回路の遅れ角対フィルタ回
路４の出力電圧の関係を示すものであり、この図から周
波数引込み範囲が格段と拡大されることが容易に理解さ
れるものである。
路４の出力電圧の関係を示すものであり、この図から周
波数引込み範囲が格段と拡大されることが容易に理解さ
れるものである。
第１図は従来の位相同期回路のブロック図、第２図は第
１図の従来回路の動作説明に供するタイムチャート、第
３図は本発明回路の一実施例の回路図、第４図は本発明
回路の動作説明に供するタイムチャート、第５図は本発
明の説明に供する特性図、及び第６図は本発明回路の他
の実施例の回路図をそれぞれ示す。 ２．１４ 単安定マルチバイブレータ回路、３．７
．１１．１８・・・エクスクル−シブｅオア回路、４・
・・フィルタ回路、５・・・電圧制御発振器、６・・・
遅延回路、８．１５．２０・・・ Ｄ形フリップフロッ
プ回路、９．１０．１２．１６．１７・・・アンド回路
、１３・・・オア回路、１９・・・セントリセットフリ
ップフロップ回路。 特許出願人 ナカミチ株式会社 代表者 中道仁部 第１図 ＭＭｌｉｉ％ｇ Ｅ）４−：ｌ； 第２図 ＲＺ Ｍ４ 第４図 一一一一一一一一シーーーー 一一一−１−一一一一 一ロー 一口−
１図の従来回路の動作説明に供するタイムチャート、第
３図は本発明回路の一実施例の回路図、第４図は本発明
回路の動作説明に供するタイムチャート、第５図は本発
明の説明に供する特性図、及び第６図は本発明回路の他
の実施例の回路図をそれぞれ示す。 ２．１４ 単安定マルチバイブレータ回路、３．７
．１１．１８・・・エクスクル−シブｅオア回路、４・
・・フィルタ回路、５・・・電圧制御発振器、６・・・
遅延回路、８．１５．２０・・・ Ｄ形フリップフロッ
プ回路、９．１０．１２．１６．１７・・・アンド回路
、１３・・・オア回路、１９・・・セントリセットフリ
ップフロップ回路。 特許出願人 ナカミチ株式会社 代表者 中道仁部 第１図 ＭＭｌｉｉ％ｇ Ｅ）４−：ｌ； 第２図 ＲＺ Ｍ４ 第４図 一一一一一一一一シーーーー 一一一−１−一一一一 一ロー 一口−
Claims (1)
- 【特許請求の範囲】 入力パルスと電圧制御発振器の出力パルスとの位相差を
エクスクル−シブ・オア形位相比較器で検出し、該両パ
Ｗスの位相差に応答する直流出力で前記電圧制御発振器
の発振周波数を制御して前記入力パルスに同期する前記
出力パルスを形成する位相同期回路であり、 前記入力パルスに対する前記出力パルスの位相状態が同
期引込み可能な正常範囲か、同期引込み不可能な異常範
囲かを判別する判別手段と、前記正常範囲が判別された
とき前記出力パルスの位相が完全に同期されたときの前
記入力パルスに対する位相よりも遅れ状態か進み状態か
を判別して記憶する記憶手段とからなり、前記判別手段
が前記異常範囲を判別したとき、該異常範囲に先行する
正常範囲に関して前記記憶手段が記憶１．た遅れ或いは
進み状態の情報にもとづき、前記直流出力を前記正常範
囲における最大遅れ或いは最大進み状態時の該直流出力
と略等しくなるようにすることを特徴とする位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103952A JPS586627A (ja) | 1981-07-03 | 1981-07-03 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103952A JPS586627A (ja) | 1981-07-03 | 1981-07-03 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586627A true JPS586627A (ja) | 1983-01-14 |
| JPH0253972B2 JPH0253972B2 (ja) | 1990-11-20 |
Family
ID=14367748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103952A Granted JPS586627A (ja) | 1981-07-03 | 1981-07-03 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118220A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| JPS6198021A (ja) * | 1984-10-16 | 1986-05-16 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 同期回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848056A (ja) * | 1971-10-20 | 1973-07-07 |
-
1981
- 1981-07-03 JP JP56103952A patent/JPS586627A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848056A (ja) * | 1971-10-20 | 1973-07-07 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118220A (ja) * | 1984-07-04 | 1986-01-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | 位相同期回路 |
| JPH0458734B2 (ja) * | 1984-07-04 | 1992-09-18 | Kokusai Denshin Denwa Co Ltd | |
| JPS6198021A (ja) * | 1984-10-16 | 1986-05-16 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253972B2 (ja) | 1990-11-20 |
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