JPH02180429A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH02180429A JPH02180429A JP63335514A JP33551488A JPH02180429A JP H02180429 A JPH02180429 A JP H02180429A JP 63335514 A JP63335514 A JP 63335514A JP 33551488 A JP33551488 A JP 33551488A JP H02180429 A JPH02180429 A JP H02180429A
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- JP
- Japan
- Prior art keywords
- state
- phase
- circuit
- zero
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 16
- 230000007423 decrease Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims 1
- QHGVXILFMXYDRS-UHFFFAOYSA-N pyraclofos Chemical compound C1=C(OP(=O)(OCC)SCCC)C=NN1C1=CC=C(Cl)C=C1 QHGVXILFMXYDRS-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ ）回路に関し、特にスリップが起こった場合で
も電圧制御発振器の出力クロックと基準クロックの位相
差を迅速に所定の範囲内に収束させることを可能にした
ＰＬＬ回路に関する。
ｏｏｐ ）回路に関し、特にスリップが起こった場合で
も電圧制御発振器の出力クロックと基準クロックの位相
差を迅速に所定の範囲内に収束させることを可能にした
ＰＬＬ回路に関する。
（従来の技術〕
従来のＰＬＬ回路を第２図のブロック図を用いて説明す
る。
る。
従来この種のＰＬＬ回路は、電圧制御型発振器（ＶＣＯ
）１と、ＶＣＯＩの出力クロックと基準クロックの周波
数を十分に小さくする１／ｎ分周回路８と、ＶＣＯ１の
出力クロック及び基準クロックの位相差が領域ゼロの範
囲内にあるか否かを判定する位相差検出回路２と、ＶＣ
ＯＩの出力クロックの位相が基準クロックの位相に対し
て遅れ状態か進み状態かを判定する位相極性判定画ｉ３
と、この位相の状態が遅れ状態から進み状態への変化か
或いは進み状態から遅れ状態への変化かを識別する位相
極性変化判定回路４と、これら位相差検出回路２１位相
極性判定回路３及び位相極性変化判定回路４により識別
された状態を判定する状態判定回路６Ａと、その状態に
応じて■ＣＯ制御電圧を変化させる制御電圧発生回路７
とで構成されている。
）１と、ＶＣＯＩの出力クロックと基準クロックの周波
数を十分に小さくする１／ｎ分周回路８と、ＶＣＯ１の
出力クロック及び基準クロックの位相差が領域ゼロの範
囲内にあるか否かを判定する位相差検出回路２と、ＶＣ
ＯＩの出力クロックの位相が基準クロックの位相に対し
て遅れ状態か進み状態かを判定する位相極性判定画ｉ３
と、この位相の状態が遅れ状態から進み状態への変化か
或いは進み状態から遅れ状態への変化かを識別する位相
極性変化判定回路４と、これら位相差検出回路２１位相
極性判定回路３及び位相極性変化判定回路４により識別
された状態を判定する状態判定回路６Ａと、その状態に
応じて■ＣＯ制御電圧を変化させる制御電圧発生回路７
とで構成されている。
そして状態判定回路６Ａでは、■ＣＯ出力クロックが基
準クロックに対して （ａ）位相差がゼロの範囲外で遅れ状態のとき、（ｂ）
位相差がゼロの範囲外で進み状態のとき、（ｃ）位相差
がゼロの範囲内で位相極性が遅れ状態から進み状態に変
化したとき、 （ｄ）位相差がゼロの範囲内で位相極性が進み状態から
遅れ状態に変化したとき、 （ｅ）位相差がゼロの範囲内で位相極性が変化していな
いとき、 のいずれの状態にあるかを判定する。この判定結果に応
じて制御電圧発生回路７ではそれぞれ（ａ）及び（ｄ）
の場合に周波数を増加させ、（ｂ）及び（ｃ）の場合に
周波数を減少させ、（ｅ）の場合に周波数を変化させな
いような電圧を発生させることを基本動作としている。
準クロックに対して （ａ）位相差がゼロの範囲外で遅れ状態のとき、（ｂ）
位相差がゼロの範囲外で進み状態のとき、（ｃ）位相差
がゼロの範囲内で位相極性が遅れ状態から進み状態に変
化したとき、 （ｄ）位相差がゼロの範囲内で位相極性が進み状態から
遅れ状態に変化したとき、 （ｅ）位相差がゼロの範囲内で位相極性が変化していな
いとき、 のいずれの状態にあるかを判定する。この判定結果に応
じて制御電圧発生回路７ではそれぞれ（ａ）及び（ｄ）
の場合に周波数を増加させ、（ｂ）及び（ｃ）の場合に
周波数を減少させ、（ｅ）の場合に周波数を変化させな
いような電圧を発生させることを基本動作としている。
この基本動作を適宜行うことにより、位相差、は象、速
にゼロの領域に収束される。また、位相極性変化判定回
路４において位相の極性変化が判定され、制御電圧発生
回路７において電圧を変化させる毎に制御電圧値はある
一定の値に近づき、これによりＶＣＯＩの発振周波数も
基準クロックに同期のとれた特定の値に近づけられる。
にゼロの領域に収束される。また、位相極性変化判定回
路４において位相の極性変化が判定され、制御電圧発生
回路７において電圧を変化させる毎に制御電圧値はある
一定の値に近づき、これによりＶＣＯＩの発振周波数も
基準クロックに同期のとれた特定の値に近づけられる。
そしてついには周波数が安定し、制御電圧値がほとんど
変化しないようになり、位相差検出回路２の判定は常に
ゼロを示し、位相差はアナログ的にもほとんどゼロにな
り完全に同期がとれた状態になるというものである。
変化しないようになり、位相差検出回路２の判定は常に
ゼロを示し、位相差はアナログ的にもほとんどゼロにな
り完全に同期がとれた状態になるというものである。
上述した従来のＰＬＬ回路では、ＶＣＯｌの出力クロッ
クと基準クロックを１／ｎ分周回路８で十分に分周する
ことにより、■ＣＯ出力クロックが基準クロックに対し
て、位相差がゼロの範囲外で位相極性が変化する現象、
即ちスリップが起こらないと仮定している。このため、
各クロックの分周が不完全であったような場合にはスリ
ップが起こり、−度スリップが起こると、このＰＬＬ回
路では同期をとることができなくなるという問題がある
。
クと基準クロックを１／ｎ分周回路８で十分に分周する
ことにより、■ＣＯ出力クロックが基準クロックに対し
て、位相差がゼロの範囲外で位相極性が変化する現象、
即ちスリップが起こらないと仮定している。このため、
各クロックの分周が不完全であったような場合にはスリ
ップが起こり、−度スリップが起こると、このＰＬＬ回
路では同期をとることができなくなるという問題がある
。
本発明はスリップが生じたときにも同期をとることを可
能にしたＰＬＬ回路を提供することを目的とする。
能にしたＰＬＬ回路を提供することを目的とする。
〔課題を解決するための手段］
本発明のＰＬＬ回路は、スリップ検出回路を有し、この
スリップ検出回路で検出したスリップ状態を加味してｖ
ＣＯ制御電圧を変化可能に構成している。
スリップ検出回路で検出したスリップ状態を加味してｖ
ＣＯ制御電圧を変化可能に構成している。
〔作用］
上述した構成において、スリップ検出時には、制御電圧
回路では周波数を変化させないような電圧を発生させ、
位相差を迅速にゼロに収束させる。
回路では周波数を変化させないような電圧を発生させ、
位相差を迅速にゼロに収束させる。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図は、本発明の一実施例の機能ブロック図である。
この図において、１は■ＣＯ１２はこの■ＣＯ出力クロ
ックと基準クロックの位相差が領域ゼロの範囲内にある
か否かを判定する位相差検出回路、３は■ＣＯ出力クロ
ックの位相が基準クロックの位相に対して遅れ状態か進
み状態かを判定する位相極性判定回路、４はこの位相状
態が遅れ状態から進み状態への変化か、或いは進み状態
から遅れ状態への変化かを識別する位相極性変化判定回
路である。
ックと基準クロックの位相差が領域ゼロの範囲内にある
か否かを判定する位相差検出回路、３は■ＣＯ出力クロ
ックの位相が基準クロックの位相に対して遅れ状態か進
み状態かを判定する位相極性判定回路、４はこの位相状
態が遅れ状態から進み状態への変化か、或いは進み状態
から遅れ状態への変化かを識別する位相極性変化判定回
路である。
これらの回路に加えて、スリップ、即ち位相差がゼロの
範囲外で位相極性が変化する現象を検出するスリップ検
出回路５を設けている。
範囲外で位相極性が変化する現象を検出するスリップ検
出回路５を設けている。
そして、これら位相差検出回路２．前記位相極性判定回
路３．前記位相極性変化判定回路４．スリップ検出回路
５での識別出力により、その時の状態を判定する状態判
定回路６を設けている。更に、この判定結果に応じて前
記ＶＣＯＬの制御電圧値を変化させる制御電圧発生回路
７を接続している。
路３．前記位相極性変化判定回路４．スリップ検出回路
５での識別出力により、その時の状態を判定する状態判
定回路６を設けている。更に、この判定結果に応じて前
記ＶＣＯＬの制御電圧値を変化させる制御電圧発生回路
７を接続している。
そして、状態判定回路６ではＶＣＯＬの出力クロックが
基準クロックに対して、 （ａ）位相差がゼロの範囲外で位相極性が遅れ状態から
進み状態に変化したスリップの後、ゼロの範囲外で進み
状態のとき、 （ｂ）位相差がゼロの範囲外で位相極性が進み状態から
遅れ状態に変化したスリップの後、ゼロの範囲外で遅れ
状態のとき、 （ｃ）（ａ）の場合を除いた位相差がゼロの範囲外で進
み状態のとき、 （ｄ）（ｂ）の場合を除いた位相差がゼロの範囲外で遅
れ状態のとき、 （ｅ）位相差がゼロの範囲内で位相極性が遅れ状態から
進み状態に変化したとき、 （ｒ）位相差がゼロの範囲内で位相極性が進み状態から
遅れ状態に変化したとき、 （ｇ）位相差がゼロの範囲内で位相極性が変化していな
いとき、 のいずれの状態にあるかを判定する。この判定結果に応
じて制御電圧発生回路７では、（ｃ）及び（ｆ）の場合
に周波数を増加させ、（ｄ）及び（ｅ）の場合に周波数
を減少させ、（ａ）、（ｂ）及び（ｇ）の場合に周波数
を変化させないような電圧を夫々発生させることを基本
動作としている。
基準クロックに対して、 （ａ）位相差がゼロの範囲外で位相極性が遅れ状態から
進み状態に変化したスリップの後、ゼロの範囲外で進み
状態のとき、 （ｂ）位相差がゼロの範囲外で位相極性が進み状態から
遅れ状態に変化したスリップの後、ゼロの範囲外で遅れ
状態のとき、 （ｃ）（ａ）の場合を除いた位相差がゼロの範囲外で進
み状態のとき、 （ｄ）（ｂ）の場合を除いた位相差がゼロの範囲外で遅
れ状態のとき、 （ｅ）位相差がゼロの範囲内で位相極性が遅れ状態から
進み状態に変化したとき、 （ｒ）位相差がゼロの範囲内で位相極性が進み状態から
遅れ状態に変化したとき、 （ｇ）位相差がゼロの範囲内で位相極性が変化していな
いとき、 のいずれの状態にあるかを判定する。この判定結果に応
じて制御電圧発生回路７では、（ｃ）及び（ｆ）の場合
に周波数を増加させ、（ｄ）及び（ｅ）の場合に周波数
を減少させ、（ａ）、（ｂ）及び（ｇ）の場合に周波数
を変化させないような電圧を夫々発生させることを基本
動作としている。
この基本動作を適宜行うことにより、スリップが起こら
ない場合には、従来のＰＬＬ回路と全（同様に動作する
。即ち、ｖＣＯ出力クロックと基準クロックの位相差が
領域ゼロの範囲内にあるか否かを判定し、その範囲外に
おいては位相差を減少させるように■ＣＯ制御電圧を変
化し続けて■ＣＯの周波数を変化させる。一方、範囲内
においては■Ｃｏ制御電圧値を一定に保ち、しかも位相
差の極性が変化したときにも基準クロック周波数に近づ
けるように■ＣＯ制御電圧を変化させることにより、す
ばやく位相差をゼロに収束させ、かつ周波数においても
基準クロックと■ＣＯ出力クロックを正確に合わせるこ
とができる。
ない場合には、従来のＰＬＬ回路と全（同様に動作する
。即ち、ｖＣＯ出力クロックと基準クロックの位相差が
領域ゼロの範囲内にあるか否かを判定し、その範囲外に
おいては位相差を減少させるように■ＣＯ制御電圧を変
化し続けて■ＣＯの周波数を変化させる。一方、範囲内
においては■Ｃｏ制御電圧値を一定に保ち、しかも位相
差の極性が変化したときにも基準クロック周波数に近づ
けるように■ＣＯ制御電圧を変化させることにより、す
ばやく位相差をゼロに収束させ、かつ周波数においても
基準クロックと■ＣＯ出力クロックを正確に合わせるこ
とができる。
また、スリップが起こった場合には、状態判定回路６に
おいて、前記（ａ）及び（ｂ）の状態を判定し、この判
定結果に応じて制御電圧発生回路７において周波数を変
化させないような電圧を発生させる。これにより、スリ
ップが起こらなかった場合と同様に、すばやく位相差を
ゼロに収束させ、周波数においても基準クロックと■Ｃ
Ｏ出力出力クロノ圧確に合わせることができる。
おいて、前記（ａ）及び（ｂ）の状態を判定し、この判
定結果に応じて制御電圧発生回路７において周波数を変
化させないような電圧を発生させる。これにより、スリ
ップが起こらなかった場合と同様に、すばやく位相差を
ゼロに収束させ、周波数においても基準クロックと■Ｃ
Ｏ出力出力クロノ圧確に合わせることができる。
以上述べたように本発明はスリップ検出回路を備え、ス
リップを考慮した上で、■ＣＯ出力クロックが基準クロ
ックに対してどのような状態にあるかの判定を状態判定
回路において行うことにより、ＶＣＯ出力クロックと基
準クロックの周波数が各クロックの波長に比して大きい
状況でスリップが起こった場合でも、すばやく位相差を
ゼロに収束させ、かつ周波数に於いても基準クロックと
ＶＣＯ出力クロックを正確に合わせることができるとい
う効果がある。
リップを考慮した上で、■ＣＯ出力クロックが基準クロ
ックに対してどのような状態にあるかの判定を状態判定
回路において行うことにより、ＶＣＯ出力クロックと基
準クロックの周波数が各クロックの波長に比して大きい
状況でスリップが起こった場合でも、すばやく位相差を
ゼロに収束させ、かつ周波数に於いても基準クロックと
ＶＣＯ出力クロックを正確に合わせることができるとい
う効果がある。
第１図は本発明のＰＬＬ回路の一実施例のブロック図、
第２図は従来のＰＬＬ回路のブロック図である。 １・・・■ＣＯ１２・・・位相差検出回路、３・・・位
相極性判定回路、４・・・位相極性変化判定回路、５・
・・スリップ検出回路、６．６Ａ・・・状態判定回路、
７・・・制御電圧発生回路、８・・・１／ｎ分周回路。 第２
第２図は従来のＰＬＬ回路のブロック図である。 １・・・■ＣＯ１２・・・位相差検出回路、３・・・位
相極性判定回路、４・・・位相極性変化判定回路、５・
・・スリップ検出回路、６．６Ａ・・・状態判定回路、
７・・・制御電圧発生回路、８・・・１／ｎ分周回路。 第２
Claims (1)
- 【特許請求の範囲】 １、電圧制御発振器と、この電圧制御発振器の出力クロ
ック及び基準クロックの位相差が領域ゼロの範囲内にあ
るか否かを判定する位相差検出回路と、前記電圧制御発
振器の出力クロックの位相が基準クロックの位相に対し
て遅れ状態か進み状態かを判定する位相極性判定回路と
、この位相の状態が遅れ状態から進み状態への変化か或
いは進み状態から遅れ状態への変化かを識別する位相極
性変化判定回路と、前記電圧制御発振器の出力クロック
が基準クロックに対してスリップした状態を検出するス
リップ検出回路と、前記位相差検出回路、前記位相極性
判定回路、前記位相極性変化判定回路及び前記スリップ
検出回路により識別された状態を判定する状態判定回路
と、この状態判定結果に応じて前記電圧制御発振器の制
御電圧値を変化させる制御電圧発生回路とを備えたこと
を特徴とするＰＬＬ回路。 ２、状態判定回路は、前記電圧制御発振器出力クロック
が基準クロックに対して、 （ａ）ゼロの範囲外の遅れ状態からスリップを起こして
進み状態に移行し、その後ゼロの範囲外で進み状態を継
続しているとき、 （ｂ）ゼロの範囲外の進み状態からスリップを起こして
遅れ状態に移行し、その後ゼロの範囲外で遅れ状態を継
続しているとき、 （ｃ）（ａ）の場合を除いた位相差がゼロの範囲外で進
み状態のとき、 （ｄ）（ｂ）の場合を除いた位相差がゼロの範囲外で遅
れ状態のとき、 （ｅ）位相差がゼロの範囲内で位相極性が遅れ状態から
進み状態に変化したとき、 （ｆ）位相差がゼロの範囲内で位相極性が進み状態から
遅れ状態に変化したとき、 （ｇ）位相差がゼロの範囲内で位相極性が変化しないと
き、 のいずれの状態にあるかを判定し、（ｃ）及び（ｆ）の
場合に周波数を増加させ、（ｄ）及び（ｅ）の場合に周
波数を減少させ、（ａ）、（ｂ）及び（ｇ）の場合に周
波数を変化させないような電圧をそれぞれ制御電圧発生
回路から発生させるように構成してなる特許請求の範囲
第１項記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335514A JPH02180429A (ja) | 1988-12-29 | 1988-12-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335514A JPH02180429A (ja) | 1988-12-29 | 1988-12-29 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180429A true JPH02180429A (ja) | 1990-07-13 |
Family
ID=18289426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63335514A Pending JPH02180429A (ja) | 1988-12-29 | 1988-12-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264062A (ja) * | 1991-10-30 | 1995-10-13 | Internatl Business Mach Corp <Ibm> | フェーズロック・ループ回路 |
| US7050520B2 (en) | 2001-05-30 | 2006-05-23 | Nec Corporation | PLL (Phase-Locked Loop) circuit |
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
-
1988
- 1988-12-29 JP JP63335514A patent/JPH02180429A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264062A (ja) * | 1991-10-30 | 1995-10-13 | Internatl Business Mach Corp <Ibm> | フェーズロック・ループ回路 |
| US7050520B2 (en) | 2001-05-30 | 2006-05-23 | Nec Corporation | PLL (Phase-Locked Loop) circuit |
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
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