JPH03265312A - Ｐｌｌ回路の同期時間短縮方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 外部クロックに同期した内部クロックを発生するＰＬＬ
（ｉｌｉｌ路の同期時間短縮方式に関し。

高精度を維持しながら同期に要する時間を短縮できるＰ
ＬＬ回路の同期時間短縮方式を提供することを目的とし
。

外部クロックとＶＣＯ回路の分周出力の位相差出力が印
加される制御電圧発生手段と変化率零検出手段と、所定
の最大電圧と最小電圧の振幅をもつ波形を一定周期で発
生する三角波発生手段と初期状態で該三角波発生手段の
出力を選択し、変化率零検出手段の零検出出力により前
記制御電圧発生手段の出力を選択して７００回路に出力
する選択手段と、変化率零検出手段の零検出出力により
前記三角波発生手段のその時の信号レベルを保持する記
憶手段とを備え、制御電圧発生手段は記憶手段に保持さ
れた信号レベルを初！ＩＪＩ（ｉとして出力し、ＶＣＯ
回路に印加するよう構成する。

［産業上の利用分野］ 本発明は外部クロックに同期した内部クロックを発生す
るＰＬＬ回路の同期時間短縮方式に関する。

ＰＬＬ回路は１通信の各種の分野や、制ｉ１１装置等に
広く利用されている。そして、外部からのクロックに同
期した高い周波数のクロックを作成する用途等に使用す
るＰＬＬ回路において、外部クロックの周波数変動によ
って同期が外れた場合やクロック断の状態からクロック
が入力された場合に、より短い時間でＶＣＯクロックを
外部クロ・ンクに同期することが望まれている。

［従来の技術］ 第５図は従来例の説明図である。

第５図Ａ、は従来例の構成、Ｂ、は動作特性である。Ａ
、において、５０は位相差検出回路、５１は制御電圧発
生回路、５２はＶＣ○（ＶｏｌｔａｇｅＣｏｎｔｒｏｌ
ｌｅｄ　０ｓｃｉｌａｔｏｒＬ　５３は分周回路を表す
。

従来例の動作をＢ、の動作特性を参照しながら説明する
と、最初に外部クロックが入力しない状態では、ｖＣ○
５２は制御電圧発生回路５１から発生ずる一定の制御電
圧■、に対応する発振出力が出力され分周回路５３から
周波数ｆ２を発生して安定している。

外部クロック信号（周波数ｆ１）が入力すると位相差検
出回路５０で位相差が検出されてその位相差に対応する
制御電圧が制′４′Ｂ電圧発生回路５１から発生してＶ
ＣＯ５２の発振周波数が変化して分周回路５３で分周し
た周波数ｆ２が位相差検出回路５０に印加されて順次フ
ィードパ、りされて。

周波数ｆ２が外部クロックの周波数ｆ１に同期するよう
１ｔＩＩＩＩＩｌ動作が行われ、Ｂ、に示すようにＶＣ
０５２に印加される制御電圧が■。になると同期がとら
れる。

［発明が解決しようとする課題］ 上記の従来例の技術によれば、ＶＣＯ５２の発振周波数
を外部クロックと同期をとる時に、高精度の同期を確保
するには制御電圧発生回路５１から発生する電圧をゆる
やかに変化させる必要がある。もし５位相差検出回路５
０の出力に対応して急激に周波数を高い方へ変化させる
と、ＶＣＯ５２の発振周波数が急激に上昇して分周出力
の周波数ｆｔが外部クロックの周波数ｆ１を越えてしま
うと位相差挟出回Ｗ１５０から逆極性（周波数を下げる
極性）の出力が発生して、ＶＣＯ５２は今度は適正な周
波数より低い周波数を発振することになる。

このように、高精度の同期特性を達成するには第５図Ｂ
、に示すように外部クロックが入力してから同期がとれ
るまでに長い時間Ｌ１を要するという問題かあ、た。

本発明は高精度を維持しながら同期に要する時間を短縮
できるＰＬＬ回路の同期時間短縮方式を提（ｌｊするこ
とを目的とする。

［課題を解決するための手段〕 第１図は本発明の基本構成図である。

第１図において、１０は位相差検出手段、１１は制御電
圧発生手段、１２は変化率零検出手段１３は三角波発生
手段、１４は記憶手段、１５は選択手段、１６はＶＣＯ
回路、１７は分周回路を表す。

本発明は同期動作の開始時に所定の最大電圧と最小電圧
の振幅をもつ一定周期の三角波を制御電圧としてＶＣＯ
回路を駆動してその時の位相比較出力の変化率が零にな
るのを検出して、その時の一角波の電圧を記憶して、そ
の記憶した電圧をＶＣＯ回路への制御電圧の初期値とし
てＰ　Ｌ　Ｌ回路を動作をさせるものである。

［作用］ 外部クロック信号が供給される前は２選択手段１５は点
線のように三角波発生手段１３を選択するよう設定され
ている。このため、最大電圧と最小電圧の間で一定周期
でレベルが変化する三角波を三角波発生手段１３から出
力される波形信号は選択手段１５を通ってＶＣ○回路１
６に供給されその制？ＩＩｌ電圧に対応してＶＣ○回路
１６は発振周波数を変化させる。

外部クロック（周波数ｆ、）が位相差検出手段１０に入
力すると　その位相差に対応する出力が発生して、一方
は制御電圧発生手段１１に供給され、他方は変化率零検
出手段１２に供給される。

変化率零検出手段１２は、三角波信号により急激に変化
するＶＣＯ回路１６の発振周波数の分周出力と外部クロ
ンクの周波数との差の出力の変化率（時間に対する変化
の割合）がほぼ零（−〇）になる時点を検出する。この
時点の三角波のレベルに対応するｖＣＯ回路１６の周波
数は、原理上外部クロックの周波数にほぼ同期している
ことは明らかである。

この変化率零検出周波数の出力が発生すると記憶手段１
４に供給され１選択手段１５から出力されているこの時
の三角波発生手段１３の信号レベルが記憶手段１４に記
憶され１選択手段１５に対して切換え信号を供給して、
制御電圧発生手段１１の出力を選択させる。これにより
選択手段１５は実線の位置に切換えられる。

制御電圧発生手段１１は記憶手段１４に記憶された信号
レベルの出力を初期値として設定して同期動作を開始す
る。すると、記憶手段１４に設定されたレベルは外部ク
ロックの周波数１１との位相差の変化が殆どない時点で
の１制御電圧値であるので、その制御電圧値を初期値と
する同期動作を開始すると、短時間で正確な同期動作に
到達することができる。

［実施例］ 第２図は実施例の構成図、第３図は実施例の制御動作の
フロー図、第４図は実施例の制御電圧波形図である。

第２図において、２０は位相差検出回路、２１は制御電
圧発生回路、２２は位相差変化率（ΔＬ〕検出回路、２
３は変化率零（Δξ０）検出回路、２４は三角波を発生
する最小−最大（ｍ　ｉ　ｎｍａ　ｘ）変動電圧発生回
路、２５は制御電圧記憶回路、２６は制御切替タイミン
グ作成回路、２７は制御方法選択回路、２８は■ＣＯ回
路（ＶＣＯで表示）、２９は分周回路を表す。

第２図の横取による動作を第３図に示す制ｉｌｌ動作の
フロー及び第４図に示す制御電圧波形を参照しながら説
明する。

最初、制御切替タイミング作成回路２６の出力により制
御方法選択回路２７は最小−最大変動電圧発生回路２４
の出力を選択している（第３図３０）。最小−最大変動
電圧発生回路２４は第４図に示すように、１周期がｔ、
で、最小電圧（ｍｉｎ）と最大電圧（ｍａｘ）の振幅を
持つ三角波であり、その波形の角度は周期に対応して決
まる。

制御方法選択回路２７の出力は■Ｃ○回路２８に供給さ
れ、そこから出力される発振周波数は分周回路２９で分
周されて位相差検出回路２ｏにおいて位相差が検出され
（第３図３１）、その位相差出力は位相差変化率検出回
Ｉｉ！８２２において検出される。この回路は位相差出
力の微分を検出する機能を備える。この位相差変化率検
出回路の出力は、変化率零検出回路２３において変化率
が零であるか否かを識別する（第３図３２）。

外部クロンク（周波数ｆ、）が入力すると１位相差検出
回路２０で分周回路２９の出力の周波数ｆ２との位相差
が出力され、その位相差変化率△ｔが発生し、変化率零
検出回路２３に入力する。

外部クロンクの周波数ｆ、と周波数ｒ、がほぼ一致した
時、第４図に示すように変化率は零になり（第３図の３
２でＹＢ２の場合）、その時点で変化率零検出回路２３
が出力を発生して制御電圧記憶回路２５を駆動する。こ
の時、制御方法選択回路２７から出力されてｖＣＯ回路
２８に入力していた制御電圧（Ｖｏ）は、制御電圧記憶
回路２５に記憶される（第３図３３）。この場合制御電
圧は、ディジタル化した値を設定することができる。

この制御電圧記憶回路２５に記憶された値は制御電圧発
生回路２１に初期値として設定され、その設定値に対応
した電圧が発生する（第３図３４）、。

一方、変化率零検出回路２３の検出出力は、制御切替タ
イミング作成回路２６に供給され、制御電圧記憶回路２
５に制御電圧が記憶された後のタイミングで制御方法選
択回路２７に切替信号を供給する。これにより制御方法
選択回路２７は制御電圧発生回路２１の出力を選択する
よう切替えられる（第３図３５）。

こうしてこのＰＬＬ回路は制御電圧発生回路２１の出力
による同期制御を開始するが、ＶＣＯ回路２８は、初期
値として外部クロックの周波数ｆ１に極めて近い周波数
ｆ２を発生する制御電圧■。を出発点としているので、
第４図に示すように短時間で同期をとることができ１　
この場合、クロック入力から時間ｔ２で同期状態となる
。

この後の動作は、従来と同様に位相差の検出とそれに対
応する同期動作が行われる（第３図３６３７）。

このような、最小−最大変動電圧発生回路２４の出力を
用いた同期制御の動作は、同期外れが発生したり、クロ
ック信号が断状態から人力状態に変わった場合に実行さ
れる。

［発明の効果］ 本発明によればＰＬＬ回路を高精度に制御するために位
相差検出による制御動作の時定数に関係なく５周波数変
動によって同！１１１外れが生した場合や外部クロック
が断状態から入力された場合において同！ｉ１１時間を
短縮することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は実施例の構成図
２第３図は実施例の制御動作のフロー図第４図は実施例
の制御電圧波形図、第５図は従来例の説明図である。 第１図中。 １０：位相差検出手段 １１：制御電圧発生手段 １２：変化率零検出手段 １３：三角波発生手段 １４：記憶手段 １５：選択手段 １６　：　ＶＣＯ回路 １７：分周回路 夕）碧２ｏ・Ｖフ

Claims (1)

【特許請求の範囲】
1. 　外部クロックに同期した内部クロックを発生するＰＬ
   Ｌ回路において、外部クロックとＶＣＯ回路（１６）の
   分周出力の位相差出力が印加される制御電圧発生手段（
   １１）と変化率零検出手段（１２）と、所定の最大電圧
   と最小電圧の振幅をもつ波形を一定周期で発生する三角
   波発生手段（１３）と、初期状態で該三角波発生手段の
   出力を選択し、変化率零検出手段の零検出出力により前
   記制御電圧発生手段の出力を選択してＶＣＯ回路に出力
   する選択手段（１５）と、前記変化率零検出手段（１２
   ）の零検出出力により前記三角波発生手段（１３）のそ
   の時の信号レベルを保持する記憶手段（１４）とを備え
   、上記制御電圧発生手段（１１）は記憶手段（１４）に
   保持された信号レベルを初期値として出力し、ＶＣＯ回
   路に印加することを特徴とするＰＬＬ回路の同期時間短
   縮方式。