JP2021010096A

JP2021010096A - 位相同期回路

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Publication number: JP2021010096A
Application number: JP2019122689A
Authority: JP
Inventors: 藤原　玄一; Genichi Fujiwara; 玄一藤原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-07-01
Filing date: 2019-07-01
Publication date: 2021-01-28
Anticipated expiration: 2039-07-01
Also published as: JP7113788B2

Abstract

【課題】ジッタの影響を低減可能な技術を提供することを目的とする。【解決手段】位相同期回路は、高レベルのパルス幅と低レベルのパルス幅との差が、切替クロック信号と比較クロック信号との位相差に対応する信号を生成する位相比較器と、位相比較器で生成された信号の波形を整形する波形整形回路と、波形整形回路で整形された信号に基づいて出力クロック信号の周波数を制御する発振器と、出力クロック信号を分周することによって比較クロック信号を生成する分周器と、基準クロック信号と比較クロック信号とのいずれかを切替クロック信号として切り替える切替器とを備える。【選択図】図１

Description

本発明は、基準クロック信号に出力クロック信号を同期させる位相同期回路に関する。

入力された基準クロック信号に位相同期したクロック信号を出力する回路として、位相同期回路（phase locked loop：ＰＬＬ）が知られている。例えば特許文献１には、一定の位相比較期間における基準クロック信号と出力クロック信号との位相差に応じて、出力クロック信号の位相を制御するＰＬＬが提案されている。

特開２００４−４０２２７号公報

特許文献１に記載のＰＬＬは、基準クロック信号と出力クロック信号との位相差に応じてＶＣＯ（voltage-controlled oscillator）への制御信号を生成する。このような構成では、１つの出力位相制御期間のＶＣＯ制御信号と次の出力位相制御期間のＶＣＯ制御信号との間に実質的な相関関係がないので、ＶＣＯ制御信号は振動成分を持たず、指数関数状に高速ロックアップする。一方、基準クロック信号にジッタ等の位相ゆらぎがあると、それにも出力クロック信号が追随してしまい、ジッタの影響を適切に低減できないという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ジッタの影響を低減可能な技術を提供することを目的とする。

本発明に係る位相同期回路は、基準クロック信号に出力クロック信号を同期させる位相同期回路であって、高レベルのパルス幅と低レベルのパルス幅との差が、切替クロック信号と比較クロック信号との位相差に対応する信号を生成する位相比較器と、前記位相比較器で生成された信号の波形を整形する波形整形回路と、前記波形整形回路で整形された信号に基づいて前記出力クロック信号の周波数を制御する発振器と、前記出力クロック信号を分周することによって前記比較クロック信号を生成する分周器と、前記基準クロック信号と、前記分周器で生成された前記比較クロック信号とのいずれかを、前記位相比較器で用いる前記切替クロック信号として切り替える切替器とを備える。

本発明によれば、基準クロック信号と比較クロック信号とのいずれかを、位相比較器で用いる切替クロック信号として切り替える。このような構成によれば、ジッタの影響を低減することができる。

実施の形態１に係るＰＬＬの構成を示す回路構成図である。実施の形態１に係るＰＬＬを構成するＶＣＯの特性図である。実施の形態１に係るＰＬＬの動作を説明するための図である。実施の形態２に係るＰＬＬの構成を示す回路構成図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る位相同期回路（ＰＬＬ）の構成を示す回路構成図である。図１のＰＬＬは、入力端子１と、位相比較器２と、波形整形回路３と、発振器であるＶＣＯ４と、分周器５と、出力端子６と、切替器である入力切替器７とを備える。以下の説明で明らかとなるように、図１のＰＬＬは、入力端子１から入力される基準クロック信号ｆｒに、出力端子６から出力される出力クロック信号を同期させる回路であり、図１のＰＬＬによれば、ジッタの影響を低減することが可能となっている。

図２は、本実施の形態１に係るＶＣＯ４の電圧−周波数特性を示す図である。本実施の形態１ではＶＣＯ４は、電圧−周波数特性が線形特性を示す範囲で使用されるものとする。図２において、出力クロック信号の予め定められた周波数である基準周波数ｆ_０からの変化分ｇは、入力電圧における電圧Ｖ_ｎからの電位差ｖの関数ｇ（ｖ）で示されるものと仮定する。この場合、図２の特性グラフより、｜ＶＨ−Ｖ_ｎ｜＝｜ＶＬ−Ｖ_ｎ｜＝Ｅ（定数）、ｇ（ＶＨ−Ｖ_ｎ）＝−ｇ（ＶＬ−Ｖ_ｎ）＝ｄｆ、ｇ（０）＝０が成り立つ。したがって、出力クロック信号の周波数と基準周波数ｆ_０との差（周波数差）をＧとすると、ｄｆ＝Ｇ（定数）が成り立つ。よって、ＶＣＯ４の電圧対周波数感度Ｋは次式（１）のように示される。また、ＶＣＯ４への入力がＶ_ｎ＋ｖであるときの出力クロック信号の周波数ｙは、Ｋを用いて次式（２）のように示される。

次に、図１のＰＬＬの各構成要素について説明する。入力端子１に入力された基準クロック信号ｆｒは入力切替器７に入力される。また、分周器５からのフィードバック信号である比較クロック信号ｆｐは入力切替器７に入力される。

入力切替器７の出力が基準クロック信号ｆｒの入力と接続されている場合には基準クロック信号ｆｒが位相比較器２に入力され、入力切替器７の出力が比較クロック信号ｆｐの入力と接続されている場合には比較クロック信号ｆｐが位相比較器２に入力される。このように、入力切替器７は、基準クロック信号ｆｒ及び比較クロック信号ｆｐのいずれかを、位相比較器２で用いる切替クロック信号として切り替える。なお、本実施の形態１では一例として、入力切替器７は、比較クロック信号ｆｐにおける１つのＨレベルの時間幅及び１つのＬレベルの時間幅の合計時間（以下「１波形時間」と記す）ごとに、この切り替えを行うものとする。なお、比較クロック信号ｆｐの１波形時間は、概ね、比較クロック信号ｆｐの周期と同じである。

位相比較器２には、入力切替器７からの切替クロック信号と、分周器５からの比較クロック信号ｆｐとが入力される。位相比較器２は、切替クロック信号と比較クロック信号ｆｐとの位相差を比較クロック信号ｆｐの１波形時間ごとに取得する。そして、位相比較器２は、当該１波形時間単位でのＨレベル（高レベル）の時間幅（パルス幅）とＬレベル（低レベル）の時間幅（パルス幅）との時間差が、上述した位相差に対応する矩形波の信号を生成する。位相比較器２で生成された信号は、次の波形整形回路３の入力となる。

波形整形回路３は、位相比較器２で生成された信号の波形を整形して、ＶＣＯ４の制御信号を生成する。この整形により、位相比較器２で生成された信号のオーバシュートやアンダシュートが除去され、ＨレベルとＶ_ｎとの間の電位差と、ＬレベルとＶ_ｎとの間の電位差とが等しい矩形波の信号が得られる。

波形整形回路３からＶＣＯ４に入力される信号（制御電圧）の比較クロック信号ｆｐの１波形時間分には、この１波形時間の間に付加あるいは削減すべき位相量が、Ｈレベル矩形波信号の時間幅と、Ｌレベル矩形波信号の時間幅との時間差として読み取ることができる。このことを利用して、ＶＣＯ４は、波形整形回路３で整形された信号に基づいて出力クロック信号の周波数を調整（制御）する。ＶＣＯ４から出力された出力クロック信号は２つに分岐され、一方はＰＬＬからの出力として出力端子６から外部に出力され、他方は分周器５に入力される。

分周器５は、ＶＣＯ４からの出力クロック信号をＮ分周（１／Ｎ逓倍）することによって比較クロック信号ｆｐを生成する。Ｎは自然数を含む正の仮分数である。分周器５で生成された比較クロック信号ｆｐは、位相比較器２及び入力切替器７にフィードバックされる。なお、比較クロック信号ｆｐは分周器５において基準周波数ｆ_０をＮ分周した信号であるから、基準クロック信号ｆｒの周波数と比較クロック信号ｆｐの周波数とは等しくなる定常状態においては、ｆ_０＝Ｎ×ｆｒが成り立つ。

以上のように本実施の形態１に係るＰＬＬでは、位相比較器２への入力が、比較クロック信号ｆｐの１波形時間を単位とする間隔で、基準クロック信号ｆｒ及び比較クロック信号ｆｐのいずれかに切り替えられる。位相比較器２に基準クロック信号ｆｒが切替クロック信号として入力される場合には、位相比較器２で検出された基準クロック信号ｆｒ及び比較クロック信号ｆｐの位相差に基づいて、出力クロック信号及び比較クロック信号ｆｐの位相調整が行われる。一方、位相比較器２に比較クロック信号ｆｐが切替クロック信号として入力される場合には、疑似的に位相同期状態となり、この間は出力クロック信号及び比較クロック信号ｆｐの位相調整が停止される。このような動作によれば、ジッタ等の位相変動による、出力クロック信号への影響を低減することができる。

次に、図３を用いて、本実施の形態１に係るＰＬＬの位相調整動作について詳細に説明する。

図３の区間Ｔ_０には、位相比較器２にて比較クロック信号ｆｐが、基準クロック信号ｆｒ（切替クロック信号）よりθ［ラジアン］だけ位相が遅れた場合の波形が示されている。ここで、図２のＶＣＯ４の特性から、Ｖ_ｎの位置を基準線としたときの上記波形のうち、Ｈレベル部分は比較クロック信号ｆｐの位相を進める位相進め要素、Ｌレベル部分は比較クロック信号ｆｐの位相を遅らせる位相遅れ要素となる。区間Ｔ_０のようにθの位相遅れを検出した場合、Ｔ_０全体では位相進め要素の方が大きく、比較クロック信号ｆｐの位相をθに比例した量だけ進ませる。

一方、図３の区間Ｔ_２には、位相比較器２にて比較クロック信号ｆｐが、基準クロック信号ｆｒ（切替クロック信号）よりθだけ位相が進んだ場合の波形が示されている。区間Ｔ_２のようにθの位相進めを検出した場合、Ｔ_２全体では位相遅れ要素の方が大きく、比較クロック信号ｆｐの位相をθに比例した量だけ遅らせる。

次に、本実施の形態１に係るＰＬＬの動作を定量的に記述する数式モデルについて説明する。本実施の形態１に係るＰＬＬの位相比較器２は、比較クロック信号ｆｐの位相が２π・ｍ（ｍは整数）の時に切替クロック信号と比較クロック信号ｆｐとの位相差θ_ｍを検出するものとする。この場合、ｍ回目の位相差検出から次の位相差検出までの任意の時刻ｔは、次式（３）のように示される。

上式（３）におけるｉは、比較クロック信号ｆｐと切替クロック信号との間の位相差に基づいて変更される。具体的には、比較クロック信号ｆｐが切替クロック信号から位相が遅れている場合にはｉ＝ｓとなり、比較クロック信号ｆｐが切替クロック信号から位相が進んでいる場合にはｉ＝ｄとなり、比較クロック信号ｆｐと切替クロック信号とが位相同期している場合にはｉ＝添え字なしとなる。なお、ｉ＝ｓまたはｉ＝ｄの時の比較クロック信号ｆｐの１波形時間Ｔ_ｉは、位相比較器２で検出した位相差θによって値が変化する。一方、ｉ＝添字なしの時の比較クロック信号ｆｐの１波形時間Ｔ_ｉは、次式（４）のように示される。

ここで、図３に示すように、比較クロック信号ｆｐの位相が０（２π・ｍ：ｍ＝０）である時に、位相比較器２が、０回目の位相差検出として基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出を行うように、入力切替器７は、切替クロック信号を基準クロック信号ｆｒに切り替えるものとする。そして、比較クロック信号ｆｐの位相が２π（２π・ｍ：ｍ＝１）である時に、位相比較器２が、１回目の位相差検出として比較クロック信号ｆｐ同士の位相差検出を行うように、入力切替器７は、切替クロック信号を比較クロック信号ｆｐに切り替えるものとする。その後、同様の切り替えが順に行われるものとする。

これにより、偶数回目（ｍ＝２ｎ）の位相差検出では、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出が行われ、奇数回目（ｍ＝２ｎ＋１）の位相差検出では、比較クロック信号ｆｐ同士の位相差検出が行われる。なお、ｎは自然数であり、位相比較器２が切替クロック信号として基準クロック信号ｆｒを用いる回数を示す。

以上のような切り替えが行われる場合、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出から、次の基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出までの時刻ｔは、次式（５）のように示される。

ここで、ｎ回目の基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差がθ_ｎであったとすると、この位相差θ_ｎに相当する時間量τ_ｎは、次式（６）のように示される。

また、上式（５）の時間内における、波形整形回路３からＶＣＯ４に入力される制御電圧の図２の電圧Ｖ_ｎからの電位差ｖ（ｔ）は、次式（７）のように示される。

上式（７）の電位差ｖ（ｔ）がＶＣＯ４に入力された場合、上式（５）の時間内における、ＶＣＯ４から出力される出力クロック信号の図２の基準周波数ｆ_０からの変化分ｇ（ｔ）は、上式（１）により次式（８）のように示される。

上式（５）の時間内におけるＶＣＯ４から出力される出力クロック信号の周波数ｙ（ｔ）は、上式（２）及び（８）により次式（９）のように示される。

上式（５）の時間内における比較クロック信号ｆｐの位相ψ（ｔ）は、上式（９）により、上式（６）を用いて次式（１０）のように示される。

一方、上式（５）の時間内における基準クロック信号ｆｒの位相φ（ｔ）は、次式（１１）のように示される。

ここで、（ｎ＋１）回目の基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差θ_n＋１は、時刻ｔ＝Ｔ_ｉ＋Ｔにおけるφ（ｔ）とψ（ｔ）との差であるから、上式（１０）及び（１１）により次式（１２）のように示される。

ところで、本実施の形態１に係るＰＬＬの位相比較器２が検出する位相差は、（φ−ψ）を比較クロック信号ｆｐの１波形時間で割った余りとして検出されるので、θ_ｎの範囲は次式（１３）のように示される。

ここで、基準周波数ｆ_０とＧとの間に次式（１４）が成り立つ場合には、上式（１２）は、上式（４）により次式（１５）のように近似できる。なお、次式（１４）のθ_０は、時刻ｔ＝０での位相比較器２による基準クロック信号ｆｒと比較クロック信号ｆｐとの０回目の位相差であり、次式（１５）のｎは０以上の整数である。

これより、本実施の形態１に係るＰＬＬで検出される位相差は、振動成分を持たずに指数関数状に漸近収束し得ることが明らかとなり、数列式である上式（１５）の収束条件は次式（１６）のように示される。

すなわち、上式（１３）、（１４）及び（１６）が、本実施の形態１に係るＰＬＬが安定動作するための設計条件式である。

さて、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差がε［ラジアン］以下となることを、本実施の形態１に係るＰＬＬのロックアップ条件とする。この場合、上式（１５）が単調減少関数であることから、位相収束条件は上式（１３）に類似する次式（１７）のように示される。

これを満たすｎからＰＬＬのロックアップ時間Ｔ_ｕｐも算出可能である。このことについて以下説明する。まず、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差θ_ｎを検出した時の比較クロック信号ｆｐの１波形時間Ｔ_ｉ（ｎ）は、次式（１８）のように示される。

よって、ロックアップ時間Ｔ_ｕｐは次式（１９）のように示される。

ここで、基準周波数ｆ_０とＧとの間に次式（２０）が成り立つ場合には、上式（１９）は次式（２１）のように近似できる。

上式（２１）から明らかなように、本実施の形態１に係るＰＬＬによれば、ロックアップ時間を従来のＰＬＬの２倍にすることができる。このように、ロックアップ時間を増加させることにより、ジッタ等の位相変動による、出力クロック信号への影響を低減することができる。また、本実施の形態１に係るＰＬＬの設計条件式として、上式（１３）、（１４）、（１６）、さらには上式（２０）を用いれば、漸近収束するＰＬＬを実現することができる。

＜実施の形態１のまとめ＞
以上のような本実施の形態１に係るＰＬＬによれば、基準クロック信号ｆｒと、比較クロック信号とのいずれかを、位相比較器２で用いる切替クロック信号として切り替える。このような構成によれば、ジッタ等の位相変動による、出力クロック信号への影響を低減することができる。

＜実施の形態２＞
図４は、本発明の実施の形態２に係る位相同期回路（ＰＬＬ）の構成を示す回路構成図である。以下、本実施の形態に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。

本実施の形態２に係るＰＬＬは、実施の形態１の構成に、切替制御器である入力切替制御器８が追加された構成と同様である。入力切替制御器８は、入力切替制御器８は、位相同期回路の使用状況に基づいて、比較クロック信号ｆｐの使用回数を変更するように、入力切替器７の入出力の切り替えタイミングを制御する。ここでいう比較クロック信号ｆｐの使用回数とは、切替クロック信号が基準クロック信号ｆｒから比較クロック信号ｆｐを経て基準クロック信号ｆｒに切り替えられるまでの間に、位相比較器２が比較クロック信号ｆｐを用いる回数である。

つまり本実施の形態２に係るＰＬＬでは、適宜、図３の区間Ｔ０及び区間Ｔ３と同様の区間を複数設けることによって、入力切替器７から位相比較器２に比較クロック信号ｆｐが入力される時間を増加することが可能になっている。

今、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出から、次の基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差検出までの間に、比較クロック信号ｆｐ同士で位相差検出する回数がｐ回（ｐは０以上の整数）であるとする。この場合に、位相収束条件である上式（１７）は変わらないとすると、本実施の形態２に係るＰＬＬのロックアップ時間Ｔ_ｕｐは、次式（２２）のように示される。

特に、上式（２０）が成り立つ場合には、上式（２２）は、次式（２３）のように近似できる。

上式（２３）から明らかなように、本実施の形態２に係るＰＬＬによれば、ロックアップ時間を従来のＰＬＬの（ｐ＋１）倍にすることができる。なお、このようにロックアップ時間が増大しても、上式（１２）〜（１８）に示す設計条件式には影響を与えないので、上式（１２）〜（１８）はロックアップ時間の増加後もそのまま使用できる。

＜実施の形態２のまとめ＞
以上のような本実施の形態２に係るＰＬＬによれば、ＰＬＬの使用状況に基づいて、上式（２２）及び（２３）のｐの値を変更できる。このため、例えば、システム起動時にはジッタが大きいが、システムが定常状態になるとジッタが殆どなくなるという場合には、システム起動時にｐ＝１０００とし、システムが定常状態になった頃にｐ＝０とすることが可能である。このように、ＰＬＬの使用状況に応じて、上式（２２）及び（２３）のｐの値を変更することにより、安定したクロックシステムを構築することが可能となる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

２位相比較器、３波形整形回路、４ＶＣＯ、５分周器、７入力切替器、ｆｒ基準クロック信号、ｆｐ比較クロック信号。

Claims

基準クロック信号に出力クロック信号を同期させる位相同期回路であって、
高レベルのパルス幅と低レベルのパルス幅との差が、切替クロック信号と比較クロック信号との位相差に対応する信号を生成する位相比較器と、
前記位相比較器で生成された信号の波形を整形する波形整形回路と、
前記波形整形回路で整形された信号に基づいて前記出力クロック信号の周波数を制御する発振器と、
前記出力クロック信号を分周することによって前記比較クロック信号を生成する分周器と、
前記基準クロック信号と、前記分周器で生成された前記比較クロック信号とのいずれかを、前記位相比較器で用いる前記切替クロック信号として切り替える切替器と
を備える、位相同期回路。
請求項１に記載の位相同期回路であって、
前記位相同期回路の使用状況に基づいて、前記切替クロック信号が前記基準クロック信号から前記比較クロック信号を経て前記基準クロック信号に切り替えられるまでの間に、前記位相比較器が前記比較クロック信号を用いる使用回数を変更するように、前記切替器の切り替えを制御する切替制御器をさらに備える、位相同期回路。
請求項１または請求項２に記載の位相同期回路であって、
前記位相比較器が前記切替クロック信号として前記基準クロック信号を用いる回数をｎとし、前記回数がｎである場合の前記位相差をθ_ｎとし、前記出力クロック信号の予め定められた周波数である基準周波数をｆ_０とし、前記出力クロック信号の周波数と前記基準周波数との差をＧとし、前記比較クロック信号の１波形時間をＴとし、前記分周器の分周の値をＮとした場合に、

が成り立つ、位相同期回路。
請求項３に記載の位相同期回路であって、

が成り立つ、位相同期回路。