JP2021010096A - 位相同期回路 - Google Patents
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Abstract
Description
図1は、本発明の実施の形態1に係る位相同期回路(PLL)の構成を示す回路構成図である。図1のPLLは、入力端子1と、位相比較器2と、波形整形回路3と、発振器であるVCO4と、分周器5と、出力端子6と、切替器である入力切替器7とを備える。以下の説明で明らかとなるように、図1のPLLは、入力端子1から入力される基準クロック信号frに、出力端子6から出力される出力クロック信号を同期させる回路であり、図1のPLLによれば、ジッタの影響を低減することが可能となっている。
以上のような本実施の形態1に係るPLLによれば、基準クロック信号frと、比較クロック信号とのいずれかを、位相比較器2で用いる切替クロック信号として切り替える。このような構成によれば、ジッタ等の位相変動による、出力クロック信号への影響を低減することができる。
図4は、本発明の実施の形態2に係る位相同期回路(PLL)の構成を示す回路構成図である。以下、本実施の形態に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
以上のような本実施の形態2に係るPLLによれば、PLLの使用状況に基づいて、上式(22)及び(23)のpの値を変更できる。このため、例えば、システム起動時にはジッタが大きいが、システムが定常状態になるとジッタが殆どなくなるという場合には、システム起動時にp=1000とし、システムが定常状態になった頃にp=0とすることが可能である。このように、PLLの使用状況に応じて、上式(22)及び(23)のpの値を変更することにより、安定したクロックシステムを構築することが可能となる。
Claims (4)
- 基準クロック信号に出力クロック信号を同期させる位相同期回路であって、
高レベルのパルス幅と低レベルのパルス幅との差が、切替クロック信号と比較クロック信号との位相差に対応する信号を生成する位相比較器と、
前記位相比較器で生成された信号の波形を整形する波形整形回路と、
前記波形整形回路で整形された信号に基づいて前記出力クロック信号の周波数を制御する発振器と、
前記出力クロック信号を分周することによって前記比較クロック信号を生成する分周器と、
前記基準クロック信号と、前記分周器で生成された前記比較クロック信号とのいずれかを、前記位相比較器で用いる前記切替クロック信号として切り替える切替器と
を備える、位相同期回路。 - 請求項1に記載の位相同期回路であって、
前記位相同期回路の使用状況に基づいて、前記切替クロック信号が前記基準クロック信号から前記比較クロック信号を経て前記基準クロック信号に切り替えられるまでの間に、前記位相比較器が前記比較クロック信号を用いる使用回数を変更するように、前記切替器の切り替えを制御する切替制御器をさらに備える、位相同期回路。
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JP2001177403A (ja) * | 1999-12-17 | 2001-06-29 | Nec Corp | Pll回路 |
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