JP4053359B2

JP4053359B2 - Ｐｌｌ回路およびその設計方法

Info

Publication number: JP4053359B2
Application number: JP2002191069A
Authority: JP
Inventors: 玄一藤原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2008-02-27
Anticipated expiration: 2022-06-28
Also published as: JP2004040227A

Description

【０００１】
【発明の属する技術分野】
この発明は、基準クロック信号と比較クロック信号との位相比較に応じた出力クロック信号を発生するＰＬＬ回路およびその設計方法に関するものである。
【０００２】
【従来の技術】
正弦波位相比較特性を持つ位相比較器による１次ＰＬＬ回路の動作解析により、位相比較器出力を、ループフィルタを通してから、ＶＣＯに入力する２次ＰＬＬ回路が主流であり、現在、実用回路に用いられているＰＬＬ回路のほとんどが２次ＰＬＬ回路である。
また、その位相制御は、常時、位相比較を行うことによるリアルタイム制御を前提にして設計されている。
【０００３】
図６は例えば『実用ＰＬＬ周波数シンセサイザ（総合電子出版社、１９９５年３月１０日）』に示された従来のＰＬＬ回路を示す構成図であり、図において、１は基準クロック信号入力端子、２は位相比較器、３はループフィルタ、４はＶＣＯ、５は出力クロック信号出力端子、６はクロック分周器である。
【０００４】
次に動作について説明する。
基準クロック信号入力端子１から入力された基準クロック信号ｆｒは、位相比較器２に入力される。また、ＶＣＯ４から出力される出力クロック信号の周波数が、基準クロック信号ｆｒの周波数のＮ倍（Ｎは自然数）とした時、ＶＣＯ４からの出力クロック信号は、クロック分周器６で１／Ｎに分周され、それを比較クロック信号ｆｐとして、位相比較器２に帰還する。次に、位相比較器２では、入力された基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を常時実行し、その位相差に合わせてリアルタイムに変動する信号が位相差検出信号として出力され、次のループフィルタ３に出力される。ループフィルタ３では、その位相差検出信号に対して種々の特性変更を加えた後、ＶＣＯ４への周波数制御電圧として出力される。ＶＣＯ４は、入力され続ける周波数制御電圧に従ってリアルタイムに周波数変動する出力クロック信号を出力する。この出力クロック信号は、１つはＰＬＬ回路からの出力として、出力クロック信号出力端子５から外部に出力され、もう一方は、分岐してクロック分周器６に入力され、１／Ｎ分周された比較クロック信号ｆｐとして、再び位相比較器２にフィードバックされる。
【０００５】
さて、ループフィルタ３には、よく使用されるものに、ラグ型、ラグリード型、完全積分型があるが、基本的には何れも積分回路であり、図７は完全積分型のループフィルタを示す回路図である。
また、位相比較器についても様々あり、図８はＥＸ−ＯＲ回路による位相比較器の基本動作を示すタイミングチャート、図９は位相周波数比較器型による位相比較器の基本動作を示すタイミングチャート、図１０はＲ−Ｓフリップフロップ型による位相比較器の基本動作を示すタイミングチャートである。各々の位相差検出信号出力は、順にＰＣａ，ＰＣｂ，ＰＣｃである。何れも非常によく使用されるもので、ＩＣ化されているＰＬＬ回路の位相比較器のほぼ全てがこれらを用いたものである。その中でも特に使用されるのが図９に示した位相差検出信号出力ＰＣｂである。
図１１は位相周波数比較器型による位相比較器を示す回路図およびチャージポンプの位相差−エネルギー特性を示す特性図である。図９に示した位相周波数比較器型による位相比較器では、位相差検出信号の出力部には、この図１１に示すチャージポンプが使用される。また、図１２はＶＣＯ４の入力電圧−出力周波数特性を示す特性図であり、この図１２に示す通り、線形な特性である。
【０００６】
【発明が解決しようとする課題】
従来のＰＬＬ回路は以上のように構成されているので、ロックアップ時間が大きく、例えば、ＰＨＳにおけるＴＤＭＡ−ＴＤＤ方式で基地局に要求されるロックアップ時間６２５μｓｅｃや、子機に要求されるロックアップ時間４．３７５ｍｓｅｃを満足するためには、ループフィルタ、基準クロック、およびチャージポンプに改良を加えなければならず、回路規模の増大とコストアップを招いている。あるいは、高速ロックアップ化への別の対応として、ＤＳＰを用いてデジタル信号処理型ＰＬＬを使用することもあるが、ＤＳＰ周辺回路とのインタフェースが必要となり、回路規模は然程小さくならないし、ＤＳＰに搭載するＳ／Ｗ開発が必須となるのでコスト的にも大きくなる。
即ち、ロックアップ時間が大きく、ロックアップの高速化も低コストでは実現できないという課題があった。
【０００７】
また、ＰＬＬ回路の位相比較器２においては、図８に示したＥＸ−ＯＲ回路による位相比較器では、基準クロック信号ｆｒと比較クロック信号ｆｐとの両方のクロック信号ともデューティ比が丁度５０％でなければ位相誤差を生じてしまうという課題があった。
図１０に示したＲ−Ｓフリップフロップ型による位相比較器では、基準クロック信号ｆｒと比較クロック信号ｆｐとの入力タイミングによって、Ｒ−Ｓフリップフロップの禁止入力となってしまう場合があり、この時、出力は不定状態となって、位相比較器が異常動作するという課題があった。
図９に示した位相周波数比較器型による位相比較器では、位相差検出信号が位相差に比例したパルス幅を持つパルス信号で、それ以外ではハイインピーダンスを保たねばならず、そのために位相差検出信号の出力段に図１１に示したようなチャージポンプ回路が必要となる。ところが、チャージポンプ回路は、図１１右側に示したような不感帯領域を作り易く、そのために位相差０付近でのクロック周波数が不安定になるという課題があった。
【０００８】
さらに、ループフィルタ３は、基本的に積分回路構成を持つことから、位相比較器２から出力される矩形波の位相差検出信号よって生成される積分成分が消えずに残る。これを打ち消すためには、次の、あるいはその次の位相差検出信号入力によって新たに生成される積分成分が、これと逆極性であることが必要となる。しかしながら、ループフィルタ３では、位相差検出信号が入力される度に、次々、新たな積分成分が生成され、例え基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差が０であろうとも、ＶＣＯ４の制御電圧信号は直ちに０とはならず、そのためには、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差が０であることと同時に、位相差発生以来、ループフィルタ出力に生成され続けた積分成分の総和が０になることが必要になるという課題があった。
【０００９】
また、ＶＣＯ４の電圧対周波数変化特性は、図１２のように線形であることを前提に設計されているが、実際のＶＣＯは、電圧対周波数変化特性が線形にはなっておらず、その特性が非線形となる電圧制御領域では、設計どおりに回路が動作しないという課題があった。
従って、従来のＰＬＬ回路では、性能を上げるためには、電圧対周波数変化特性の線形な範囲が広いＶＣＯを使用する必要があるが、そのようなＶＣＯは高価なので、延いてはＰＬＬ回路全体のコストアップになってしまう課題があった。
また、従来のＰＬＬ回路では、伝達関数によって表現された数式モデルを用いているので、回路の応答解析が複雑で、しかも非線形要素がそこに含まれると解析的には解法できず、実際の回路動作とのずれが大きいという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、低コストで、即ち簡単な構成で、ロックアップの高速化が図れるＰＬＬ回路を得ることを目的とする。
また、この発明は回路の応答解析が容易で高性能なＰＬＬ回路を設計可能なＰＬＬ回路の設計方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、位相比較を基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルとの２値のみで中間値を持たない矩形波信号で、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差が位相差に比例しており、位相差なしの場合にそれらの時間幅が等しくなるような矩形波信号を出力する位相比較器と、位相比較器から出力される矩形波信号のオーバシュートおよびアンダーシュートを除去すると共に、高電圧レベルおよび低電圧レベルを一定にする波形整形回路と、波形整形回路から出力される矩形波信号に基づいて、基準クロック信号の周期毎に、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差に応じて出力クロック信号の位相調整を実行する電圧制御発振器とを備えたものである。
【００１２】
この発明に係るＰＬＬ回路は、電圧制御発振器を、波形整形回路から出力される矩形波信号の高電圧レベルおよび低電圧レベルの中間値が周波数制御可能な電圧範囲の中間値に設定し、その中間値を原点とする電圧−周波数特性が奇関数となるようにしたものである。
【００１３】
この発明に係るＰＬＬ回路の設計方法は、基準クロック信号の１周期分の位相差を１つの計量単位とした数列によって表現された数式モデルを用いたものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路を示す構成図であり、図において、１は基準クロック信号入力端子である。
１１は基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較をその基準クロック信号ｆｒの周期毎に実行し、高電圧レベルと低電圧レベルとの２値のみで中間値を持たない矩形波信号で、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差が位相差に比例しており、位相差なしの場合にそれら時間幅が等しくなるような矩形波信号を出力する位相比較器、１２は矩形波信号のオーバシュートおよびアンダーシュートを除去すると共に、高電圧レベルおよび低電圧レベルを一定にする波形整形回路、１３は電圧対周波数変化特性が任意の奇関数で、波形整形回路１２から出力される矩形波信号の高電圧レベルおよび低電圧レベルの中間値が周波数制御可能な電圧範囲の中間値に設定され、基準クロック信号ｆｒの周期毎に、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差に応じて出力クロック信号の位相調整を実行するＶＣＯ（電圧制御発振器）、５は出力クロック信号出力端子、６は出力クロック信号をＮ分周（Ｎは自然数）し、比較クロック信号ｆｐとして位相比較器１１に帰還するクロック分周器である。
図２はこの発明の実施の形態１による波形整形回路の詳細を示す構成図であり、図において、１２ａ，１２ｂは電源ＶｃｃおよびグランドＧＮＤ間に逆極性で直列接続された定電圧ダイオードである。
図３はこの発明の実施の形態１によるＶＣＯの入力電圧−出力周波数特性を示す特性図である。ＶＣＯ１３の電圧対周波数変化特性は、図３に示す通りで、この出力周波数ｆｏからの変化分ｇは、入力電圧からＶｃｃ／２を引いた値ｖの関数ｇ（ｖ）となるとすると、この関数は奇関数なので、
ｇ（−ｖ）＝−ｇ（ｖ）（１）
を満たしている。また、これより、
ｇ（Ｖｃｃ−Ｖｃｃ／２）＝−ｇ（ＧＮＤ−Ｖｃｃ／２）
＝ｇ（Ｖｃｃ／２）＝ｄｆ（２）
となることが明らかである。
また、波形整形回路１２からＶＣＯ１３に入力される矩形波信号の高電圧レベルＶ_Hと低電圧レベルＶ_LとＶｃｃ／２との関係は、
|Ｖ_H−Ｖｃｃ／２|＝|Ｖ_L−Ｖｃｃ／２|＝Ｖ（定数）（３）
であるように調整されている。従って、
|ｇ（Ｖ_H−Ｖｃｃ／２）|＝|ｇ（Ｖ_L−Ｖｃｃ／２）|
＝ｇ（Ｖ）＝Ｇ（定数）（４）
である。なお、定常状態での周波数の関係は、ｆｏ＝Ｎ×ｆｒ，ｆｒ＝ｆｐである。
図４はこの発明の実施の形態１による位相比較器の基本動作を示すタイミングチャートである。
図５はこの発明の実施の形態１によるＰＬＬ回路の作用を示す波形図である。
【００１５】
次に動作について説明する。
図１において、まず、基準クロック信号入力端子１より入力された基準クロック信号ｆｒは、位相比較器１１に出力される。また、ＶＣＯ１３からの出力クロック信号は、クロック分周器６で１／Ｎに分周され、それを比較クロック信号ｆｐとして、位相比較器１１に出力される。
次に、位相比較器１１では、入力された基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を実行し、その位相差に合わせて、高電圧レベル矩形波信号の時間幅と、低電圧レベル矩形波信号の時間幅との時間差が、位相差に比例した矩形波を位相差検出信号として出力する。この出力は、次の波形整形回路１２の入力となる。波形整形回路１２では、その位相差検出信号のオーバシュートやアンダシュートを除去し、高電圧レベルとＶｃｃ／２との電位差と、低電圧レベルとＶｃｃ／２との電位差とが等しい矩形波に整形した後、ＶＣＯ１３への周波数制御電圧としてＶＣＯ１３に出力される。ＶＣＯ１３に入力された周波数制御電圧の基準クロック信号ｆｒの１周期分には、この１周期の間に付加あるいは削減すべき位相量が、高電圧レベル矩形波信号の時間幅と、低電圧レベル矩形波信号の時間幅との時間差として読取ることができて、それにしたがって位相調整する。ＶＣＯ１３から出力されるクロック信号は、１つはＰＬＬ回路からの出力として、出力クロック信号出力端子５から外部に出力され、もう一方は、分岐してクロック分周器６に出力され、１／Ｎ分周された比較クロック信号ｆｐとして、再び位相比較器１１にフィードバックされる。
【００１６】
この実施の形態１に係るＰＬＬ回路は、位相比較器１１の出力を波形整形回路１２を通してからＶＣＯ１３に出力しているが、波形整形回路１２には積分回路の要素が全くないので、この出力に残留成分も全く含まれない。したがって、基準クロック信号ｆｒの１周期毎の位相調整量は、他の周期のそれとは全く独立に決定され、影響を受けない。即ち、位相比較器１１で位相差０と検出されれば、直ちに位相調整量も０となるのである。これにより、ロックアップ時間が短くなることが予測できる。
さて、この実施の形態１では、ＰＬＬとしての動作を伝達関数で記述するのではなく、基準クロック信号ｆｒの１周期分の位相調整量の数列として扱う。例えば、位相比較器１１で比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいるのを検出した場合、その検出信号波形は図５に示した通りとなる。ここで、Ｖｃｃ／２の位置を基準線として、この波形の高電圧レベル部分と低電圧レベル部分とを見た時、図３に示したＶＣＯ特性から、図５に示すように、高電圧レベル部分は位相を進める要素、低電圧レベル部分は位相を遅らせる要素となる。図５から明かなように、θの位相進みを検出した場合は、基準クロック信号ｆｒの１周期Ｔの間で見た場合、位相遅れ要素の方が大きく、Ｔ全体では位相進め要素との差引きで、位相をθに比例した量だけ遅らせることになる。
【００１７】
これらの回路動作を定量的に記述するモデルを作った。
時刻ｔ＝０におけるｆｒとｆｐとの位相差をθとすると、時刻ｔ＞０における位相差Φ（ｔ）は次式（５）で与えられる。
【数１】

ところで、時刻ｔ＝（ｎ−１）Ｔにおけるｆｒとｆｐとの位相差をθ_n-1として、（ｎ−１）Ｔ＜ｔ＜ｎＴの間に、ＶＣＯ１３に入力される電圧ｖ（ｔ）は、ステップ関数Ｕ（ｔ）
【数２】

を用いて、τ_n＝（ｎ−１）Ｔ＋（Ｔ／２）−（θ_n-1／２π）Ｔとすると、次式（７）となる。
【数３】

これは、
【数４】

と同値である。
ｇ（ｖ）に上記ｖ（ｔ）を代入して、ｇを時間ｔの関数に変換すると、
【数５】

従って、（ｎ−１）Ｔ＜ｔ≦ｎＴにおける周波数変化量ｇ（ｔ）は、次式（１０）となる。
ｇ（ｔ）＝Ｇ｛Ｕ（ｔ−（ｎ−１）Ｔ）−２Ｕ（ｔ−τ_n）｝（１０）
これを用いて、ｔ＝ｎＴの時の位相差θ_nが計算できて、
【数６】

この式の定積分を計算すると、
【数７】

という等比数列を表す漸化式になる。
従って、次式（１３）が、周期Ｔ毎の位相差変化を表す数式モデルとなる。
【数８】

ところで、この数列の収束条件が、この実施の形態１のＰＬＬ回路のロックアップ条件でもあり、
０＜ＧＴ／Ｎπ＜２（１４）
でなければならない。
逆に、上記条件を満足すれば、初期（時刻ｔ＝０）位相差θがいかなる値であろうとも、必ずロックアップすることを意味している。
また、これによりＧＴ／Ｎπ＝１の場合は、１周期で位相差０となることが分かる。つまり、この実施の形態１の数式モデルを用いれば、ＰＬＬ回路のステップ位相入力に対する応答動作が把握でき、さらに、ロックアップ時間の設計も可能となる。
【００１８】
以上のように、この実施の形態１によれば、簡単な回路構成で、即ち、低コストで高速ロックアップ可能なＰＬＬ回路を得ることができる。
しかも、ループフィルタがないので、設計も簡単になり、設計コストも低減できる。
また、ロックアップ条件｜θｎ｜＜ε（εはＰＬＬ回路がロックアップしたと見なす位相差で、ＰＬＬ回路を利用する装置によって決定される）が決まれば、これを満たすｎからロックアップ時間も直ちに算出可能で、ｎ×Ｔである。
さらに、位相比較器１１から波形整形回路１２、波形整形回路１２からＶＣＯ１３の間では、信号がハイインピーダンス状態とならないのでノイズの影響を受けにくく、ノイズに強いＰＬＬ回路を得ることができる。
【００１９】
【発明の効果】
以上のように、この発明によれば、位相比較を基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルとの２値のみで中間値を持たない矩形波信号で、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差が位相差に比例しており、位相差なしの場合にそれらの時間幅が等しくなるような矩形波信号を出力する位相比較器と、基準クロック信号の周期毎に、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差に応じて出力クロック信号の位相調整を実行する電圧制御発振器とを備えるように構成したので、位相比較器からの出力をループフィルタを用いずに電圧制御発振器に入力しており、積分回路の要素が全くないので、この出力に残留成分も全く含まれない。したがって、基準クロック信号の周期毎の位相調整量は、他の周期のそれとは全く独立に決定され、影響を受けない。即ち、位相比較器で位相差なしと検出されれば、直ちに位相調整量も０となる。これにより、低コストで、即ち、簡単な構成でロックアップの高速化が図れるＰＬＬ回路が得られる効果がある。
また、従来のＰＬＬ回路の構成で必要だったループフィルタの代わりに、位相比較器から出力される矩形波信号のオーバシュートおよびアンダーシュートを除去すると共に、高電圧レベルおよび低電圧レベルを一定にする波形整形回路を備えるように構成したので、回路設計がループフィルタに比べて非常に容易で、しかも回路構成も簡単なため、設計コスト、部品コストとも低コストでロックアップ時間の短いＰＬＬ回路が得られる効果がある。
【００２０】
この発明によれば、電圧制御発振器を、波形整形回路から出力される矩形波信号の高電圧レベルおよび低電圧レベルの中間値が周波数制御可能な電圧範囲の中間値に設定し、この中間値を原点とする電圧−周波数特性（電圧対周波数変化特性）が奇関数となるように構成したので、実際の電圧制御発振器の特性とも合致し、回路設計においては、設計値と実回路とのずれが小さく、しかも電圧制御発振器の特性が非線形となる電圧範囲も使用可能になるので、設計の自由度が増して、設計が容易になる。さらに、回路構成においても、高価な特性の線形範囲が広い電圧制御発振器を使用しなくても良くなる。このように、設計コスト、部品コストとも低コストで、ロックアップ時間の短いＰＬＬ回路が得られる効果がある。
【００２１】
この発明によれば、ＰＬＬ回路の応答に、数列によって表現された数式モデルを用いるように構成したので、電圧制御発振器への入力信号が矩形波であり、また、電圧制御発振器の電圧対周波数変化特性が任意の奇関数であるような非線形な要素で構成されたＰＬＬ回路であっても、線形近似等の手法を採らずに応答動作を把握でき、ロックアップ時間設計も容易になり、しかも、実回路との動作のずれも小さいので、実回路を使った設計値調整作業も少なくて済む。さらに、ループフィルタを外したＰＬＬ回路であっても動作に問題無いことを理論的に立証し、回路構成を簡素化する可能性を示している。このように、数式モデルを用いた設計方法によって、設計コスト、部品コストとも低コストで、ロックアップ時間の短いＰＬＬ回路が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＰＬＬ回路を示す構成図である。
【図２】この発明の実施の形態１による波形整形回路の１構成例の詳細を示す構成図である。
【図３】この発明の実施の形態１によるＶＣＯの入力電圧−出力周波数特性を示す特性図である。
【図４】この発明の実施の形態１による位相比較器の基本動作を示すタイミングチャートである。
【図５】この発明の実施の形態１によるＰＬＬ回路の作用を示す波形図である。
【図６】従来のＰＬＬ回路を示す構成図である。
【図７】完全積分型のループフィルタを示す回路図である。
【図８】ＥＸ−ＯＲ回路による位相比較器の基本動作を示すタイミングチャートである。
【図９】位相周波数比較器型による位相比較器の基本動作を示すタイミングチャートである。
【図１０】Ｒ−Ｓフリップフロップ型による位相比較器の基本動作を示すタイミングチャートである。
【図１１】位相周波数比較器型による位相比較器を示す回路図およびチャージポンプの位相差−エネルギー特性を示す特性図である。
【図１２】従来のＰＬＬ回路によるＶＣＯの入力電圧−出力周波数特性を示す特性図である。
【符号の説明】
１基準クロック信号入力端子、５出力クロック信号出力端子、６クロック分周器、１１位相比較器、１２波形整形回路、１２ａ，１２ｂ定電圧ダイオード、１３ＶＣＯ（電圧制御発振器）。

Claims

基準クロック信号と比較クロック信号との位相比較をその基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルとの２値のみで中間値を持たない矩形波信号で、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差が位相差に比例しており、位相差なしの場合にそれらの時間幅が等しくなるような矩形波信号を出力する位相比較器と、
上記位相比較器から出力される矩形波信号のオーバシュートおよびアンダーシュートを除去すると共に、高電圧レベルおよび低電圧レベルを一定にする波形整形回路と、
上記波形整形回路から出力される矩形波信号に基づいて、基準クロック信号の周期毎に、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差に応じて出力クロック信号の位相調整を実行する電圧制御発振器とを備え、
上記電圧制御発振器から出力される出力クロック信号をＮ分周（Ｎは自然数）した比較クロック信号として上記位相比較器に帰還することを特徴とするＰＬＬ回路。
電圧制御発振器は、波形整形回路から出力される矩形波信号の高電圧レベルおよび低電圧レベルの中間値が周波数制御可能な電圧範囲の中間値に設定され、その中間値を原点とする電圧−周波数特性が奇関数となるようにしたことを特徴とする請求項１記載のＰＬＬ回路。
請求項１記載のＰＬＬ回路の応答に、数列によって表現された数式モデルを用いたことを特徴とするＰＬＬ回路の設計方法。