WO2005112265A1 - フェイズ・ロックド・ループ（pll)回路及びその位相同期方法及びその動作解析方法 - Google Patents

フェイズ・ロックド・ループ（pll)回路及びその位相同期方法及びその動作解析方法 Download PDF

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level
voltage
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Genichi Fujiwara
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Mitsubishi Denki Kabushiki Kaisha
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Definitions

  • Phase 'locked' loop (PLL) circuit Phase 'locked' loop (PLL) circuit, its phase synchronization method and its operation analysis method
  • the present invention relates to a PLL (Phase Locked Loop) circuit that generates a clock signal according to a phase difference between a reference clock signal and a comparison clock signal, and a phase synchronization method thereof.
  • PLL Phase Locked Loop
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-402257 discloses a conventional PLL circuit.
  • the time difference between the time width of the rectangular wave signal at the high voltage level and the time width of the rectangular wave signal at the low voltage level is proportional to the phase difference.
  • a phase comparator that makes the time widths of the rectangular wave signals of the high voltage level and the low voltage level equal is provided, and the required loop filter is omitted.
  • the mounted part is equipped with a waveform shaping circuit that keeps the output signal waveform from the phase comparator circuit rectangular.
  • a voltage controlled oscillator (VCled: Voltage Controlled Oscillator) is designed on the assumption that its voltage-frequency variation characteristic becomes an odd function when the frequency variation is a function of voltage. .
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-40227
  • a phase 'locked' loop (PLL) circuit receives a reference clock signal and a comparison clock signal, compares the phases of the reference clock signal and the comparison clock signal, and responds to the phase difference.
  • a phase comparator that generates and outputs a square wave signal with three voltage levels, and a phase comparator that inputs the output square wave signal and shifts the voltage level of the square wave signal
  • a level shifter that outputs a square wave signal obtained by shifting the square wave signal, a voltage controlled oscillator (VCO) that inputs a square wave signal output from the level shifter, and outputs a clock signal having a frequency corresponding to the voltage level of the square wave signal,
  • VCO voltage controlled oscillator
  • a frequency divider that feeds back a signal obtained by dividing the clock signal output from VC # by N (N is a natural number) to the phase comparator as a comparison clock signal.
  • the phase comparator compares the phases of the reference clock signal and the comparison clock signal every cycle of the reference clock signal, and has three values of a high voltage level, a low voltage level, and a reference level. It is characterized in that a rectangular wave signal is generated.
  • the phase comparator When the comparison clock signal has a phase difference of phase delay, the phase comparator generates a high voltage level rectangular wave signal by making the time width of the high voltage level rectangular wave signal proportional to the phase difference. If the comparison clock signal has a phase difference of leading phase, a low voltage level rectangular wave signal is generated by making the time width of the low voltage level rectangular wave signal proportional to the phase difference, and there is no phase difference. Is characterized by outputting a reference level signal without outputting a high voltage level rectangular wave signal and a low voltage level rectangular wave signal.
  • the level shifter has three voltages: a voltage value of a high-voltage level rectangular wave signal output from the phase comparator, a voltage value of the low voltage level rectangular wave signal, and a reference level voltage value. The value is converted into a voltage value for controlling the VCO.
  • the level shifter includes a plurality of resistors connected in series, and a switch for generating a voltage value for controlling a VCO by changing the connection of the plurality of resistors based on the three voltage values. It is characterized by having.
  • the phase comparator compares the phases of the reference clock signal and the comparison clock signal for each cycle of the reference clock signal, and has three values of a high voltage level, a low voltage level, and a reference level. It is characterized in that a rectangular wave signal is generated.
  • VC ⁇ is characterized by having an arbitrary voltage-frequency characteristic.
  • the above-mentioned PLL circuit is characterized in that the operation principle is a mathematical model in which the response of the PLL circuit is represented by a sequence.
  • a phase 'locked' loop receives a reference clock signal and a comparison clock signal, compares the phases of the reference clock signal and the comparison clock signal, and compares the phases.
  • a rectangular wave signal having three voltage levels is generated and output according to the phase difference, the rectangular wave signal is input, the voltage level of the rectangular wave signal is shifted, and the rectangular level is shifted. Output a wave signal,
  • a rectangular wave signal whose voltage level has been shifted is input, and a clock signal having a frequency corresponding to the voltage level of the rectangular wave signal is output,
  • a signal obtained by dividing the clock signal by N (N is a natural number) is returned as the comparison clock signal.
  • phase comparison between the reference clock signal and the comparison clock signal is performed for each period of the reference clock signal, and a rectangular wave signal having three values of a high voltage level, a low voltage level, and a reference level is generated. It is characterized by doing.
  • a method for analyzing the operation of a phase 'locked' loop (PLL) circuit includes the steps of inputting a reference clock signal and a comparison clock signal, and comparing the phase of the reference clock signal with the phase of the comparison clock signal.
  • a phase comparator that generates and outputs a rectangular wave signal of a predetermined voltage level having a time width corresponding to the phase difference;
  • a voltage-controlled oscillator (VC ⁇ ) that receives a signal output from the phase comparator and outputs a clock signal having a frequency corresponding to the voltage level of the signal;
  • a frequency divider that divides the clock signal output from VC ⁇ by N (N is a natural number) and feeds it back to the phase comparator as a comparison clock signal
  • a phase 'locked' loop (PLL) circuit operation analysis method comprising:
  • An operation analysis is performed on the phase difference between the reference clock signal and the comparison clock signal using the following mathematical model.
  • a PLL circuit 100 Phase Locked Loop circuit 100 according to Embodiment 1 of the present invention will be described with reference to the drawings.
  • a PLL circuit is also called a phase-locked loop or the like, and is a circuit that generates an output signal that is not out of phase with an input signal.
  • an input terminal 1 is a terminal for inputting a reference clock signal FR.
  • the phase comparator 2 performs a phase comparison between the two input signals, and outputs a phase difference detection signal PD in accordance with the phase difference.
  • the phase comparator 2 outputs a high voltage (hereinafter, H) level square wave signal and a low voltage (hereinafter, U level square wave signal) .
  • the phase comparator 2 outputs an H level square wave according to the phase difference.
  • a rectangular wave whose time width of the signal or the time width of the L-level square wave signal is proportional to the phase difference is output as the phase difference detection signal PD. Is output.
  • the level shifter 3 is a waveform shaper that works so that the signal waveform of the phase difference detection signal PD from the phase comparator 2 maintains a rectangular shape.
  • a voltage controlled oscillator (VCO) 4 has a control terminal. An oscillator whose oscillation frequency can be changed by the DC voltage of the DC signal DC applied to the control terminal.
  • VC # 4 is an oscillator that generates an oscillation clock signal CL having a frequency N times (N is a natural number) of the reference clock signal.
  • the frequency divider 5 is a clock frequency divider that divides the oscillation clock signal CL into 1 / N and outputs the comparison clock signal FP to the phase comparator 2.
  • the output terminal 6 is a terminal that outputs the oscillation clock signal CL.
  • FIG. 2 is a diagram showing an implementation example of the level shifter 3.
  • SW 1 and SW 2 are analog switches that open and close signal contacts according to the output level of the rectangular wave signal from the phase comparator 2.
  • SW1 is a switch that is turned ON only when the phase difference detection signal PD is an H level rectangular wave signal.
  • SW2 is a switch that is turned ON only when the phase difference detection signal PD is an L level rectangular wave signal. At other times, SW1 and SW2 are OFF. SW1 and SW2 are not both ON.
  • Rl, R2, R3, and R4 are resistors (or their resistance values) that set the voltage level of the DC signal DC input to VC04.
  • Rl, R2, R3, and R4 are connected in series and applied with a voltage Vcc.
  • SW1 and SW2 form the following open / closed state according to the output level of the rectangular wave signal from the phase comparator 2.
  • the voltage level of the DC signal DC input to VC04 is as follows.
  • this high voltage signal (or its voltage value) is represented by V.
  • this low voltage signal (or its voltage value) is represented by V.
  • FIG. 3 is a diagram showing voltage-frequency characteristics of VC04.
  • the horizontal axis is the input voltage V of the DC signal DC to VC # 4.
  • the input voltage v is
  • the vertical axis is the output frequency f of the oscillation clock signal CL from VC04. Where the frequency f
  • the wave number f does not equal the frequency f + df. However, if V and V described above are properly selected,
  • V is a reference voltage at which the output frequency f becomes the frequency f.
  • V is a low voltage at which the output frequency f becomes the frequency f_Af.
  • V is a high voltage at which the output frequency f becomes the frequency f + Af.
  • V -V V -V
  • H n L H n n L is not limited.
  • the output frequency f is a function of the input voltage V
  • the level shifter 3 is set in advance to generate V 1, V 2, and V as described above.
  • the level shifter 3 calculates the difference ( ⁇ f) between the output frequency of the VCO corresponding to the H level output and the clock frequency of the reference voltage, and the output frequency of the VCO corresponding to the L level output and the clock frequency of the reference voltage. Is set so that the absolute value is equal and the sign is different.
  • FIG. 4 is a diagram showing a basic operation concept of the phase comparator 2 and the level shifter 3.
  • the horizontal axis indicates time.
  • the signal waveform of the reference clock signal FR the signal waveform of the comparison clock signal FP, the output waveform of the phase difference detection signal PD from the phase comparator 2, the voltage of the DC signal DC from the level shifter 3, That is, it indicates the input voltage V to VC # 4.
  • FIG. 4 shows a case where the phase of the comparison clock signal FP and the phase of the reference clock signal FR are shifted by a force S S.
  • the phase comparator 2 detects this phase difference ⁇ .
  • + ⁇ indicates the advance of the phase of the comparison clock signal FP.
  • phase comparator 2 When there is a phase delay, phase comparator 2 outputs a rectangular wave signal of voltage Vcc until time tl force t2 in order to advance the phase (turn SW1 ON).
  • the level shifter 3 receives a square wave signal of voltage Vcc, turns on SW1, changes the voltage to V, and outputs a DC signal.
  • phase comparator 2 When the phases are matched, phase comparator 2 outputs a signal of voltage Vcc / 2.
  • Level shifter 3 inputs a signal of voltage Vcc / 2, turns off SW1 and SW2, changes the voltage to V, and outputs DC signal DC. Alternatively, it outputs a DC signal DC in which the voltage is maintained at V while SW1 and SW2 are kept OFF.
  • phase comparator 2 When there is a phase advance, the phase comparator 2 outputs a rectangular wave signal of voltage O (GND) from time t4 to t5 in order to delay the phase (turn on SW2).
  • the level shifter 3 inputs a rectangular wave signal of voltage 0, sets SW2 to ⁇ N, changes the voltage to V, and
  • FIG. 5 shows that the comparison clock signal FP is shifted by ⁇ from the reference clock signal FR in the phase comparator 2.
  • FIG. 5 is a diagram showing a detection signal waveform when a shift is detected.
  • the horizontal axis represents time.
  • the vertical direction is the voltage of the DC signal DC, that is, VCO
  • V is a reference voltage serving as a reference. V is the same as V in FIGS. 3 and 4.
  • V is a low voltage serving as an L level portion.
  • V is V in Figs. 3 and 4, where V is the phase
  • V is a high voltage serving as an H level portion.
  • V is V in Figures 3 and 4, where V is the phase
  • V is a convex, and V is a concave rectangular wave signal.
  • V is the center of one cycle (half cycle, ie,
  • the voltage becomes high only during the period of 2 ⁇ ) ⁇ , and then returns to the reference voltage.
  • V becomes a low voltage for a period of (6/2; 1) from the center (cho / 2) of one cycle
  • V and V are the forces output at the same place where the phase is shifted, as shown in Fig. 5.
  • phase comparator 2 outputs the phase difference detection signal PD centered on ⁇ / 2, so that V and V are output centered on ⁇ / 2.
  • the time width between V and V is a period of (/ 2 ⁇ ) ⁇ . That is, the time width between V and V is
  • the frequency of the oscillation clock signal CL becomes f + ⁇ or f-Af only during the period of ( ⁇ / 2 ⁇ ) ⁇ , and as a result, the phase of the oscillation clock signal CL becomes higher.
  • phase comparison step S2 Phase comparison step S2
  • the phase comparator 2 compares the phases of the input reference clock signal FR and the comparison clock signal FP.
  • the phase comparator 2 outputs a rectangular wave in which the time width of the H-level rectangular wave signal or the time width of the L-level rectangular wave signal is proportional to the phase difference according to the phase difference as the phase difference detection signal PD.
  • the phase comparator 2 When detecting the delay of the phase of the comparison clock signal FP, the phase comparator 2 outputs an H-level rectangular wave signal of a voltage Vcc volt that sets SW1 to ⁇ N to advance the phase.
  • the time width of the H level square wave signal is proportional to the phase difference.
  • the time span is a period of (T / 2 ⁇ ) T.
  • phase comparator 2 When the phases are matched, phase comparator 2 outputs a signal of voltage Vcc / 2.
  • the phase comparator 2 When detecting the advance of the phase of the comparison clock signal FP, the phase comparator 2 outputs a 0-volt (GND) L-level rectangular wave signal that sets SW2 to ⁇ N to delay the phase.
  • the time width of the L level rectangular wave signal is proportional to the phase difference.
  • the time width is a period of ( ⁇ / 2 ⁇ ) ⁇ .
  • the standard level is a potential sufficiently lower than Vcc, which is substantially equal to Vcc / 2, and sufficiently higher than GND.
  • the phase difference detection signal PD output from the phase comparator 2 is input to the level shifter 3.
  • the level shifter 3 is configured, for example, as shown in FIG. 2, and SW1 in FIG. 2 operates almost at the Vcc potential input and short-circuits R2. It is assumed that the SW1 does not operate at other potential inputs.
  • SW2 in Fig. 2 operates almost at GND potential input and short-circuits R3. It does not work with power.
  • the overshoot and the undershoot of the phase difference detection signal PD are removed, and the H level is changed.
  • V Vcc X ((R3 + R4) / (R1 + R3 + R4))
  • V R4 / (R1 + R2 + R4)
  • V (R3 + R4) / (Rl + R2 + R3 + R4)
  • VC # 4 oscillates by converting the time width of the H-level rectangular wave signal to the amount of phase to be reduced in one cycle. Also, it oscillates by converting the time width of the L-level rectangular wave signal into the amount of phase to be added during one cycle.
  • the force or the amount of phase to be reduced during this one cycle is the time width of the H-level rectangular wave signal, or This means that it is included as the time width of the L level rectangular wave signal.
  • VC04 reads this time width and oscillates an oscillation clock signal CL whose phase is adjusted according to the time width.
  • V is output from the level shifter 3 with a time width proportional to the phase difference.
  • V is output from the level shifter 3 with a time width proportional to the phase difference.
  • One of the oscillation clock signals CL output from VC # 4 is output from output terminal 7 to the outside as output from the PLL circuit.
  • the other is branched and input to the frequency divider 5.
  • Frequency dividing step S6 The oscillation clock signal CL is frequency-divided by N in the frequency divider 5 and is fed back to the phase comparator 2 again as the comparison clock signal FP.
  • the output of phase comparator 2 becomes a steady reference level voltage Vcc / 2, and the output of the level shifter receiving this also becomes the steady reference level Vcc of VC04. Therefore, the output frequency from VC # 4, that is, the output frequency of the PLL circuit can be expected to be a clock output with little fluctuation.
  • the operation as a PLL is not described by a transfer function, but is treated as a sequence of phase adjustment amounts for one cycle of the reference clock signal FR.
  • the phase comparator 2 detects that the comparison clock signal FP is delayed or advanced by ⁇ from the reference clock signal FR, the detected signal waveform is as shown in FIG.
  • the phase of the H level portion advances as shown in FIG. 5 from the characteristics of VC04 in FIG.
  • the element and the L level part are elements that delay the phase.
  • phase difference ⁇ between the reference clock signal FR and the comparison clock signal FP is calculated by the phase lead element shown in FIG.
  • the phase of the comparison clock signal FP can be advanced by a proportional amount. If the phase advance of ⁇ of the comparison clock signal FP with respect to the reference clock signal FR is detected, an amount proportional to the phase difference of the reference clock signal FR and the comparison clock signal FP is obtained by the phase delay element shown in FIG. The phase of the comparison clock signal FP can be delayed.
  • the PLL circuit has the ternary output of the output signal having undergone the phase comparison, the H-level square wave signal, the L-level square wave signal, and the reference level. It is equipped with a phase comparator 2 that outputs an H-level signal or an L-level signal with a time width corresponding to the determined phase difference, and outputs a standard level voltage when there is no phase difference.
  • the PLL circuit according to this embodiment is provided with a level shifter 3 that works so that the output signal waveform from the phase comparator 2 maintains a rectangular shape.
  • the level shifter 3 is configured to calculate the difference (A f) between the output frequency of VC04 (f 10 m) corresponding to the H level output V and the clock frequency (f) of the reference voltage, and the L level of the level shifter 3.
  • the difference (Af) from the number (f) has the same absolute value and different sign (
  • the PLL circuit performs the operation analysis and the design as a sequence in which the phase difference of one cycle of the reference clock signal is one measurement unit. This will be described below.
  • phase of the comparison clock signal FP is delayed from the phase of the reference clock signal FR ( ⁇ > 0
  • the frequency change g (t) at (n-l) T ⁇ t ⁇ nT is ( ⁇ > 0) and ( ⁇ ⁇ 0)
  • the convergence condition of this sequence is also the lock-up condition of the PLL circuit of the present embodiment
  • a method of analyzing the operation of the PLL circuit can be provided, and the response operation to the step phase input of the PLL circuit of the present embodiment can be grasped. Yes, and the lock-up time can be designed.
  • the PLL circuit executes the phase comparison between the reference clock signal and the comparison clock signal for each cycle of the reference clock signal, and compares the high voltage level with the low voltage level.
  • the time width of the rectangular wave signal of the high voltage level and the time width of the rectangular wave signal of the low voltage level are proportional to the phase difference, and if there is no phase difference, A phase comparator that outputs a reference level without outputting a high-voltage rectangular wave signal and a low-voltage rectangular wave signal.
  • the PLL circuit includes a VCO (VCO) that outputs a clock signal having a frequency corresponding to an input voltage value, and divides the clock signal output from the VCO by N. (N is a natural number) is fed back to the phase comparator as a comparison clock signal.
  • VCO VCO
  • the PLL circuit converts the voltage value of the high voltage level rectangular wave signal, the voltage value of the low voltage level rectangular wave signal, and the reference level voltage value output from the phase comparator into an input to VC ⁇ .
  • a level shifter for performing level conversion to an appropriate control voltage value.
  • the PLL circuit can be provided with VC ⁇ having an arbitrary voltage-frequency characteristic.
  • the operation principle of the PLL circuit is based on a mathematical model in which the response of the PLL circuit is represented by a sequence.
  • the above-mentioned ternary output phase comparator is of a type called “phase frequency comparator”, and is widely used in integrated circuits ( If such a general-purpose phase comparator is used, there is no need to design a dedicated phase comparator, and a PLL circuit with a reduced design cost can be obtained. be able to.
  • the output frequency of the PLL circuit is in a state with little fluctuation.
  • the convergence speed can also be calculated immediately from ⁇ that satisfies this, and the advantage of the conventional PLL circuit of n X T follows.
  • the convergence condition equation of the sequence has a convergence range that is twice that of the conventional PLL circuit. Therefore, it is possible to obtain a PLL circuit having a wide degree of freedom in circuit design.
  • FIG. 1 is a block diagram showing a PLL circuit for describing Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing an implementation example of a level shifter used in Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing voltage-frequency characteristics of VC # used in the PLL circuit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a basic operation concept of a phase comparator and a level shifter used in Embodiment 1 of the present invention.
  • FIG. 5 is a diagram illustrating a mathematical model of the PLL circuit according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing a phase control method of the PLL circuit according to the first embodiment of the present invention.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　フェイズ・ロックド・ループ（ＰＬＬ）回路において、基準クロック信号と比較クロック信号との位相比較を実行した位相比較信号が、高電圧（以下、Ｈ）レベルと、低電圧（以下、Ｌ）レベルと、基準レベルの３値出力を持ち、検出した位相差に応じた時間幅でＨ又はＬレベル信号を出力し、位相差なしの場合は基準レベル信号を出力する位相比較器２と、位相比較器２からの位相比較信号波形が矩形を保持するように働くレベルシフタ３と、Ｈレベル信号を入力して位相を進ませ、Ｌレベル信号を入力して位相を遅らせる電圧制御発振器（ＶＣＯ）４と、ＶＣＯ４から出力される発振クロックを分周して比較クロック信号とする分周器５とを備えた。

Description

明 細 書
フェイズ 'ロックド 'ループ（PLL)回路及びその位相同期方法及びその動 作解析方法
技術分野
[0001] この発明は、基準クロック信号と比較クロック信号との位相差に応じたクロック信号を 発生する PLL (Phase Locked Loop)回路及びその位相同期方法に関するもの である。
背景技術
[0002] 例えば、特許文献 1 (特開 2004— 40227号公報）には、従来の PLL回路が開示さ れている。
[0003] 従来の PLL回路においては、位相比較を実行した出力信号が、高電圧レベルの 矩形波信号の時間幅と、低電圧レベルの矩形波信号の時間幅との時間差が、位相 差に比例しており、位相差なしの場合、高電圧レベルと低電圧レベルの矩形波信号 時間幅が等しくなる位相比較器を装備し、必要とされてきたループフィルタを省略し、 PLL回路でループフィルタが搭載されていた部分に位相比較回路からの出力信号 波形が矩形を保持するように働く波形整形回路を装備している。
[0004] また、電圧制御発振器 (VC〇： Voltage Controlled Oscillator)は、その電圧— 周波数変動特性が、周波数変動を電圧の関数とした場合に奇関数となる事を前提に して設計されている。
特許文献 1：特開 2004 - 40227号公報
発明の開示
発明が解決しょうとする課題
[0005] 従来の PLL回路は、以上のように構成されているので、周波数変動を電圧の関数 とした場合に奇関数となる電圧一周波数特性を持つ VCOが必要となる。実際の VCO で、そのような特性は部分的な範囲にしかなぐその範囲で使用するしかない。
[0006] また、上記特性範囲の広レ、 VCOは高価であり、回路のコスト増大になる、という課 題がある。 [0007] また、上記特許文献 1記載の位相比較器は、汎用部品ではなく別途設計する必要 があるので、その分、設計コストが増大する、という課題がある。
[0008] さらに、従来の PLL回路では、上記位相比較器を用いるため、位相同期完了後の 定常状態にあっても、 VCOからの出力は周波数が変動している、という課題があった
[0009] この発明は、低コストで、しかも、出力するクロック信号の周波数変動が小さい PLL 回路を得ることを目的とする。
課題を解決するための手段
[0010] この発明に係るフェイズ 'ロックド 'ループ (PLL)回路は、基準クロック信号と比較ク ロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相 差に応じて 3つの電圧レベルを持つ矩形波信号を生成して出力する位相比較器と、 位相比較器力 出力される矩形波信号を入力して、矩形波信号の電圧レベルをシ フトして、この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと、 レベルシフタから出力される矩形波信号を入力し、その矩形波信号の電圧レベル に応じた周波数のクロック信号を出力する電圧制御発振器 (VCO)と、
VC〇から出力されるクロック信号を N分周（Nは自然数）した信号を比較クロック信 号として上記位相比較器に帰還する分周器とを備えたことを特徴とする。
[0011] 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準ク ロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持 つ矩形波信号を生成することを特徴とする。
[0012] 上記位相比較器は、比較クロック信号に位相遅れの位相差がある場合、高電圧レ ベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生 成し、比較クロック信号に位相進みの位相差がある場合、低電圧レベルの矩形波信 号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し、位相差な しの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力 せず基準レベルの信号を出力することを特徴とする。
[0013] 上記レベルシフタは、位相比較器から出力される高電圧レベルの矩形波信号の電 圧値と低電圧レベルの矩形波信号の電圧値と基準レベルの電圧値との 3つの電圧 値を、 VCOを制御する電圧値に変換することを特徴とする。
[0014] 上記レベルシフタは、直列に接続された複数の抵抗器と、上記 3つの電圧値に基 づいて上記複数の抵抗器の接続を変更して VCOを制御する電圧値を生成するスィ ツチとを備えたことを特徴とする。
[0015] 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準ク ロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持 つ矩形波信号を生成することを特徴とする。
[0016] 上記 VC〇は、任意の電圧対周波数特性を持つことを特徴とする。
[0017] 上記 PLL回路は、 PLL回路の応答が数列によって表現された数式モデルを動作 原理とすることを特徴とする。
[0018] この発明に係るフェイズ 'ロックド 'ループ (PLU回路の位相同期方法は、基準クロ ック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相 を比較し、位相差に応じて 3つの電圧レベルを持つ矩形波信号を生成して出力し、 上記矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レべ ルをシフトさせた矩形波信号を出力し、
上記電圧レベルをシフトさせた矩形波信号を入力し、その矩形波信号の電圧レべ ルに応じた周波数のクロック信号を出力し、
上記クロック信号を N分周（Nは自然数）した信号を上記比較クロック信号として帰 還することを特徴とする。
[0019] また、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周 期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持つ矩形波信号 を生成することを特徴とする。
[0020] この発明に係るフェイズ 'ロックド 'ループ (PLL)回路の動作解析方法は、基準クロ ック信号と比較クロック信号とを入力して基準クロック信号の位相と比較クロック信号 の位相とを比較し、位相差に応じた時間幅を持つ所定電圧レベルの矩形波信号を 生成して出力する位相比較器と、
位相比較器から出力される信号を入力し、その信号の電圧レベルに応じた周波数 のクロック信号を出力する電圧制御発振器 (VC〇）と、 VC〇から出力されるクロック信号を N分周（Nは自然数）した信号を比較クロック信 号として上記位相比較器に帰還する分周器と
を備えたフェイズ 'ロックド 'ループ（PLL)回路の動作解析方法であって、
上記基準クロック信号と比較クロック信号との位相差を下記数式モデルを用いて動 作解析を行うことを特徴とする。
θ = (ΐ- ( (0·Τ) / (2 π ·Ν) ) ) η· Θ
η :自然数
π：円周率
G :VC〇の電圧対周波数特性に応じた定数
T:基準クロック信号の発振周期
N :分周器の分周数（自然数）
Θ：時亥 1J0における位相差
Θ ：時刻 nTにおける位相差
発明を実施するための最良の形態
[0021] 実施の形態 1.
以下、この発明の実施の形態 1の PLL (Phase Locked Loop)回路 100を図に 基づいて説明する。 PLL回路とは、位相同期ループなどとも呼ばれ、入力信号と位 相のズレのない出力信号を生成する回路のことである。
[0022] 図 1において、入力端子 1は、基準クロック信号 FRを入力する端子である。
[0023] 位相比較器 2は、入力された 2つの信号の位相比較を実行し、その位相差に合わ せて、位相差検出信号 PDを出力する。位相比較器 2は、高電圧（以下、 H)レベル矩 形波信号と低電圧 (以下、 Uレベル矩形波信号とを出力する。位相比較器 2は、位 相差に合わせて、 Hレベル矩形波信号の時間幅、または、 Lレベル矩形波信号の時 間幅が、位相差に比例した矩形波を位相差検出信号 PDとして出力する。位相比較 器 2は、位相差なしの場合、基準レベル電圧を出力する。
[0024] レベルシフタ 3は、位相比較器 2からの位相差検出信号 PDの信号波形が矩形を保 持するように働く波形整形器である。
[0025] 電圧制御発振器 (VCO : Voltage Controlled Oscillator) 4は、制御端子を有 し、制御端子に加える直流信号 DCの直流電圧によって発振周波数を変化させること ができる発振器である。ここで、 VC〇4は、基準クロック信号の N倍 (Nは自然数）の 周波数の発振クロック信号 CLを発生させる発振器である。
[0026] 分周器 5は、発振クロック信号 CLを 1/Nに分周して比較クロック信号 FPを位相比 較器 2へ出力するクロック分周器である。
[0027] 出力端子 6は、発振クロック信号 CLを出力する端子である。
[0028] 図 2は、レベルシフタ 3の実現例を示す図である。
[0029] 図 2において、 SW1と SW2は、位相比較器 2からの矩形波信号の出力レベルによ つて信号接点を開閉するアナログスィッチである。 SW1は、位相差検出信号 PDが H レベル矩形波信号のときのみ ONになるスィッチである。 SW2は、位相差検出信号 P Dが Lレベル矩形波信号のときのみ ONになるスィッチである。これら以外の時は、 S W1と SW2は、 OFFである。 SW1と SW2とが両方 ONになることはない。
[0030] Rl, R2, R3, R4は、 VC04に入力する直流信号 DCの電圧レベルを設定する抵 抗器（或いは、その抵抗値）である。 Rl , R2, R3, R4は、直列に接続されて電圧 Vc cが印加されている。
[0031] SW1と SW2とは、位相比較器 2からの矩形波信号の出力レベルによって以下の開 閉状態を形成する。その場合の VC04に入力する直流信号 DCの電圧レベルは、以 下のようになる。
[0032] SW1が ONで SW2が OFFの場合、 R2がバイパスされるので、
電圧レベル =Vcc X ( (R3 + R4) / (Rl + R3 + R4) )
となり、電圧レベルは高電圧となる。以下、この高電圧信号 (或いは、その電圧値）を V で表す。
H
[0033] SW1が OFFで SW2が〇Nの場合、 R3がバイパスされるので、
電圧レベル =Vcc X ( (R4) / (R1 +R2 + R4) )
となり、電圧レベルは低電圧となる。以下、この低電圧信号 (或いは、その電圧値）を Vで表す。
L
[0034] SW1が OFFで SW2が OFFの場合、 R1— R4が全て連結されるので、
電圧レべノレ =Vcc X ( (R3 + R4) / (Rl +R2 + R3 + R4) ) となり、電圧レベルは V と Vの間の基準電圧となる。以下、この基準電圧信号 (或い
H L
は、その電圧値）を Vで表す（V >V >V ) o
n H n L
[0035] 図 3は、 VC04の電圧一周波数特性を示す図である。
[0036] 図 3において、横軸は VC〇4への直流信号 DCの入力電圧 Vである。入力電圧 vは
、 0ボルトから Vccボルトまでの値をとる。
[0037] 縦軸は、 VC04からの発振クロック信号 CLの出力周波数 fである。ここで、周波数 f
0 を基準クロック信号 FRの周波数 frの lZNの周波数とする。入力電圧 Vが 0ボルトのと き出力周波数 fは周波数 f _dfとなる。しかし、入力電圧 Vが Vccボルトのとき出力周
0
波数 fは周波数 f +dfとはならない。しかし、前述した V ， Vを適切に選択すると、以
0 H L
下のようになる。
[0038] Vは、出力周波数 fが周波数 f となる基準電圧である。
n 0
[0039] Vは、出力周波数 fが周波数 f _ A fとなる低電圧である。
L 0
[0040] V は、出力周波数 fが周波数 f + A fとなる高電圧である。
H 0
[0041] ここで、 3つの電圧レベルの関係は、 V >V >Vである。但し、 V -V =V -Vと
H n L H n n L は限らない。
[0042] 図 3において、出力周波数 fが周波数 f 力 の周波数変化分は、入力電圧 Vの関数
0
g (v)となるとすると、図 3の特性グラフより、
g (V ) =-g (V ) = A f、g (V ) =0
H L n
となることが明らかである。
[0043] 即ち、
△ f = G (Gは定数）
である。
[0044] レベルシフタ 3は、以上のような V , V , Vを発生させるように予めレベル設定され
H n L
ている。即ち、レベルシフタ 3は、その Hレベル出力に対応する VCOの出力周波数と 基準電圧のクロック周波数との差（ Δ f)と、 Lレベル出力に対応する VCOの出力周波 数と基準電圧のクロック周波数との差 (一 A f)とが、絶対値は等しくて符号が異なるよ うにレベル設定されている。
[0045] なお、定常状態での発振クロック信号 CLの周波数の関係は、 発振クロック信号 CLの周波数を f 、基準クロック信号 FRの周波数を fr、比較クロッ
0
ク信号 FPの周波数を fpとすると、
f =N X fr, fr=fp
o
である。
[0046] 図 4は、位相比較器 2、及び、レベルシフタ 3の基本動作概念を示す図である。
[0047] 横軸は、時間を示す。縦方向は、基準クロック信号 FRの信号波形と、比較クロック 信号 FPの信号波形と、位相比較器 2からの位相差検出信号 PDの出力波形と、レべ ルシフタ 3からの直流信号 DCの電圧、即ち、 VC〇4への入力電圧 Vを示す。
[0048] 図 4では、比較クロック信号 FPと基準クロック信号 FRと力 S Θだけ位相がずれている 場合を示している。位相比較器 2ではこの位相差 Θを検出する。 - Θは、比較クロック 信号 FPの位相の遅れを示す。 + Θは、比較クロック信号 FPの位相の進みを示す。
[0049] 位相比較器 2は、位相の遅れがある場合、位相を進ませるため（SW1を ONにする ため）、時刻 tl力 t2まで電圧 Vccの矩形波信号を出力する。レべノレシフタ 3は、電 圧 Vccの矩形波信号を入力して、 SW1を ONにして、電圧を V に変更して直流信号
H
DCを出力する。このような操作が n (nは自然数）周期目までの位相差 θ (nは自然 数）についても順次実施されて、 n周期目の時刻 t3で位相が一致する（図 4は n= lの 場合)。
[0050] 位相比較器 2は、位相が合っている場合、電圧 Vcc/2の信号を出力する。レベル シフタ 3は、電圧 Vcc/2の信号を入力して、 SW1と SW2を OFFにして、電圧を Vに 変更して直流信号 DCを出力する。或いは、 SW1と SW2の OFFを維持して、電圧を Vに維持した直流信号 DCを信号を出力する。
[0051] 位相比較器 2は、位相の進みがある場合、位相を遅らせるため（SW2を ONにする ため）、時刻 t4から t5まで電圧 O (GND)の矩形波信号を出力する。レベルシフタ 3は 、電圧 0の矩形波信号を入力して、 SW2を〇Nにして、電圧を Vに変更して直流信
L
号 DCを出力する。このような操作力 ¾ (ηは自然数)周期目までの位相差 θ (ηは自 然数）についても順次実施されて、 η周期目の時刻 t6で位相が一致する（図 4は n = 1の場合)。
[0052] 図 5は、位相比較器 2で比較クロック信号 FPが基準クロック信号 FRより Θだけ位相 がずれているのを検出した場合の検出信号波形を示す図である。
[0053] 図 5において、横軸は、時間を示す。縦方向は、直流信号 DCの電圧、即ち、 VCO
4への入力電圧 Vの電圧レベルを示す。
[0054] Tは、基準クロック信号 FRの 1周期の時間である（T= 1/fr)。
[0055] Vは、基準となる基準電圧である。 Vは、図 3と図 4の Vと同じものである。
[0056] Vは、 Lレベル部分となる低電圧である。 Vは、図 3と図 4の Vであり、 Vは位相を
L L L L
遅らせる信号である。
[0057] V は、 Hレベル部分となる高電圧である。 V は、図 3と図 4の Vであり、 V は位相
H H H H
を進める信号である。
[0058] V は凸形、 Vは凹形の矩形波信号を形成している。
H L
[0059] 図 5において、 V は、 1周期の中央（半周期目、即ち、
H TZ2)から立ち上がり（Θ Ζ
2 π )Τの期間だけ高電圧となって、その後、基準電圧に戻っている。
[0060] Vは、 1周期の中央(丁/2)から（6 /2；1 )丁の期間だけ前から低電圧となって、そ
L
の後、 1周期の中央 (Τ/2)で基準電圧に戻っている。
[0061] 図 4では、 V と Vは、位相のずれた場所と同じ場所に出力されている力 図 5のよう
H L
に、位相比較器 2が Τ/2を中心にして位相差検出信号 PDを出力することにより、 Τ /2を中心にして V と Vが出力され、 1周期 Τの中で確実に位相の調整をすることが
H L
できる。
[0062] V と Vとの時間幅は、（ Θ /2 π )Τの期間である。即ち、 V と Vとの時間幅は、位
H L H L
相差 Θに比例している。このため、（ Θ /2 π )Τの期間だけ発振クロック信号 CLの周 波数 f + Δ ί、又は、 f 一 A fの周波数になり、その結果、発振クロック信号 CLの位相
0 0
は、 Θに比例した量だけ進まされ、又は、 Θに比例した量だけ遅らされることになる。
[0063] 次に、 PLL回路 100の位相同期方法について、図 6の動作フローチャートを用いて 説明する。
[0064] 入力工程 S1
まず、基準クロック信号の入力端子 1より入力された基準クロック信号 FRは、位相比 較器 2に入力される。また、 VC04からの発振クロック信号 CLは分周器 5で 1ZNに 分周され、それを比較クロック信号 FPとして、位相比較器 2に入力する。 [0065] 位相比較工程 S2
次に、位相比較器 2では、入力された基準クロック信号 FRと比較クロック信号 FPの 位相比較を実行する。位相比較器 2は、位相差に合わせて、 Hレベル矩形波信号の 時間幅、または、 Lレベル矩形波信号の時間幅が、位相差に比例した矩形波を位相 差検出信号 PDとして出力する。
[0066] 位相比較器 2は、比較クロック信号 FPの位相の遅れを検出した場合、位相を進ま せるため SW1を〇Nにする電圧 Vccボルトの Hレベル矩形波信号を出力する。 Hレ ベル矩形波信号の時間幅は、位相差に比例している。その時間幅は、 （ Θ /2 π )T の期間である。
[0067] 位相比較器 2は、位相が合っている場合、電圧 Vcc/2の信号を出力する。
[0068] 位相比較器 2は、比較クロック信号 FPの位相の進みを検出した場合、位相を遅ら せるため SW2を〇Nにする電圧 0ボルト（GND)の Lレベル矩形波信号を出力する。 Lレベル矩形波信号の時間幅は、位相差に比例している。その時間幅は、（ θ /2 π )Τの期間である。
[0069] ここで、位相比較器 2の出力を次のように仮定する。
[0070] Ηレベルは、ほぼ電源電圧 Vccに等しぐ Vcc/2より十分に高い電位であるとし、 Lレべノレは、ほぼ接地電位 GND = 0ボルトに等しぐ Vcc/2より十分に低い電位で ある。
[0071] また、標準レベルは、ほぼ Vcc/2に等しぐ Vccより十分低くて、 GNDより十分高 い電位である。
[0072] これらの設定は、 Rl, R2, R3, R4の値を選択することによって可能である（例えば
、 Rl, R4<R2, R3)。
[0073] レベルシフト工程 S3
この位相比較器 2から出力されるの位相差検出信号 PDは、レベルシフタ 3の入力と なる。
[0074] ここで、レベルシフタ 3を例えば図 2のように構成し、図 2の SW1はほぼ Vcc電位入 力で作動して R2を短絡する力 それ以外の電位入力では作動しないものとし、また、 図 2の SW2はほぼ GND電位入力で作動して R3を短絡する力 それ以外の電位入 力では作動しなレ、ものとする。
[0075] レベルシフタ 3では、その位相差検出信号 PDのオーバシュートやアンダシュートを 削り、 Hレベルを、
V =Vcc X ( (R3 + R4) / (R1 +R3 + R4) )
H
に変換し、 Lレベルを、
V =R4/ (R1 +R2 + R4)
L
に変換し、さらに、基準レベルを、
V = (R3 +R4) / (Rl +R2 + R3 + R4)
に変換して、 VC04への周波数制御電圧として VC〇4に入力する。
[0076] 発振工程 S4
VC〇4は、 Hレベル矩形波信号の時間幅を 1周期の間に削減すべき位相量に変 換して、発振をする。また、 Lレベル矩形波信号の時間幅を 1周期の間に付加すべき 位相量に変換して、発振をする。
[0077] 即ち、 VC04に入力される周波数制御電圧の 1周期 Tの中には、この 1周期の間に 付力 或いは、削減すべき位相量が、 Hレベル矩形波信号の時間幅、または、 Lレべ ル矩形波信号の時間幅として含まれていることになる。 VC04が、この時間幅を読取 り、その時間幅に従って位相調整した発振クロック信号 CLを発振する。
[0078] 前述の動作は図 4に示され、比較クロック信号 FPが基準クロック信号 FRより位相が 遅れている場合は、レベルシフタ 3からは、その位相差に比例した時間幅で V が出
H
力され、比較クロック信号 FPが基準クロック信号 FRより位相が進んでいる場合には、 レベルシフタ 3からは、その位相差に比例した時間幅で Vが出力される。また、 V及
L H
び Vが出力されていない時は、レベルシフタ 3出力は Vに保持される。
L n
[0079] なお、比較クロック信号 FPと基準クロック信号 FRとの間に位相差がない場合、即ち
、位相同期確立した場合も、出力は Vとなる。
[0080] 出力工程 S 5
VC〇4から出力される発振クロック信号 CLは、 1つは PLL回路からの出力として出 力端子 7から外部に出力される。もう一方は、分岐して分周器 5に入力される。
[0081] 分周工程 S6 発振クロック信号 CLは、分周器 5で N分周され比較クロック信号 FPとして、再び位 相比較器 2にフィードバックされる。
[0082] この実施の形態に係る PLL回路は、位相同期確立後、位相比較器 2の出力は定常 な基準レベル電圧 Vcc/2となり、これを受けたレベルシフタの出力も定常な VC04 の基準レベル Vになるので、 VC〇4からの出力周波数、即ち、 PLL回路の出力周波 数は変動の少ないクロック出力となることが予測できる。
[0083] この実施の形態では、 PLLとしての動作を伝達関数で記述するのではなぐ基準ク ロック信号 FRの 1周期分の位相調整量の数列として扱う。例えば、位相比較器 2で比 較クロック信号 FPが基準クロック信号 FRより Θだけ位相が遅れている、或いは、進ん でいることを検出した場合、その検出信号波形は図 5となる。
[0084] ここで、 Vの位置を基準線として、この波形の Hレベル部分と Lレベル部分を見た 時、図 3の VC04の特性から、図 5に示す様に Hレベル部分は位相を進める要素、 L レベル部分は位相を遅らせる要素となる。
[0085] 即ち、基準クロック信号 FRに対して比較クロック信号 FPの Θの位相遅れを検出し た場合、図 5に示す位相進み要素によって、基準クロック信号 FRと比較クロック信号 FPの位相差 Θに比例した量だけ比較クロック信号 FPの位相を進ませる事ができる。 また、基準クロック信号 FRに対して比較クロック信号 FPの Θの位相進みを検出した 場合、図 5に示す位相遅れ要素によって、基準クロック信号 FRと比較クロック信号 FP の位相差 Θに比例した量だけ比較クロック信号 FPの位相を遅らせることができる。
[0086] 以上のように、この実施の形態に係る PLL回路は、位相比較を実行した出力信号 力 Hレベル矩形波信号と、 Lレベル矩形波信号と、基準レベルの 3値出力を持ち、 検出した位相差に応じた時間幅で Hレベル信号又は Lレベル信号を出力し、位相差 なしの場合は標準レベル電圧を出力する位相比較器 2を装備したものである。
[0087] また、この実施の形態に係る PLL回路は、位相比較器 2からの出力信号波形が矩 形を保持するように働くレベルシフタ 3を装備したものである。
[0088] また、上記レベルシフタ 3は、 Hレベル出力 V に対応する VC04の出力周波数（f 十厶 と基準電圧 のクロック周波数（f )との差（A f)と、上記レベルシフタ 3の Lレ ベル出力 Vに対応する VC〇4の出力周波数 (f _ A f)と基準電圧 Vのクロック周波 数 (f )との差（Af)とが、絶対値は等しくて符号が異なる（ | | = | -Δί | )よう
0
出力電圧 (V , V , V )をレベル設定するものである。
n H L
[0089] また、この実施の形態に係る PLL回路は、基準クロック信号の 1周期分の位相差を 1つの計量単位とした数列として動作解析及び設計を行うものである。この点につい ては、以下に説明する。
[0090] これらの回路動作を定量的に記述する数式モデルを説明する。
[0091] 時亥 ljt = 0における基準クロック信号 FRと比較クロック信号 FPとの位相差を Θとする と、時亥 >0における位相差 φ (t)は次式で与えられる。
[0092] [数 1]
Figure imgf000014_0001
[0093] ところで、時刻 t= (n-l)T(n=l, 2, 3, · · ·)における基準クロック信号 FRと比較 クロック信号 FPとの位相差 (基準クロック信号 FRの位相から比較クロック信号 FPの位 相を引いたもの）を Θ として、（n— l)T<t<nTの間に、 VC〇4に入力される電圧 V n-l
(t)は、ステップ関数 u(t)
[0094] [数 2]
1、 t > 0
0、 t<0
[0095] を用いて、
[0096] [数 3]
Figure imgf000014_0002
[0097] とすると、比較クロック信号 FPが基準クロック信号 FRより位相が遅れている（θ >0
n-l
)場合、次式となる。
[0098] [数 4] v(t) = VH · U[t - (n - l)T]- Vh · U(t - τη νη·υ(ί-τη)-νη·υ(ί-ηΤ)
[0099] これは、
[0100] [数 5]
VH、 (n-l)T< t≤Tn
Vn、 xn<t≤nT
[0101] と同値である。
[0102] g (v)に上記 v(t)を代入して、 gを時間 tの関数に変換すると、
[0103] [数 6]
Figure imgf000015_0001
[0104] 同様にして、比較クロック信号 FPが基準クロック信号 FRより位相が進んでいる（ θ ェくの)場合、
[0105] [数 7] v(t) = VL · U[t - (n - l)T]- VL - U(t - τη + Vn-U(t-Tn)-Vn-u(t-nT)
[0106] これは、
[0107] [数 8]
VL、 （n - l)T<t≤て n
v( = Vn、 τη < t≤ nT
[0108] 同値である。
[0109] g(v)に上記 v(t)を代入して、 gを時間 tの関数に変換すると、 [0110] [数 9] g(VL) = - Δί = - G、 (n-l)T<t≤xn
g(t) =
g(Vn) = 0、 xn<t≤nT
[0111] 従って、（n— l)T<t≤nTにおける周波数変化量 g(t)は、 （Θ >0)と（Θ <0)
1 1 との両方の場合を纏めて表現すると、次式となる。
[0112] [数 10]
Figure imgf000016_0001
[0113] これを用いて、 t = nTの時の位相差 Θ が計算できて
[0114] [数 11] θη=· (ηΤ)
Figure imgf000016_0002
jn'T [U (t - (η )'Τ )- U (t Tn )]dt
J(n -1)·Τ L 、
= θ θ η -1 G
η - 1
θ η -1 Ν
Γ η Τ
- [U (t - (η - )·Τ )- U (t— xn )]dt
J(n -1)·Τ 、 、
[0115] この式の定積分を計算すると、
[0116] [数 12]
Figure imgf000017_0001
[0117] とレ、う等比数歹 ijを表す漸化式になる。
[0118] 従って、次式が、周期 T毎の位相差変化を表す数式モデルとなる。
[0119] [数 13]
Figure imgf000017_0002
[0120] ところで、この数列の収束条件が、本実施の形態の PLL回路のロックアップ条件で もあり、
[0121] [数 14]
G T
π·Ν
[0122] でなければならない。
[0123] 逆に、上記条件を満足すれば、初期（時亥 =0)位相差 Θが如何なる値であろうと も必ずロックアップすることを意味してレ、る。
[0124] また、これにより GT/N π = 2の場合は、 1周期で位相差 0となることが解る。
[0125] つまり、この実施の形態の数式モデルを用いれば、 PLL回路の動作を解析する方 法を提供することができるとともに、本実施の形態の PLL回路のステップ位相入力に 対する応答動作が把握でき、さらに、ロックアップ時間の設計も可能となる。
[0126] 以上のように、この実施の形態の PLL回路は、基準クロック信号と比較クロック信号 との位相比較を、その基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レ ベルと基準レベルの 3値を持つ矩形波信号で、高電圧レベルの矩形波信号の時間 幅と低電圧レベルの矩形波信号の時間幅とが位相差に比例しており、位相差なしの 場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず 基準レベルを出力する位相比較器を備えていることを特徴とする。 [0127] また、 PLL回路は、入力される電圧値に応じた周波数のクロック信号を出力する V CO (電圧制御発振器、以下 VCO)とを備え、上記 VCOから出力されるクロック信号 を N分周（Nは自然数)した信号を比較クロック信号として上記位相比較器に帰還す ることを特徴とする。
[0128] さらに、 PLL回路は、位相比較器から出力される高電圧レベル矩形波信号の電圧 値と低電圧レベル矩形波信号の電圧値と基準レベルの電圧値に対して、 VC〇への 入力として適当な制御電圧値にレベル変換を施すレベルシフタを備えたことを特徴と する。
[0129] こうして、 PLL回路は、任意の電圧対周波数特性を持つ VC〇を備えることができる
[0130] また、 PLL回路は、 PLL回路の応答が数列によって表現された数式モデルを動作 原理としている。
産業上の利用可能性
[0131] 以上のように、この実施の形態に係る PLL回路によれば、上述の 3値出力する位相 比較器は、「位相周波数比較器」と称されるタイプのもので、広く集積回路 (IC)化さ れたものになっており、この様な汎用の位相比較器を使用すれば、専用の位相比較 器を設計する必要がないので、その分、設計コストを低減した PLL回路を得ることが できる。
[0132] しかも、位相同期確立後は、 VC〇入力としては定常な基準レベル電圧のみなので
、 PLL回路としての出力周波数は変動の少ない状態となる。
[0133] また、位相収束条件
[0134] [数 15]
|θ η I < ε
(εは位相同期確率後の許容位相差の最大値）
[0135] が決まれば、これを満たす ηから収束速度も直ちに算出可能で、 n X Tである、という 従来の PLL回路の長所は踏襲されてレ、る。
[0136] さらに、数列の収束条件式においては、従来の PLL回路の 2倍の収束範囲になつ ているので、回路設計自由度が広がった PLL回路を得ることができる。
図面の簡単な説明
[図 1]この発明の実施の形態 1を説明するための PLL回路を示すブロック図である。
[図 2]この発明の実施の形態 1に用いられるレベルシフタの実現例を示すブロック図 である。
[図 3]この発明の実施の形態 1の PLL回路に用いられる VC〇の電圧一周波数特性を 示す図である。
[図 4]この発明の実施の形態 1に用いられる位相比較器とレベルシフタの基本動作概 念を示す図である。
[図 5]この発明の実施の形態 1の PLL回路の数式モデルを説明する図である。
[図 6]この発明の実施の形態 1の PLL回路の位相制御方法を示す図である。

Claims

請求の範囲
[1] 基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信 号との位相を比較し、位相差に応じて 3つの電圧レベルを持つ矩形波信号を生成し て出力する位相比較器と、
位相比較器力 出力される矩形波信号を入力して、矩形波信号の電圧レベルをシ フトして、この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと、 レベルシフタから出力される矩形波信号を入力し、その矩形波信号の電圧レベル に応じた周波数のクロック信号を出力する電圧制御発振器 (VCO)と、
VCOから出力されるクロック信号を N分周（Nは自然数）した信号を比較クロック信 号として上記位相比較器に帰還する分周器とを備えたことを特徴とするフェイズ'ロッ クド'ループ（PLL)回路。
[2] 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準ク ロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持 つ矩形波信号を生成することを特徴とする請求項 1記載の PLL回路。
[3] 上記位相比較器は、比較クロック信号に位相遅れの位相差がある場合、高電圧レ ベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生 成し、比較クロック信号に位相進みの位相差がある場合、低電圧レベルの矩形波信 号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し、位相差な しの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力 せず基準レベルの信号を出力することを特徴とする請求項 2記載の PLL回路。
[4] 上記レベルシフタは、位相比較器から出力される高電圧レベルの矩形波信号の電 圧値と低電圧レベルの矩形波信号の電圧値と基準レベルの電圧値との 3つの電圧 値を、 VC〇を制御する電圧値に変換することを特徴とする請求項 1記載の PLL回路
[5] 上記レベルシフタは、直列に接続された複数の抵抗器と、上記 3つの電圧値に基 づいて上記複数の抵抗器の接続を変更して VCOを制御する電圧値を生成するスィ ツチとを備えたことを特徴とする請求項 4記載の PLL回路。
[6] 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準ク ロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持 つ矩形波信号を生成することを特徴とする請求項 1記載の PLL回路。
[7] 上記 VCOは、任意の電圧対周波数特性を持つことを特徴とする請求項 1記載の P LL回路。
[8] 上記 PLL回路は、 PLL回路の応答が数列によって表現された数式モデルを動作 原理とすることを特徴とする請求項 1記載の PLL回路。
[9] 基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信 号との位相を比較し、位相差に応じて 3つの電圧レベルを持つ矩形波信号を生成し て出力し、
上記矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レべ ルをシフトさせた矩形波信号を出力し、
上記電圧レベルをシフトさせた矩形波信号を入力し、その矩形波信号の電圧レべ ルに応じた周波数のクロック信号を出力し、
上記クロック信号を N分周（Nは自然数）した信号を上記比較クロック信号として帰 還することを特徴とするフェイズ 'ロックド 'ループ（PLL)回路の位相同期方法。
[10] 基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎 に実行し、高電圧レベルと低電圧レベルと基準レベルの 3値を持つ矩形波信号を生 成することを特徴とする請求項 9記載の PLL回路の位相同期方法。
[11] 基準クロック信号と比較クロック信号とを入力して基準クロック信号の位相と比較クロ ック信号の位相とを比較し、位相差に応じた時間幅を持つ所定電圧レベルの矩形波 信号を生成して出力する位相比較器と、
位相比較器から出力される信号を入力し、その信号の電圧レベルに応じた周波数 のクロック信号を出力する電圧制御発振器 (VC〇）と、
VC〇から出力されるクロック信号を N分周（Nは自然数）した信号を比較クロック信 号として上記位相比較器に帰還する分周器と
を備えたフェイズ 'ロックド 'ループ（PLL)回路の動作解析方法であって、
上記基準クロック信号と比較クロック信号との位相差を下記数式モデルを用いて動 作解析を行うことを特徴とする PLL回路の動作解析方法。 θη=(1_((ΰ·Τ)/(2π·Ν)))η· θ η:自然数
π：円周率
G:VC〇の電圧対周波数特性に応じた定数 T:基準クロック信号の発振周期
N:分周器の分周数（自然数）
Θ：時亥 1J0における位相差
Θ ：時刻 nTにおける位相差
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