JPWO2005112265A1 - フェイズ・ロックド・ループ（ｐｌｌ）回路及びその位相同期方法及びその動作解析方法 - Google Patents

Abstract

フェイズ・ロックド・ループ（ＰＬＬ）回路において、基準クロック信号と比較クロック信号との位相比較を実行した位相比較信号が、高電圧（以下、Ｈ）レベルと、低電圧（以下、Ｌ）レベルと、基準レベルの３値出力を持ち、検出した位相差に応じた時間幅でＨ又はＬレベル信号を出力し、位相差なしの場合は基準レベル信号を出力する位相比較器２と、位相比較器２からの位相比較信号波形が矩形を保持するように働くレベルシフタ３と、Ｈレベル信号を入力して位相を進ませ、Ｌレベル信号を入力して位相を遅らせる電圧制御発振器（ＶＣＯ）４と、ＶＣＯ４から出力される発振クロックを分周して比較クロック信号とする分周器５とを備えた。

Description

この発明は、基準クロック信号と比較クロック信号との位相差に応じたクロック信号を発生するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びその位相同期方法に関するものである。

例えば、特許文献１（特開２００４−４０２２７号公報）には、従来のＰＬＬ回路が開示されている。

従来のＰＬＬ回路においては、位相比較を実行した出力信号が、高電圧レベルの矩形波信号の時間幅と、低電圧レベルの矩形波信号の時間幅との時間差が、位相差に比例しており、位相差なしの場合、高電圧レベルと低電圧レベルの矩形波信号時間幅が等しくなる位相比較器を装備し、必要とされてきたループフィルタを省略し、ＰＬＬ回路でループフィルタが搭載されていた部分に位相比較回路からの出力信号波形が矩形を保持するように働く波形整形回路を装備している。

また、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）は、その電圧−周波数変動特性が、周波数変動を電圧の関数とした場合に奇関数となる事を前提にして設計されている。
特開２００４−４０２２７号公報

従来のＰＬＬ回路は、以上のように構成されているので、周波数変動を電圧の関数とした場合に奇関数となる電圧−周波数特性を持つＶＣＯが必要となる。実際のＶＣＯで、そのような特性は部分的な範囲にしかなく、その範囲で使用するしかない。

また、上記特性範囲の広いＶＣＯは高価であり、回路のコスト増大になる、という課題がある。

また、上記特許文献１記載の位相比較器は、汎用部品ではなく別途設計する必要があるので、その分、設計コストが増大する、という課題がある。

さらに、従来のＰＬＬ回路では、上記位相比較器を用いるため、位相同期完了後の定常状態にあっても、ＶＣＯからの出力は周波数が変動している、という課題があった。

この発明は、低コストで、しかも、出力するクロック信号の周波数変動が小さいＰＬＬ回路を得ることを目的とする。

この発明に係るフェイズ・ロックド・ループ（ＰＬＬ）回路は、基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相差に応じて３つの電圧レベルを持つ矩形波信号を生成して出力する位相比較器と、
位相比較器から出力される矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと、
レベルシフタから出力される矩形波信号を入力し、その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器（ＶＣＯ）と、
ＶＣＯから出力されるクロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還する分周器とを備えたことを特徴とする。

上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする。

上記位相比較器は、比較クロック信号に位相遅れの位相差がある場合、高電圧レベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生成し、比較クロック信号に位相進みの位相差がある場合、低電圧レベルの矩形波信号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し、位相差なしの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルの信号を出力することを特徴とする。

上記レベルシフタは、位相比較器から出力される高電圧レベルの矩形波信号の電圧値と低電圧レベルの矩形波信号の電圧値と基準レベルの電圧値との３つの電圧値を、ＶＣＯを制御する電圧値に変換することを特徴とする。

上記レベルシフタは、直列に接続された複数の抵抗器と、上記３つの電圧値に基づいて上記複数の抵抗器の接続を変更してＶＣＯを制御する電圧値を生成するスイッチとを備えたことを特徴とする。

上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする。

上記ＶＣＯは、任意の電圧対周波数特性を持つことを特徴とする。

上記ＰＬＬ回路は、ＰＬＬ回路の応答が数列によって表現された数式モデルを動作原理とすることを特徴とする。

この発明に係るフェイズ・ロックド・ループ（ＰＬＬ）回路の位相同期方法は、基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相差に応じて３つの電圧レベルを持つ矩形波信号を生成して出力し、
上記矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レベルをシフトさせた矩形波信号を出力し、
上記電圧レベルをシフトさせた矩形波信号を入力し、その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力し、
上記クロック信号をＮ分周（Ｎは自然数）した信号を上記比較クロック信号として帰還することを特徴とする。

また、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする。

この発明に係るフェイズ・ロックド・ループ（ＰＬＬ）回路の動作解析方法は、基準クロック信号と比較クロック信号とを入力して基準クロック信号の位相と比較クロック信号の位相とを比較し、位相差に応じた時間幅を持つ所定電圧レベルの矩形波信号を生成して出力する位相比較器と、
位相比較器から出力される信号を入力し、その信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器（ＶＣＯ）と、
ＶＣＯから出力されるクロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還する分周器と
を備えたフェイズ・ロックド・ループ（ＰＬＬ）回路の動作解析方法であって、
上記基準クロック信号と比較クロック信号との位相差を下記数式モデルを用いて動作解析を行うことを特徴とする。
θ_ｎ＝（１−（（Ｇ・Ｔ）／（２π・Ｎ）））^ｎ・θ
ｎ：自然数
π：円周率
Ｇ：ＶＣＯの電圧対周波数特性に応じた定数
Ｔ：基準クロック信号の発振周期
Ｎ：分周器の分周数（自然数）
θ：時刻０における位相差
θ_ｎ：時刻ｎＴにおける位相差

実施の形態１．
以下、この発明の実施の形態１のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１００を図に基づいて説明する。ＰＬＬ回路とは、位相同期ループなどとも呼ばれ、入力信号と位相のズレのない出力信号を生成する回路のことである。

図１において、入力端子１は、基準クロック信号ＦＲを入力する端子である。

位相比較器２は、入力された２つの信号の位相比較を実行し、その位相差に合わせて、位相差検出信号ＰＤを出力する。位相比較器２は、高電圧（以下、Ｈ）レベル矩形波信号と低電圧（以下、Ｌ）レベル矩形波信号とを出力する。位相比較器２は、位相差に合わせて、Ｈレベル矩形波信号の時間幅、または、Ｌレベル矩形波信号の時間幅が、位相差に比例した矩形波を位相差検出信号ＰＤとして出力する。位相比較器２は、位相差なしの場合、基準レベル電圧を出力する。

レベルシフタ３は、位相比較器２からの位相差検出信号ＰＤの信号波形が矩形を保持するように働く波形整形器である。

電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）４は、制御端子を有し、制御端子に加える直流信号ＤＣの直流電圧によって発振周波数を変化させることができる発振器である。ここで、ＶＣＯ４は、基準クロック信号のＮ倍（Ｎは自然数）の周波数の発振クロック信号ＣＬを発生させる発振器である。

分周器５は、発振クロック信号ＣＬを１／Ｎに分周して比較クロック信号ＦＰを位相比較器２へ出力するクロック分周器である。

出力端子６は、発振クロック信号ＣＬを出力する端子である。

図２は、レベルシフタ３の実現例を示す図である。

図２において、ＳＷ１とＳＷ２は、位相比較器２からの矩形波信号の出力レベルによって信号接点を開閉するアナログスイッチである。ＳＷ１は、位相差検出信号ＰＤがＨレベル矩形波信号のときのみＯＮになるスイッチである。ＳＷ２は、位相差検出信号ＰＤがＬレベル矩形波信号のときのみＯＮになるスイッチである。これら以外の時は、ＳＷ１とＳＷ２は、ＯＦＦである。ＳＷ１とＳＷ２とが両方ＯＮになることはない。

Ｒ１，Ｒ２，Ｒ３，Ｒ４は、ＶＣＯ４に入力する直流信号ＤＣの電圧レベルを設定する抵抗器（或いは、その抵抗値）である。Ｒ１，Ｒ２，Ｒ３，Ｒ４は、直列に接続されて電圧Ｖｃｃが印加されている。

ＳＷ１とＳＷ２とは、位相比較器２からの矩形波信号の出力レベルによって以下の開閉状態を形成する。その場合のＶＣＯ４に入力する直流信号ＤＣの電圧レベルは、以下のようになる。

ＳＷ１がＯＮでＳＷ２がＯＦＦの場合、Ｒ２がバイパスされるので、
電圧レベル＝Ｖｃｃ×（（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ３＋Ｒ４））
となり、電圧レベルは高電圧となる。以下、この高電圧信号（或いは、その電圧値）をＶ_Ｈで表す。

ＳＷ１がＯＦＦでＳＷ２がＯＮの場合、Ｒ３がバイパスされるので、
電圧レベル＝Ｖｃｃ×（（Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ４））
となり、電圧レベルは低電圧となる。以下、この低電圧信号（或いは、その電圧値）をＶ_Ｌで表す。

ＳＷ１がＯＦＦでＳＷ２がＯＦＦの場合、Ｒ１〜Ｒ４が全て連結されるので、
電圧レベル＝Ｖｃｃ×（（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））
となり、電圧レベルはＶ_ＨとＶ_Ｌの間の基準電圧となる。以下、この基準電圧信号（或いは、その電圧値）をＶ_ｎで表す（Ｖ_Ｈ＞Ｖ_ｎ＞Ｖ_Ｌ）。

図３は、ＶＣＯ４の電圧−周波数特性を示す図である。

図３において、横軸はＶＣＯ４への直流信号ＤＣの入力電圧ｖである。入力電圧ｖは、０ボルトからＶｃｃボルトまでの値をとる。

縦軸は、ＶＣＯ４からの発振クロック信号ＣＬの出力周波数ｆである。ここで、周波数ｆ_０を基準クロック信号ＦＲの周波数ｆｒの１／Ｎの周波数とする。入力電圧ｖが０ボルトのとき出力周波数ｆは周波数ｆ_０−ｄｆとなる。しかし、入力電圧ｖがＶｃｃボルトのとき出力周波数ｆは周波数ｆ_０＋ｄｆとはならない。しかし、前述したＶ_Ｈ，Ｖ_Ｌを適切に選択すると、以下のようになる。

Ｖ_ｎは、出力周波数ｆが周波数ｆ_０となる基準電圧である。

Ｖ_Ｌは、出力周波数ｆが周波数ｆ_０−Δｆとなる低電圧である。

Ｖ_Ｈは、出力周波数ｆが周波数ｆ_０＋Δｆとなる高電圧である。

ここで、３つの電圧レベルの関係は、Ｖ_Ｈ＞Ｖ_ｎ＞Ｖ_Ｌである。但し、Ｖ_Ｈ−Ｖ_ｎ＝Ｖ_ｎ−Ｖ_Ｌとは限らない。

図３において、出力周波数ｆが周波数ｆ_０からの周波数変化分は、入力電圧ｖの関数ｇ（ｖ）となるとすると、図３の特性グラフより、
ｇ（Ｖ_Ｈ）＝−ｇ（Ｖ_Ｌ）＝Δｆ、ｇ（Ｖ_ｎ）＝０
となることが明らかである。

即ち、
Δｆ＝Ｇ（Ｇは定数）
である。

レベルシフタ３は、以上のようなＶ_Ｈ，Ｖ_ｎ，Ｖ_Ｌを発生させるように予めレベル設定されている。即ち、レベルシフタ３は、そのＨレベル出力に対応するＶＣＯの出力周波数と基準電圧のクロック周波数との差（Δｆ）と、Ｌレベル出力に対応するＶＣＯの出力周波数と基準電圧のクロック周波数との差（−Δｆ）とが、絶対値は等しくて符号が異なるようにレベル設定されている。

なお、定常状態での発振クロック信号ＣＬの周波数の関係は、
発振クロック信号ＣＬの周波数をｆ_０、基準クロック信号ＦＲの周波数をｆｒ、比較クロック信号ＦＰの周波数をｆｐとすると、
ｆ_０＝Ｎ×ｆｒ，ｆｒ＝ｆｐ
である。

図４は、位相比較器２、及び、レベルシフタ３の基本動作概念を示す図である。

横軸は、時間を示す。縦方向は、基準クロック信号ＦＲの信号波形と、比較クロック信号ＦＰの信号波形と、位相比較器２からの位相差検出信号ＰＤの出力波形と、レベルシフタ３からの直流信号ＤＣの電圧、即ち、ＶＣＯ４への入力電圧ｖを示す。

図４では、比較クロック信号ＦＰと基準クロック信号ＦＲとがθだけ位相がずれている場合を示している。位相比較器２ではこの位相差θを検出する。−θは、比較クロック信号ＦＰの位相の遅れを示す。＋θは、比較クロック信号ＦＰの位相の進みを示す。

位相比較器２は、位相の遅れがある場合、位相を進ませるため（ＳＷ１をＯＮにするため）、時刻ｔ１からｔ２まで電圧Ｖｃｃの矩形波信号を出力する。レベルシフタ３は、電圧Ｖｃｃの矩形波信号を入力して、ＳＷ１をＯＮにして、電圧をＶ_Ｈに変更して直流信号ＤＣを出力する。このような操作がｎ（ｎは自然数）周期目までの位相差θ_ｎ（ｎは自然数）についても順次実施されて、ｎ周期目の時刻ｔ３で位相が一致する（図４はｎ＝１の場合）。

位相比較器２は、位相が合っている場合、電圧Ｖｃｃ／２の信号を出力する。レベルシフタ３は、電圧Ｖｃｃ／２の信号を入力して、ＳＷ１とＳＷ２をＯＦＦにして、電圧をＶ_ｎに変更して直流信号ＤＣを出力する。或いは、ＳＷ１とＳＷ２のＯＦＦを維持して、電圧をＶ_ｎに維持した直流信号ＤＣを信号を出力する。

位相比較器２は、位相の進みがある場合、位相を遅らせるため（ＳＷ２をＯＮにするため）、時刻ｔ４からｔ５まで電圧０（ＧＮＤ）の矩形波信号を出力する。レベルシフタ３は、電圧０の矩形波信号を入力して、ＳＷ２をＯＮにして、電圧をＶ_Ｌに変更して直流信号ＤＣを出力する。このような操作がｎ（ｎは自然数）周期目までの位相差θ_ｎ（ｎは自然数）についても順次実施されて、ｎ周期目の時刻ｔ６で位相が一致する（図４はｎ＝１の場合）。

図５は、位相比較器２で比較クロック信号ＦＰが基準クロック信号ＦＲよりθだけ位相がずれているのを検出した場合の検出信号波形を示す図である。

図５において、横軸は、時間を示す。縦方向は、直流信号ＤＣの電圧、即ち、ＶＣＯ４への入力電圧ｖの電圧レベルを示す。

Ｔは、基準クロック信号ＦＲの１周期の時間である（Ｔ＝１／ｆｒ）。

Ｖ_ｎは、基準となる基準電圧である。Ｖ_ｎは、図３と図４のＶ_ｎと同じものである。

Ｖ_Ｌは、Ｌレベル部分となる低電圧である。Ｖ_Ｌは、図３と図４のＶ_Ｌであり、Ｖ_Ｌは位相を遅らせる信号である。

Ｖ_Ｈは、Ｈレベル部分となる高電圧である。Ｖ_Ｈは、図３と図４のＶ_Ｈであり、Ｖ_Ｈは位相を進める信号である。

Ｖ_Ｈは凸形、Ｖ_Ｌは凹形の矩形波信号を形成している。

図５において、Ｖ_Ｈは、１周期の中央（半周期目、即ち、Ｔ／２）から立ち上がり（θ／２π）Ｔの期間だけ高電圧となって、その後、基準電圧に戻っている。

Ｖ_Ｌは、１周期の中央（Ｔ／２）から（θ／２π）Ｔの期間だけ前から低電圧となって、その後、１周期の中央（Ｔ／２）で基準電圧に戻っている。

図４では、Ｖ_ＨとＶ_Ｌは、位相のずれた場所と同じ場所に出力されているが、図５のように、位相比較器２がＴ／２を中心にして位相差検出信号ＰＤを出力することにより、Ｔ／２を中心にしてＶ_ＨとＶ_Ｌが出力され、１周期Ｔの中で確実に位相の調整をすることができる。

Ｖ_ＨとＶ_Ｌとの時間幅は、（θ／２π）Ｔの期間である。即ち、Ｖ_ＨとＶ_Ｌとの時間幅は、位相差θに比例している。このため、（θ／２π）Ｔの期間だけ発振クロック信号ＣＬの周波数ｆ_０＋Δｆ、又は、ｆ_０−Δｆの周波数になり、その結果、発振クロック信号ＣＬの位相は、θに比例した量だけ進まされ、又は、θに比例した量だけ遅らされることになる。

次に、ＰＬＬ回路１００の位相同期方法について、図６の動作フローチャートを用いて説明する。

入力工程Ｓ１
まず、基準クロック信号の入力端子１より入力された基準クロック信号ＦＲは、位相比較器２に入力される。また、ＶＣＯ４からの発振クロック信号ＣＬは分周器５で１／Ｎに分周され、それを比較クロック信号ＦＰとして、位相比較器２に入力する。

位相比較工程Ｓ２
次に、位相比較器２では、入力された基準クロック信号ＦＲと比較クロック信号ＦＰの位相比較を実行する。位相比較器２は、位相差に合わせて、Ｈレベル矩形波信号の時間幅、または、Ｌレベル矩形波信号の時間幅が、位相差に比例した矩形波を位相差検出信号ＰＤとして出力する。

位相比較器２は、比較クロック信号ＦＰの位相の遅れを検出した場合、位相を進ませるためＳＷ１をＯＮにする電圧ＶｃｃボルトのＨレベル矩形波信号を出力する。Ｈレベル矩形波信号の時間幅は、位相差に比例している。その時間幅は、（θ／２π）Ｔの期間である。

位相比較器２は、位相が合っている場合、電圧Ｖｃｃ／２の信号を出力する。

位相比較器２は、比較クロック信号ＦＰの位相の進みを検出した場合、位相を遅らせるためＳＷ２をＯＮにする電圧０ボルト（ＧＮＤ）のＬレベル矩形波信号を出力する。Ｌレベル矩形波信号の時間幅は、位相差に比例している。その時間幅は、（θ／２π）Ｔの期間である。

ここで、位相比較器２の出力を次のように仮定する。

Ｈレベルは、ほぼ電源電圧Ｖｃｃに等しく、Ｖｃｃ／２より十分に高い電位であるとし、Ｌレベルは、ほぼ接地電位ＧＮＤ＝０ボルトに等しく、Ｖｃｃ／２より十分に低い電位である。

また、標準レベルは、ほぼＶｃｃ／２に等しく、Ｖｃｃより十分低くて、ＧＮＤより十分高い電位である。

これらの設定は、Ｒ１，Ｒ２，Ｒ３，Ｒ４の値を選択することによって可能である（例えば、Ｒ１，Ｒ４＜Ｒ２，Ｒ３）。

レベルシフト工程Ｓ３
この位相比較器２から出力されるの位相差検出信号ＰＤは、レベルシフタ３の入力となる。

ここで、レベルシフタ３を例えば図２のように構成し、図２のＳＷ１はほぼＶｃｃ電位入力で作動してＲ２を短絡するが、それ以外の電位入力では作動しないものとし、また、図２のＳＷ２はほぼＧＮＤ電位入力で作動してＲ３を短絡するが、それ以外の電位入力では作動しないものとする。

レベルシフタ３では、その位相差検出信号ＰＤのオーバシュートやアンダシュートを削り、Ｈレベルを、
Ｖ_Ｈ＝Ｖｃｃ×（（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ３＋Ｒ４））
に変換し、Ｌレベルを、
Ｖ_Ｌ＝Ｒ４／（Ｒ１＋Ｒ２＋Ｒ４）
に変換し、さらに、基準レベルを、
Ｖ_ｎ＝（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
に変換して、ＶＣＯ４への周波数制御電圧としてＶＣＯ４に入力する。

発振工程Ｓ４
ＶＣＯ４は、Ｈレベル矩形波信号の時間幅を１周期の間に削減すべき位相量に変換して、発振をする。また、Ｌレベル矩形波信号の時間幅を１周期の間に付加すべき位相量に変換して、発振をする。

即ち、ＶＣＯ４に入力される周波数制御電圧の１周期Ｔの中には、この１周期の間に付加、或いは、削減すべき位相量が、Ｈレベル矩形波信号の時間幅、または、Ｌレベル矩形波信号の時間幅として含まれていることになる。ＶＣＯ４が、この時間幅を読取り、その時間幅に従って位相調整した発振クロック信号ＣＬを発振する。

前述の動作は図４に示され、比較クロック信号ＦＰが基準クロック信号ＦＲより位相が遅れている場合は、レベルシフタ３からは、その位相差に比例した時間幅でＶ_Ｈが出力され、比較クロック信号ＦＰが基準クロック信号ＦＲより位相が進んでいる場合には、レベルシフタ３からは、その位相差に比例した時間幅でＶ_Ｌが出力される。また、Ｖ_Ｈ及びＶ_Ｌが出力されていない時は、レベルシフタ３出力はＶ_ｎに保持される。

なお、比較クロック信号ＦＰと基準クロック信号ＦＲとの間に位相差がない場合、即ち、位相同期確立した場合も、出力はＶ_ｎとなる。

出力工程Ｓ５
ＶＣＯ４から出力される発振クロック信号ＣＬは、１つはＰＬＬ回路からの出力として出力端子７から外部に出力される。もう一方は、分岐して分周器５に入力される。

分周工程Ｓ６
発振クロック信号ＣＬは、分周器５でＮ分周され比較クロック信号ＦＰとして、再び位相比較器２にフィードバックされる。

この実施の形態に係るＰＬＬ回路は、位相同期確立後、位相比較器２の出力は定常な基準レベル電圧Ｖｃｃ／２となり、これを受けたレベルシフタの出力も定常なＶＣＯ４の基準レベルＶ_ｎになるので、ＶＣＯ４からの出力周波数、即ち、ＰＬＬ回路の出力周波数は変動の少ないクロック出力となることが予測できる。

この実施の形態では、ＰＬＬとしての動作を伝達関数で記述するのではなく、基準クロック信号ＦＲの１周期分の位相調整量の数列として扱う。例えば、位相比較器２で比較クロック信号ＦＰが基準クロック信号ＦＲよりθだけ位相が遅れている、或いは、進んでいることを検出した場合、その検出信号波形は図５となる。

ここで、Ｖ_ｎの位置を基準線として、この波形のＨレベル部分とＬレベル部分を見た時、図３のＶＣＯ４の特性から、図５に示す様にＨレベル部分は位相を進める要素、Ｌレベル部分は位相を遅らせる要素となる。

即ち、基準クロック信号ＦＲに対して比較クロック信号ＦＰのθの位相遅れを検出した場合、図５に示す位相進み要素によって、基準クロック信号ＦＲと比較クロック信号ＦＰの位相差θに比例した量だけ比較クロック信号ＦＰの位相を進ませる事ができる。また、基準クロック信号ＦＲに対して比較クロック信号ＦＰのθの位相進みを検出した場合、図５に示す位相遅れ要素によって、基準クロック信号ＦＲと比較クロック信号ＦＰの位相差θに比例した量だけ比較クロック信号ＦＰの位相を遅らせることができる。

以上のように、この実施の形態に係るＰＬＬ回路は、位相比較を実行した出力信号が、Ｈレベル矩形波信号と、Ｌレベル矩形波信号と、基準レベルの３値出力を持ち、検出した位相差に応じた時間幅でＨレベル信号又はＬレベル信号を出力し、位相差なしの場合は標準レベル電圧を出力する位相比較器２を装備したものである。

また、この実施の形態に係るＰＬＬ回路は、位相比較器２からの出力信号波形が矩形を保持するように働くレベルシフタ３を装備したものである。

また、上記レベルシフタ３は、Ｈレベル出力Ｖ_Ｈに対応するＶＣＯ４の出力周波数（ｆ_０＋Δｆ）と基準電圧Ｖ_ｎのクロック周波数（ｆ_０）との差（Δｆ）と、上記レベルシフタ３のＬレベル出力Ｖ_Ｌに対応するＶＣＯ４の出力周波数（ｆ_０−Δｆ）と基準電圧Ｖ_ｎのクロック周波数（ｆ_０）との差（Δｆ）とが、絶対値は等しくて符号が異なる（｜Δｆ｜＝｜−Δｆ｜）ように出力電圧（Ｖ_ｎ，Ｖ_Ｈ，Ｖ_Ｌ）をレベル設定するものである。

また、この実施の形態に係るＰＬＬ回路は、基準クロック信号の１周期分の位相差を１つの計量単位とした数列として動作解析及び設計を行うものである。この点については、以下に説明する。

これらの回路動作を定量的に記述する数式モデルを説明する。

時刻ｔ＝０における基準クロック信号ＦＲと比較クロック信号ＦＰとの位相差をθとすると、時刻ｔ＞０における位相差ψ（ｔ）は次式で与えられる。

ところで、時刻ｔ＝（ｎ−１）Ｔ（ｎ＝１，２，３，・・・）における基準クロック信号ＦＲと比較クロック信号ＦＰとの位相差（基準クロック信号ＦＲの位相から比較クロック信号ＦＰの位相を引いたもの）をθ_ｎ−１として、（ｎ−１）Ｔ＜ｔ＜ｎＴの間に、ＶＣＯ４に入力される電圧ｖ（ｔ）は、ステップ関数Ｕ（ｔ）

を用いて、

とすると、比較クロック信号ＦＰが基準クロック信号ＦＲより位相が遅れている（θ_ｎ−１＞０）場合、次式となる。

これは、

と同値である。

ｇ（ｖ）に上記ｖ（ｔ）を代入して、ｇを時間ｔの関数に変換すると、

同様にして、比較クロック信号ＦＰが基準クロック信号ＦＲより位相が進んでいる（θ_ｎ−１＜０）場合、

これは、

同値である。

ｇ（ｖ）に上記ｖ（ｔ）を代入して、ｇを時間ｔの関数に変換すると、

従って、（ｎ−１）Ｔ＜ｔ≦ｎＴにおける周波数変化量ｇ（ｔ）は、（θ_ｎ−１＞０）と（θ_ｎ−１＜０）との両方の場合を纏めて表現すると、次式となる。

これを用いて、ｔ＝ｎＴの時の位相差θ_ｎが計算できて、

この式の定積分を計算すると、

という等比数列を表す漸化式になる。

従って、次式が、周期Ｔ毎の位相差変化を表す数式モデルとなる。

ところで、この数列の収束条件が、本実施の形態のＰＬＬ回路のロックアップ条件でもあり、

でなければならない。

逆に、上記条件を満足すれば、初期（時刻ｔ＝０）位相差θが如何なる値であろうとも必ずロックアップすることを意味している。

また、これによりＧＴ／Ｎπ＝２の場合は、１周期で位相差０となることが解る。

つまり、この実施の形態の数式モデルを用いれば、ＰＬＬ回路の動作を解析する方法を提供することができるとともに、本実施の形態のＰＬＬ回路のステップ位相入力に対する応答動作が把握でき、さらに、ロックアップ時間の設計も可能となる。

以上のように、この実施の形態のＰＬＬ回路は、基準クロック信号と比較クロック信号との位相比較を、その基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号で、高電圧レベルの矩形波信号の時間幅と低電圧レベルの矩形波信号の時間幅とが位相差に比例しており、位相差なしの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルを出力する位相比較器を備えていることを特徴とする。

また、ＰＬＬ回路は、入力される電圧値に応じた周波数のクロック信号を出力するＶＣＯ（電圧制御発振器、以下ＶＣＯ）とを備え、上記ＶＣＯから出力されるクロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還することを特徴とする。

さらに、ＰＬＬ回路は、位相比較器から出力される高電圧レベル矩形波信号の電圧値と低電圧レベル矩形波信号の電圧値と基準レベルの電圧値に対して、ＶＣＯへの入力として適当な制御電圧値にレベル変換を施すレベルシフタを備えたことを特徴とする。

こうして、ＰＬＬ回路は、任意の電圧対周波数特性を持つＶＣＯを備えることができる。

また、ＰＬＬ回路は、ＰＬＬ回路の応答が数列によって表現された数式モデルを動作原理としている。

以上のように、この実施の形態に係るＰＬＬ回路によれば、上述の３値出力する位相比較器は、「位相周波数比較器」と称されるタイプのもので、広く集積回路（ＩＣ）化されたものになっており、この様な汎用の位相比較器を使用すれば、専用の位相比較器を設計する必要がないので、その分、設計コストを低減したＰＬＬ回路を得ることができる。

しかも、位相同期確立後は、ＶＣＯ入力としては定常な基準レベル電圧のみなので、ＰＬＬ回路としての出力周波数は変動の少ない状態となる。

また、位相収束条件

が決まれば、これを満たすｎから収束速度も直ちに算出可能で、ｎ×Ｔである、という従来のＰＬＬ回路の長所は踏襲されている。

さらに、数列の収束条件式においては、従来のＰＬＬ回路の２倍の収束範囲になっているので、回路設計自由度が広がったＰＬＬ回路を得ることができる。

この発明の実施の形態１を説明するためのＰＬＬ回路を示すブロック図である。 この発明の実施の形態１に用いられるレベルシフタの実現例を示すブロック図である。 この発明の実施の形態１のＰＬＬ回路に用いられるＶＣＯの電圧−周波数特性を示す図である。 この発明の実施の形態１に用いられる位相比較器とレベルシフタの基本動作概念を示す図である。 この発明の実施の形態１のＰＬＬ回路の数式モデルを説明する図である。 この発明の実施の形態１のＰＬＬ回路の位相制御方法を示す図である。

Claims (11)

1. 基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相差に応じて３つの電圧レベルを持つ矩形波信号を生成して出力する位相比較器と、
   位相比較器から出力される矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レベルをシフトさせた矩形波信号を出力するレベルシフタと、
   レベルシフタから出力される矩形波信号を入力し、その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器（ＶＣＯ）と、
   ＶＣＯから出力されるクロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還する分周器とを備えたことを特徴とするフェイズ・ロックド・ループ（ＰＬＬ）回路。
2. 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする請求項１記載のＰＬＬ回路。
3. 上記位相比較器は、比較クロック信号に位相遅れの位相差がある場合、高電圧レベルの矩形波信号の時間幅を位相差に比例させて高電圧レベルの矩形波信号を生成し、比較クロック信号に位相進みの位相差がある場合、低電圧レベルの矩形波信号の時間幅を位相差に比例させて低電圧レベルの矩形波信号を生成し、位相差なしの場合には、高電圧レベルの矩形波信号と低電圧レベルの矩形波信号とを出力せず基準レベルの信号を出力することを特徴とする請求項２記載のＰＬＬ回路。
4. 上記レベルシフタは、位相比較器から出力される高電圧レベルの矩形波信号の電圧値と低電圧レベルの矩形波信号の電圧値と基準レベルの電圧値との３つの電圧値を、ＶＣＯを制御する電圧値に変換することを特徴とする請求項１記載のＰＬＬ回路。
5. 上記レベルシフタは、直列に接続された複数の抵抗器と、上記３つの電圧値に基づいて上記複数の抵抗器の接続を変更してＶＣＯを制御する電圧値を生成するスイッチとを備えたことを特徴とする請求項４記載のＰＬＬ回路。
6. 上記位相比較器は、基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする請求項１記載のＰＬＬ回路。
7. 上記ＶＣＯは、任意の電圧対周波数特性を持つことを特徴とする請求項１記載のＰＬＬ回路。
8. 上記ＰＬＬ回路は、ＰＬＬ回路の応答が数列によって表現された数式モデルを動作原理とすることを特徴とする請求項１記載のＰＬＬ回路。
9. 基準クロック信号と比較クロック信号とを入力して基準クロック信号と比較クロック信号との位相を比較し、位相差に応じて３つの電圧レベルを持つ矩形波信号を生成して出力し、
   上記矩形波信号を入力して、矩形波信号の電圧レベルをシフトして、この電圧レベルをシフトさせた矩形波信号を出力し、
   上記電圧レベルをシフトさせた矩形波信号を入力し、その矩形波信号の電圧レベルに応じた周波数のクロック信号を出力し、
   上記クロック信号をＮ分周（Ｎは自然数）した信号を上記比較クロック信号として帰還することを特徴とするフェイズ・ロックド・ループ（ＰＬＬ）回路の位相同期方法。
10. 基準クロック信号と比較クロック信号との位相の比較を、基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルと基準レベルの３値を持つ矩形波信号を生成することを特徴とする請求項９記載のＰＬＬ回路の位相同期方法。
11. 基準クロック信号と比較クロック信号とを入力して基準クロック信号の位相と比較クロック信号の位相とを比較し、位相差に応じた時間幅を持つ所定電圧レベルの矩形波信号を生成して出力する位相比較器と、
    位相比較器から出力される信号を入力し、その信号の電圧レベルに応じた周波数のクロック信号を出力する電圧制御発振器（ＶＣＯ）と、
    ＶＣＯから出力されるクロック信号をＮ分周（Ｎは自然数）した信号を比較クロック信号として上記位相比較器に帰還する分周器と
    を備えたフェイズ・ロックド・ループ（ＰＬＬ）回路の動作解析方法であって、
    上記基準クロック信号と比較クロック信号との位相差を下記数式モデルを用いて動作解析を行うことを特徴とするＰＬＬ回路の動作解析方法。
    θ_ｎ＝（１−（（Ｇ・Ｔ）／（２π・Ｎ）））^ｎ・θ
    ｎ：自然数
    π：円周率
    Ｇ：ＶＣＯの電圧対周波数特性に応じた定数
    Ｔ：基準クロック信号の発振周期
    Ｎ：分周器の分周数（自然数）
    θ：時刻０における位相差
    θ_ｎ：時刻ｎＴにおける位相差

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