JP2015220726A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】デジタル構成されたＶＣＯを用い、低コストで、システム安定性を得て、且つシステムパラメータ設計を可能とする。【解決手段】基準電圧レベルより高い電圧範囲に属する高電圧レベル及び当該基準電圧レベルより低い電圧範囲に属する低電圧レベルから成り、当該高電圧レベル及び当該低電圧レベルの時間幅の差が基準クロック信号と比較クロック信号との位相差に比例した矩形波信号を生成する位相比較器２と、生成された矩形波信号を電圧範囲に応じた分周値に変換する電圧分周値変換器３と、変換された分周値に応じた周波数の出力クロック信号を生成するデジタル構成されたＶＣＯ５と、生成された出力クロック信号を分周して比較クロック信号を生成するクロック分周器６とを備えた。【選択図】図１

Description

この発明は、基準クロック信号とフィードバックした比較クロック信号との位相差に応じて周波数を調整した出力クロック信号を発生するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。

従来のＰＬＬ回路では、位相比較器にて、基準クロック信号と比較クロック信号との位相差を示す信号を、当該基準クロック信号に位相同期し、且つ、高電圧レベル（Ｈレベル）と低電圧レベル（Ｌレベル）の２値を持つ矩形波信号として生成する。この矩形波信号は、高電圧レベルの時間幅と低電圧レベルの時間幅との時間差を、位相差に比例させている。そして、この矩形波信号を用いて、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力周波数を制御している（例えば特許文献１参照）。また、ＰＬＬ回路において動作解析及び設計を行うために、当該ＰＬＬ回路に特化した数式モデルを構築している。

特開２００４−０４０２２７号公報

しかしながら、従来のＰＬＬ回路では、アナログ構成されたＶＣＯの使用を前提としている。そのため、ＶＣＯの電圧対周波数特性が奇関数特性（線形特性を含む）であることが強く要請され、そのような特性をＶＣＯに作り込むコストがかかるという課題があった。

また、従来のＰＬＬ回路では、ＶＣＯの電圧対周波数特性が奇関数特性であったとしても、ＶＣＯの出力周波数は入力電圧を定義域とする奇関数の値域となる。そのため、ＶＣＯの入力電圧がわずかでも変動すると、出力周波数もそれに合わせて変動する。しかしながら、従来のＰＬＬ回路の数式モデルには、この出力変動については盛り込まれておらず、設計値と異なる動作になるという課題があった。また、出力変動を盛り込んで数式モデルを再構築すると、非常に複雑な式となり、設計コストが増大するという課題があった。

また、従来のＰＬＬ回路は、アナログ構成されたＶＣＯを使用しているため、電圧入力からそれに対応する周波数出力までに応答遅延があるという課題があった。また、この応答遅延はＶＣＯの構成等によって個々に異なる値を持つため、数式モデルとの誤差もＶＣＯ毎に異なるという課題があった。

また、従来のＰＬＬ回路の数式モデルは、アナログ構成され、且つ電圧対周波数特性が奇関数となるＶＣＯを使用する場合に特化されている。そのため、電圧入力に対する周波数出力の応答時間が量子化されたＶＣＯ（即ちデジタル構成されたＶＣＯ）に対しては、上記数式モデルではシステムとしての安定性を得ること及びシステムパラメータを設計することができないという課題があった。

この発明は、上記のような課題を解決するためになされたもので、デジタル構成されたＶＣＯを用い、低コストで、システム安定性を得ることができ、且つシステムパラメータ設計が可能となるＰＬＬ回路を提供することを目的としている。

この発明に係るＰＬＬ回路は、基準電圧レベルより高い電圧範囲に属する高電圧レベル及び当該基準電圧レベルより低い電圧範囲に属する低電圧レベルから成り、当該高電圧レベル及び当該低電圧レベルの時間幅の差が基準クロック信号と比較クロック信号との位相差に比例した矩形波信号を生成する位相比較器と、位相比較器により生成された矩形波信号を電圧範囲に応じた分周値に変換する電圧分周値変換器と、電圧分周値変換器により変換された分周値に応じた周波数の出力クロック信号を生成するデジタル構成されたＶＣＯと、ＶＣＯにより生成された出力クロック信号を分周して比較クロック信号を生成するクロック分周器とを備えたものである。

また、この発明に係るＰＬＬ回路は、基準電圧レベル、当該基準電圧レベルより高い電圧範囲に属する高電圧レベル及び当該基準電圧レベルより低い電圧範囲に属する低電圧レベルから成り、当該高電圧レベル及び当該低電圧レベルの時間幅がそれぞれ基準クロック信号と比較クロック信号との位相差に比例した矩形波信号を生成する位相比較器と、位相比較器により生成された矩形波信号を電圧範囲に応じた分周値に変換する電圧分周値変換器と、電圧分周値変換器により変換された分周値に応じた周波数の出力クロック信号を生成するデジタル構成されたＶＣＯと、ＶＣＯにより生成された出力クロック信号を分周して比較クロック信号を生成するクロック分周器とを備えたものである。

この発明によれば、上記のように構成したので、デジタル構成されたＶＣＯを用い、低コストで、システム安定性を得ることができ、且つシステムパラメータ設計が可能となる。

この発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。 この発明の実施の形態１おけるＶＣＯの電圧対周波数特性を示す図である。 この発明の実施の形態１に係るＰＬＬ回路の動作を示すフローチャートである。 この発明の実施の形態１における基準クロック信号、比較クロック信号及び位相差信号の基本動作を示す図である。 この発明の実施の形態１における電圧分周値変換器の動作を説明する図である。 この発明の実施の形態１におけるＶＣＯの動作を説明する図である。 この発明の実施の形態１に係るＰＬＬ回路の数式モデルを説明する図である。 この発明の実施の形態２に係るＰＬＬ回路の構成を示すブロック図である。 この発明の実施の形態２における基準クロック信号、比較クロック信号及び位相差信号の基本動作を示す図である。 この発明の実施の形態２に係るＰＬＬ回路の数式モデルを説明する図である。 この発明の実施の形態２における電圧分周値変換器の動作を説明する図である。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。
ＰＬＬ回路は、図１に示すように、基準クロック信号入力端子１、位相比較器２、電圧分周値変換器３、ＶＣＯ用クロック発振器４、ＶＣＯ５、クロック分周器６及びクロック信号出力端子７から構成されている。なおＰＬＬ回路は、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行される。

基準クロック信号入力端子１は、基準クロック信号ｆｒを入力するものである。この基準クロック信号入力端子１により入力された基準クロック信号ｆｒは位相比較器２及び電圧分周値変換器３に出力される。

位相比較器２は、基準クロック信号入力端子１からの基準クロック信号ｆｒとクロック分周器６からの比較クロック信号ｆｐとの位相比較を、基準クロック信号ｆｒの周期毎に行うものである。そして、位相比較器２は、その位相差に応じて、基準電圧レベルＶ_ｎより高い電圧範囲に属する高電圧レベル（Ｈレベル）Ｖ_Ｈと、基準電圧レベルＶ_ｎより低い電圧範囲に属する低電圧レベル（Ｌレベル）Ｖ_Ｌの２値を持つ矩形波信号を、位相差信号ｖ（ｔ）として生成する。この位相差信号ｖ（ｔ）は、ＨレベルＶ_Ｈの時間幅とＬレベルＶ_Ｌの時間幅との差が、位相差に比例している。また、位相差がない場合には、上記時間幅の差は０となる。この位相比較器２により生成された位相差信号ｖ（ｔ）は電圧分周値変換器３に出力される。

電圧分周値変換器３は、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに同期して、位相比較器２からの位相差信号ｖ（ｔ）を電圧範囲に応じた分周値に変換するものである。この際、電圧分周値変換器３は、位相差信号ｖ（ｔ）のうち、基準電圧レベルＶ_ｎより低い電圧範囲の信号を基準値より高い分周値に変換し、それ以外の電圧範囲の信号を当該基準値より低い分周値に変換する。この電圧分周値変換器３により変換された分周値は制御信号ＰとしてＶＣＯ５に出力される。

ＶＣＯ用クロック発振器４は、ＶＣＯ５を動作させる基本動作クロック信号ｆａを発振するものである。この基本動作クロック信号ｆａは、基準クロック信号ｆｒの周波数よりも充分に高速な周波数に設定されている。このＶＣＯ用クロック発振器４による発振された基本動作クロック信号ｆａは電圧分周値変換器３及びＶＣＯ５に出力される。

ＶＣＯ５は、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに応じて動作し、電圧分周値変換器３からの制御信号Ｐに応じた周波数の出力クロック信号ｆｖを生成するものである。このＶＣＯ５は、デジタル構成されたＶＣＯである。このデジタル構成されたＶＣＯの特徴は、ＰＬＬ回路に入力される基準クロック信号ｆｒの周波数よりも充分に高速な周波数のクロック信号（基本動作クロック信号ｆａ）をＶＣＯ動作クロック信号とし、基準クロック信号ｆｒとの非同期動作を許している点である。このＶＣＯ５により生成された出力クロック信号ｆｖはクロック分周器６及びクロック信号出力端子７に出力される。

クロック分周器６は、ＶＣＯ５からの出力クロック信号ｆｖを１／Ｎ（Ｎは自然数を含む１以上の仮分数）に分周するものである。このクロック分周器６によりＮ分周された出力クロック信号ｆｖは比較クロック信号ｆｐとして位相比較器２に出力される。

クロック信号出力端子７は、ＶＣＯ５からの出力クロック信号ｆｖを、ＰＬＬ回路の出力として外部に出力するものである。

次に、ＶＣＯ５の電圧対周波数特性について、図２を参照しながら説明する。
図２に示すように、ＶＣＯ５の電圧対周波数特性は、階段状波形となる。そして、ＶＣＯ５の出力クロック信号ｆｖの基準周波数ｆｏからの周波数変化量ｇが入力電圧ｖの関数ｇ（ｖ）となるとすると、図２に示す特性から、下式（１）を満たすとき関数ｇ（ｖ）は下式（２）となる。
Ｅｈ＞｜Ｖ_Ｈ−Ｖ_ｎ｜≧Ｅｌ，Ｅｈ＞｜Ｖ_Ｌ−Ｖ_ｎ｜≧Ｅｌ，Ｅｈ＞Ｅ≧Ｅｌ （１）
ｇ（Ｖ_Ｈ−Ｖ_ｎ）＝−ｇ（Ｖ_Ｌ−Ｖ_ｎ）＝ｄｆ （２）
なお、Ｅｈ，Ｅｌ，Ｅは正の定数である。

そして、下式（３）を満たすとき関数ｇ（ｖ）は下式（４）となるものとする。
Ｅｌ＞Ｋ≧０ （３）
ｇ（Ｖ_ｎ±Ｋ）＝０ （４）
なお、Ｋは定数である。

この場合、図２より下式（５）が得られる。
ｄｆ＝Ｇ （５）
なお、Ｇは定数である。

一方、本発明では、位相比較器２からの位相差信号ｖ（ｔ）のＨレベルＶ_Ｈ及びＬレベルＶ_Ｌは、式（１）の範囲内にある。そのため、ＶＣＯ５から出力される出力クロック信号ｆｖの周波数ｙは下式（６），（７）で表すことができる。

なお、定常状態での各周波数の関係は、下式（８）及び下式（９）となる。
ｆｖ（バー）＝ｆｏ＝Ｎ×ｆｒ （８）
ｆｒ＝ｆｐ（バー） （９）
なお、ｆｖ（バー）は基準クロック信号ｆｒの１周期分での基準クロック信号ｆｒの平均値を表し、ｆｐ（バー）は基準クロック信号ｆｒの１周期分での比較クロック信号ｆｐの平均値を表す。また、Ｎは自然数を含む１以上の仮分数である。

次に、上記のように構成されたＰＬＬ回路の動作について、図３を参照しながら説明する。
ＰＬＬ回路の動作では、図３に示すように、まず、位相比較器２は、基準クロック信号入力端子１からの基準クロック信号ｆｒと、クロック分周器６からの比較クロック信号ｆｐとの位相比較を、基準クロック信号ｆｒの周期毎に行う。そして、位相比較器２は、その位相差に応じて、ＨレベルＶ_ＨとＬレベルＶ_Ｌの２値を持つ矩形波信号を位相差信号ｖ（ｔ）として生成する（ステップＳＴ１）。この位相差信号ｖ（ｔ）は、ＨレベルＶ_Ｈの時間幅とＬレベルＶ_Ｌの時間幅との差が、位相差に比例している。この位相比較器２により生成された位相差信号ｖ（ｔ）は電圧分周値変換器３に出力される。

ここで、位相比較器２の出力を次のように仮定する。図４は基準クロック信号ｆｒ、比較クロック信号ｆｐ及び位相差信号ｖ（ｔ）の関係を示す図である。
この図４に示すように、ＨレベルＶ_Ｈは基準電圧レベルＶ_ｎより高い電位であり、ＬレベルＶ_Ｌは基準電圧レベルＶ_ｎより低い電位であり、下式（１０）の関係を満たしている。
Ｖ_Ｈ＞Ｖ_ｎ＞Ｖ_Ｌ （１０）
また、ＨレベルＶ_Ｈ及びＬレベルＶ_Ｌは、各々と基準電圧レベルＶ_ｎとの差の絶対値について、式（１）の関係を満たしている。

次いで、電圧分周値変換器３は、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに同期して、位相比較器２からの位相差信号ｖ（ｔ）を電圧範囲に応じた分周値に変換する（ステップＳＴ２）。この電圧分周値変換器３により変換された分周値は制御信号ＰとしてＶＣＯ５に出力される。

ここで、電圧分周値変換器３では、基準クロック信号ｆｒの１周期分の間に付加又は削減すべき位相差量を、位相差信号ｖ（ｔ）のＨレベルＶ_Ｈの時間幅及びＬレベルＶ_Ｌの時間幅から読み取ることができる。そして、電圧分周値変換器３は、その位相差量を保ったまま、ＨレベルＶ_ＨとＬレベルＶ_Ｌとを分周値αと分周値βに変換する。

以下、電圧分周値変換器３による変換プロセスについて、図５を参照しながら説明する。
電圧分周値変換器３では、図５に示すように、まず、基準クロック信号ｆｒの入力に伴い自身の動作を初期化し、出力する制御信号Ｐを分周値αに設定する（ＲＥＳＥＴ）。なお、この初期化は、基準クロック信号ｆｒの周期毎に実行される。そのため、電圧分周値変換器３の動作は、基準クロック信号ｆｒの１周期分での動きを考えればよい。

この初期化後、電圧分周値変換器３は、位相比較器２からの位相差信号ｖ（ｔ）の電圧レベルを監視し、この電圧レベルがＬレベルＶ_Ｌと等しくなったとき、出力する制御信号Ｐを分周値βに設定する。ただし、ＬレベルＶ_Ｌは、式（１），（３），（７）に従うため、ある特性の一定電圧値ではなく、下式（１１）の範囲を持つ値である。
Ｖ_ｎ−Ｅｌ＞Ｖ_Ｌ＞Ｖ_ｎ−Ｅｈ （１１）

そして、電圧分周値変換器３は、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに同期して、上記により変換された分周値α又は分周値βを制御信号Ｐとして出力する（ＬＯＡＤ）。すなわち、上記制御信号Ｐは、基本動作クロック信号ｆａに同期して、α又はβに変化する。したがって、基準クロック信号ｆｒに同期して変化する位相差信号ｖ（ｔ）に対し、基本動作クロック信号ｆａに同期して変化する制御信号Ｐは、基準クロック信号ｆｒと基本動作クロック信号ｆａが非同期であるため、最大τ（ｍａｘ）＝１／ｆａの遅れを持っている。図７に、電圧分周値変換器３での位相差信号ｖ（ｔ）の入力と制御信号Ｐの出力とのタイミングを示す。

なお、分周値αと分周値βの大きさは下式（１２）の関係にある。
β＞１＞α＞０ （１２）
また、電圧分周値変換器３による変換プロセスは、どのような場合でも同じにするのではなく、位相比較器２の種類によって使い分けられる。すなわち、位相比較器２からの位相差信号ｖ（ｔ）の出力電圧に対する分周値α，βの値は、位相比較器２の種類によって変更される。

次いで、ＶＣＯ５は、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに応じて動作し、電圧分周値変換器３からの制御信号Ｐに応じた周波数の出力クロック信号ｆｖを生成する（ステップＳＴ３）。このＶＣＯ５により生成された出力クロック信号ｆｖはクロック信号出力端子７を介して外部に出力される。また、上記出力クロック信号ｆｖの一部はフィードバック用としてクロック分周器６に出力される。

以下、デジタル構成のＶＣＯ５による動作について、図６を参照しながら説明する。
電圧分周値変換器３では、図６に示すように、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａをＭ×ＰカウンタでＭ×Ｐ分周し、出力クロック信号ｆｖとして出力する。ここで、Ｐは電圧分周値変換器３からの制御信号Ｐ（Ｐの値はα又はβ）であり、Ｍは自然数を含む１より大きい仮分数である。

また、ＶＣＯ５は、図２に示す電圧対周波数特性を満足するため、下式（１３）〜（１５）の関係を満たしている。

次いで、クロック分周器６は、ＶＣＯ５からの出力クロック信号ｆｖを１／Ｎに分周する（ステップＳＴ４）。このクロック分周器６によりＮ分周された出力クロック信号ｆｖは比較クロック信号ｆｐとして位相比較器２に出力される。

以上のように、ＶＣＯ５から出力された出力クロック信号ｆｖは、ＰＬＬ回路からの出力としてクロック信号出力端子７から外部に出力されるとともに、一部は分岐してクロック分周器６に入力される。そして、クロック分周器６にてＮ分周された出力クロック信号ｆｖは比較クロック信号ｆｐとして位相比較器２にフィードバックされる。

この発明に係るＰＬＬ回路では、位相同期確立後、位相比較器２からの出力である位相差信号ｖ（ｔ）は、ＨレベルＶ_Ｈの時間幅とＬレベルＶ_Ｌの時間幅との時間差が０となる。そのため、これを受けた電圧分周値変換器３の出力である制御信号Ｐも、分周値αの時間幅と分周値βの時間幅との時間差が０となる。したがって、ＶＣＯ５から出力される出力クロック信号ｆｖ（即ちＰＬＬ回路出力）は、基準クロック信号ｆｒの１周期分での時間平均ｆｖ（バー）が、ｆｏに収束することが予測できる。

さて、本発明では、ＰＬＬ回路としての動作を伝達関数で記述するのではなく、基準クロック信号ｆｒの１周期分での位相調整量の数列として扱う。例えば、位相比較器２で比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいるのを検出した場合、また、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が遅れているのを検出した場合、その検出信号波形は図４となる。ここで、基準電圧レベルＶ_ｎの位置を基準線として、検出信号波形のＨレベルＶ_Ｈ部分とＬレベルＶ_Ｌ部分を見たとき、図２のＶＣＯ特性から、図７に示すように、ＨレベルＶ_Ｈ部分は位相を進める要素となり、ＬレベルＶ_Ｌ部分は位相を遅らせる要素となる。

そして、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相遅れを検出した場合、位相比較器２からの位相差信号ｖ（ｔ）は、基準クロック信号ｆｒの１周期分において、図７の区間Ｔ_０に示す位相進み要素が位相遅れ要素より大きい状態となっている。そして、これを電圧分周値変換器３によって分周値に変換し、ＶＣＯ５への入力とする。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を進ませることができる。

一方、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相進みを検出した場合、位相比較器２からの位相差信号ｖ（ｔ）は、基準クロック信号ｆｒの１周期分において、図７の区間Ｔ_２に示す位相進み要素が位相遅れ要素より小さい状態となっている。そして、これを電圧分周値変換器３によって分周値に変換し、ＶＣＯ５への入力とする。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を遅らせることができる。

以下に、回路動作を定量的に記述する数式モデルを示す。
時刻ｔ＝０における基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差をθoとすると、時刻ｔ＞０における位相差ψ（ｔ）は下式（１６）で与えられる。

ここで、基準クロック信号ｆｒの周期をＴとする（即ち、Ｔ＝１／ｆｒ）。

ところで、時刻ｔ＝（ｎ−１）Ｔにおける基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差（基準クロック信号ｆｒの位相から比較クロック信号ｆｐの位相を引いたもの）をθｎ−１とし、時刻ｔ＝ｎＴにおける基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差をθｎとする。すると、（ｎ−１）Ｔ＜ｔ＜ｎＴの間に、電圧分周値変換器３に入力される位相差信号ｖ（ｔ）は、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が遅れている（θｎ−１＞０）場合、下式（１７）となる。

なお、Ｕ（ｔ）はステップ関数であり、下式（１８）で表される。

これは、（ｎ−１）Ｔ＜ｔ＜ｎＴの時間範囲に限ってみた場合、下式（１９）と同値である。

そして、ｇ（ｖ）に上記ｖ（ｔ）を代入し、式（３），（６），（７）の関係を考慮して、ｇを時間ｔの関数に変換すると、下式（２０）となる。

なお、ｓｉｇｎ（ｘ）は符号関数であり、下式（２１）で表される。

同様にして、比較クロック信号ｆｐが基準クロック信号ｆｒより位相が進んでいる（θｎ−１＜０）場合ついて、ｇを時間ｔの関数として求めると、上式と全く同じになる。

これに、基本動作クロック信号ｆａによる量子化での、基準クロック信号ｆｒに対するＰ変化点の時間遅延τｎ（０≦τｎ≦１／ｆａ）を加味すると、（ｎ−１）Ｔ＜ｔ≦ｎＴの時刻Ｔにおける周波数変化量ｇ（ｔ）は下式（２２）となる。なお、τｎは時刻ｔでのＰ変化点の量子化遅延時間である。

これを用いて、ｔ＝ｎＴのときの位相差θｎが計算でき、下式（２３）となる。

これより、下式（２４）に示す漸化式を得ることができる。この式（２４）が、本発明のＰＬＬ回路の周期Ｔ毎の位相差変化を表す数式モデルとなる。

また、上式より求まるθｎを用いて、式（２２）のｇ（ｔ）より、周期Ｔ毎のｆｐ（バー）の周波数変化も解かる。

また、この数列の収束条件は、本発明のＰＬＬ回路のロックアップ条件でもある。そして、式（１３）〜（１５）を考慮して下式（２５）を満たす必要がある。これは、電圧分周値変換器３が設定すべき制御信号Ｐの条件でもある。

これは、上記条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であろうとも、必ずロックアップすることを意味している。
この条件下で充分な時間が経過したときの位相差収束値は下式（２６）となる。なお、負極性は位相遅れを示す。

つまり、この数式モデルを用いれば、本発明のＰＬＬ回路の入力信号に対する応答動作に対し、その位相差と周波数変化の両方を把握することができる。また、ロックアップ時間の設計も可能となり、すなわち、位相比較器２及び電圧分周値変換器３に応じて、ＶＣＯ５及びクロック分周器６における分周量を設計することができる。

以上のように、この実施の形態１によれば、位相比較器２による位相差信号ｖ（ｔ）を、一般的なＰＬＬの様なループフィルタに通すのではなく、基本動作クロック信号ｆａに同期した分周値に変換し、これをデジタル構成されたＶＣＯ５の制御信号Ｐとするように構成したので、低コストで、システム安定性を得ることができ、且つシステムパラメータ設計が可能となる。

すなわち、ＶＣＯ５の電圧対周波数特性に特別な条件を設ける必要がないため、従来構成のような奇関数特性などの特別な特性のＶＣＯを用いるコストを低減できる。
また、位相比較器２の出力電圧が変動した場合でも、一定範囲内の変動に対してはＶＣＯ５の出力周波数が変動することはない。また、これにより数式モデルによる設計値との差異は僅少にでき、且つ、出力変動を考慮した複雑な数式モデルの必要がなくなり、設計コストを低減できる。
また、位相比較器２による信号出力からＶＣＯ５による信号出力までに経過する遅延時間は、アナログ構成されたＶＣＯの応答遅延に比較すると、殆ど無視できる値となる。そのため、ＰＬＬ回路の製造バラツキが抑えられ、数式モデルによる設計値との差異が低減できる。
また、使用する位相比較器２及び電圧分周値変換器３に合わせて最適な数式モデルを新規構築したので、システムとしての安定性やシステムパラメータを設計することができる。

実施の形態２．
図８はこの発明の実施の形態２に係るＰＬＬ回路の構成を示すブロック図である。この図８に示す実施の形態２に係るＰＬＬ回路は、図１に示す実施の形態１に係るＰＬＬ回路の位相比較器２及び電圧分周値変換器３を位相比較器２ｂ及び電圧分周値変換器３ｂに変換したものである。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。

位相比較器２ｂは、基準クロック信号入力端子１からの基準クロック信号ｆｒとクロック分周器６からの比較クロック信号ｆｐとの位相比較を、基準クロック信号ｆｒの周期毎に行うものである。そして、位相比較器２ｂは、その位相差に応じて、基準電圧レベルＶ_ｎと、当該基準電圧レベルＶ_ｎより高い電圧範囲に属する高電圧レベル（Ｈレベル）Ｖ_Ｈと、当該基準電圧レベルＶ_ｎより低い電圧範囲に属する低電圧レベル（Ｌレベル）Ｖ_Ｌとの３値を持つ矩形波信号を、位相差信号ｖ（ｔ）として生成する。この位相差信号ｖ（ｔ）は、ＨレベルＶ_Ｈの時間幅とＬレベルＶ_Ｌの時間幅がそれぞれ位相差に比例し、位相差がない場合には基準電圧レベルＶ_ｎを出力する。この位相比較器２ｂにより生成された位相差信号ｖ（ｔ）は電圧分周値変換器３ｂに出力される。
すなわち、位相比較器２ｂは、定常状態に達した場合に、その出力の基準クロック信号ｆｒの１周期分の時間積分が０となる特性を持っていればよい。この位相比較器２ｂとしては、一般に位相周波数比較器と呼ばれる位相比較器が使用でき、以下これを用いた場合を例に説明を行う。

電圧分周値変換器３ｂは、ＶＣＯ用クロック発振器４からの基本動作クロック信号ｆａに同期して、位相比較器２ｂからの位相差信号ｖ（ｔ）を電圧範囲に応じた分周値に変換するものである。この際、電圧分周値変換器３ｂは、位相差信号ｖ（ｔ）のうち、基準電圧レベルＶ_ｎより低い電圧範囲の信号を基準値（例えば１）より高い分周値に変換し、基準電圧レベルＶ_ｎより高い電圧範囲の信号を当該基準値より低い分周値を対応させ、それ以外の電圧範囲の信号を当該基準値の分周値に変換する。この電圧分周値変換器３ｂにより変換された分周値は制御信号ＰとしてＶＣＯ５に出力される。

実施の形態２における位相比較器２ｂでは、位相同期確立後、基準クロック信号ｆｒの１周期分の間、基準電圧レベルＶ_ｎを定常的に出力する特性を持つ。
また、位相比較器２ｂの動作としては、例えば、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が進んでいるのを検出した場合、また、比較クロック信号ｆｐが基準クロック信号ｆｒよりθだけ位相が遅れているのを検出した場合、その検出信号波形は図９となる。ここで、基準電圧レベルＶ_ｎの位置を基準線として、検出信号波形のＨレベルＶ_Ｈ部分とＬレベルＶ_Ｌ部分を見たとき、図２に示す特性から、図１０に示すように、ＨレベルＶ_Ｈ部分は位相を進める要素となり、ＬレベルＶ_Ｌ部分は位相を遅らせる要素となる。

そして、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相遅れを検出した場合、位相比較器２ｂから出力される位相差信号ｖ（ｔ）は、基準クロック信号ｆｒの１周期分において、図１０の区間Ｔ_０に示す位相進み要素を持つ状態になっている。そして、これを電圧分周値変換器３ｂによって、基準クロック信号ｆｒの１周期分での分周値に変換し、ＶＣＯ５への制御信号Ｐとして入力する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を進ませることができる。

同様に、基準クロック信号ｆｒに対して比較クロック信号ｆｐのθの位相進みを検出した場合、位相比較器２ｂから出力される位相差信号ｖ（ｔ）は、基準クロック信号ｆｒの１周期分において、図１０の区間Ｔ_２に示す位相遅れ要素を持つ状態になっている。そして、これを電圧分周値変換器３ｂによって、基準クロック信号ｆｒの１周期分での分周値に変換し、ＶＣＯ５への制御信号Ｐとして入力する。このようにして、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例した量だけ比較クロック信号ｆｐの位相を遅らせることができる。

なお実施の形態２では、電圧分周値変換器３ｂは、図１１に示すような変換プロセスを持つ必要がある。以下、実施の形態２における電圧分周値変換器３ｂによる変換プロセスについて、図１１を参照しながら説明を行う。
電圧分周値変換器３ｂでは、図１１に示すように、まず、基準クロック信号ｆｒの入力に伴い自身の動作を初期化し、出力する制御信号Ｐを１に設定する（ＲＥＳＥＴ）。なお、この初期化は、基準クロック信号ｆｒの周期毎に実行される。そのため、電圧分周値変換器３ｂの動作は、基準クロック信号ｆｒの１周期分での動きを考えればよい。

この初期化後、電圧分周値変換器３ｂは、位相比較器２からの位相差信号ｖ（ｔ）の電圧レベルを監視し、この電圧レベルがＨレベルＶ_Ｈと等しくなったとき、出力する制御信号Ｐを分周値αに設定する。ただし、ＨレベルＶ_Ｈは、式（１），（３），（７）に従うため、ある特性の一定電圧値ではなく、下式（２７）の範囲を持つ値である。
Ｖ_ｎ＋Ｅｈ＞Ｖ_Ｈ＞Ｖ_ｎ＋Ｅｌ （２７）
の範囲を持つ値である。

また、位相比較器２からの位相差信号ｖ（ｔ）の電圧レベルがＬレベルＶ_Ｌと等しくなったとき、出力する制御信号Ｐを分周値βに設定する。ただし、ＬレベルＶ_Ｌは、式（１），（３），（７）に従うため、ある特定の一定電圧値ではなく、式（１１）の範囲を持つ値である。

さらに、位相比較器２からの位相差信号ｖ（ｔ）の電圧がＨレベルＶ_Ｈ又はＬレベルＶ_Ｌでなくなったとき、出力する制御信号Ｐを再び１に設定する。

次に、実施の形態１と同様に、基本動作クロック信号ｆａによる量子化での、基準クロック信号ｆｒに対するＰ立下り変化点の時間遅延τｄ_ｎ（０≦τｄ_ｎ≦１／ｆａ）及びＰ立上り変化点の時間遅延τｕ_ｎ（０≦τｕ_ｎ≦１／ｆａ）を加味して実施の形態２の構成での数式モデルを求めると、式（２８）に示す漸化式が得られる。そして、この式が実施の形態２の場合の周期Ｔ毎の位相差変化を表す数式モデルとなる。

また、上式より求まるθｎを用いて、上記ｇ（Ｔ）より、周期Ｔ毎のｆｐ（バー）の周波数変化もわかる。

また、この数列の収束条件は、本発明のＰＬＬ回路のロックアップ条件でもある。そして、式（１３）〜（１５）を考慮して下式（２９）を満たす必要がある。これは、電圧分周値変換器３が設定すべき制御信号Ｐの条件でもある。

また、これは、上記条件を満足すれば、初期（時刻ｔ＝０）の位相差θが如何なる値であろうとも、必ずロックアップすることを意味している。
この条件下で充分な時間が経過したときの位相差収束値は下式（３０）となる。なお、負極性は位相遅れを示す。

つまり、この数式モデルを用いれば、本発明のＰＬＬ回路の入力信号に対する応答動作に対し、その位相差と周波数変化の両方を把握することができる。また、ロックアップ時間の設計も可能となり、すなわち、位相比較器２ｂ及び電圧分周値変換器３ｂに応じて、ＶＣＯ５及びクロック分周器６における分周量を設計することができる。

以上のように、この実施の形態２によれば、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相差に基づいて、２つの電圧レベルＶ_Ｈ，Ｖ_Ｌの時間幅がそれぞれ当該位相差に比例した矩形波信号を生成する位相比較器２ｂを用いたので、実施の形態１に対して、定常状態に達した場合に出力周波数が変動しないＰＬＬ回路とすることが可能となる。
また、位相比較器２ｂとしては、定常状態に達した場合にその出力の基準クロック信号ｆｒの１周期分の時間積分が０となる特性を持った、位相比較器の中で最も低コストな位相比較器を用いることが可能となる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 基準クロック信号入力端子、２，２ｂ 位相比較器、３，３ｂ 電圧分周値変換器、４ ＶＣＯ用クロック発振器、５ ＶＣＯ、６ クロック分周器、７ クロック信号出力端子。

Claims (6)

1. 基準電圧レベルより高い電圧範囲に属する高電圧レベル及び当該基準電圧レベルより低い電圧範囲に属する低電圧レベルから成り、当該高電圧レベル及び当該低電圧レベルの時間幅の差が基準クロック信号と比較クロック信号との位相差に比例した矩形波信号を生成する位相比較器と、
   前記位相比較器により生成された矩形波信号を電圧範囲に応じた分周値に変換する電圧分周値変換器と、
   前記電圧分周値変換器により変換された分周値に応じた周波数の出力クロック信号を生成するデジタル構成されたＶＣＯと、
   前記ＶＣＯにより生成された出力クロック信号を分周して前記比較クロック信号を生成するクロック分周器と
   を備えたＰＬＬ回路。
2. 前記電圧分周値変換器は、前記矩形波信号のうち、前記基準電圧レベルより低い電圧範囲の信号を基準値より高い分周値に変換し、それ以外の電圧範囲の信号を当該基準値より低い分周値に変換する
   ことを特徴とする請求項１記載のＰＬＬ回路。
3. 前記位相比較器及び前記電圧分周値変換器に応じて、前記ＶＣＯ及び前記クロック分周器における分周量を設計する数式モデルを用いた
   ことを特徴とする請求項１記載のＰＬＬ回路。
4. 基準電圧レベル、当該基準電圧レベルより高い電圧範囲に属する高電圧レベル及び当該基準電圧レベルより低い電圧範囲に属する低電圧レベルから成り、当該高電圧レベル及び当該低電圧レベルの時間幅がそれぞれ基準クロック信号と比較クロック信号との位相差に比例した矩形波信号を生成する位相比較器と、
   前記位相比較器により生成された矩形波信号を電圧範囲に応じた分周値に変換する電圧分周値変換器と、
   前記電圧分周値変換器により変換された分周値に応じた周波数の出力クロック信号を生成するデジタル構成されたＶＣＯと、
   前記ＶＣＯにより生成された出力クロック信号を分周して前記比較クロック信号を生成するクロック分周器と
   を備えたＰＬＬ回路。
5. 前記電圧分周値変換器は、前記矩形波信号のうち、前記基準電圧レベルより低い電圧範囲の信号を基準値より高い分周値に変換し、当該基準電圧レベルより高い電圧範囲の信号を当該基準値より低い分周値に変換し、それ以外の電圧範囲の信号を当該基準値の分周値に変換する
   ことを特徴とする請求項４記載のＰＬＬ回路。
6. 前記位相比較器及び前記電圧分周値変換器に応じて、前記ＶＣＯ及び前記クロック分周器における分周量を設計する数式モデルを用いた
   ことを特徴とする請求項４記載のＰＬＬ回路。

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