JPWO2010016301A1 - 位相比較器、ｐｌｌ回路およびｄｌｌ回路 - Google Patents

Abstract

消費電力および回路面積の増加を抑制しながら、位相差を判別することができないという問題を解決する位相比較器を提供する。可変遅延回路３は、信号φ２の位相を調整して、遅延信号φ２’を生成する。バイナリ型位相比較器４は、信号φ１の位相と遅延信号φ２’の位相との前後関係を判別し、その前後関係を示す判別結果を出力する。制御ロジック回路９は、その判別結果に基づいて、可変遅延回路３の遅延量を調節し、その調節した遅延量に応じて、その判別結果に付与する重み値を決定する。重み付け回路は、その判別結果にその決定された重み値を付与する。出力部は、重み付け回路が重み値を付与した判別結果を、信号φ１の位相と信号φ２の位相との前後関係と、信号φ１およびφ２の位相差とを示す誤差信号として出力する。

Description

本発明は、デジタル型の位相比較器、ＰＬＬ回路およびＤＬＬ回路に関し、特には、二つの入力信号の位相差を判別するデジタル型の位相比較器、ＰＬＬ回路およびＤＬＬ回路に関する。

位相固定ループ回路（Phase-Locked Loop：ＰＬＬ）、遅延固定ループ回路（Delay-Locked Loop：ＤＬＬ）およびクロックデータ再生回路（Clock and Data Recovery:ＣＤＲ）などのクロック生成回路は、位相比較器を有している。このようなクロック生成回路では、この位相比較器から出力された信号に基づいて、フィードバック制御を行うことで、クロック信号を参照信号に同期させることができる。

位相比較器は、２つの入力信号の位相の前後関係（位相の進みまたは遅れ）や、その２つの入力信号の位相差（位相の進みまたは遅れの大きさ）を判別する。なお、位相比較器は、クロック生成回路に用いられる場合、クロック生成回路が生成したクロック信号と、参照信号（参照クロック信号または参照データ信号）の位相の前後関係や位相差を判別する。

このような位相比較器には、アナログ型とデジタル型がある。なお、アナログ型位相比較器は、アナログ型クロック生成回路で用いられ、デジタル型位相比較器は、デジタル型クロック生成回路で用いられる。

アナログ型位相比較器は、２つの入力信号の位相差を、電圧、電流またはパルス幅などの物理量で出力する。また、アナログ型位相比較器を用いるアナログ型のクロック生成回路では、チャージポンプ回路、フィルタ回路および発振器がアナログ回路で構成される。これらのアナログ回路では、設計、微細化、および、フィードバック制御のためのループパラメータの変更などが困難である。このため、近年では、デジタル型クロック生成回路が多く用いられており、これに伴い、デジタル型位相比較器の需要も多くなっている。

以下では、デジタル型位相比較器について説明する。

デジタル型位相比較器は、２つの入力信号の位相の前後関係だけを判別可能なバイナリ型と、２つの入力信号の位相の前後関係だけでなく、その位相差を判別可能な多ビット型がある。なお、バイナリ型位相比較器は、２つの信号の位相の前後関係を示す２ビットのデジタル信号を出力する。また、多ビット型位相比較器は、２つの信号の位相差を示す複数ビットのデジタル信号を出力する。

バイナリ型位相比較器がＰＬＬ回路などに用いられると、クロック信号と参照信号との位相差が検出できないため、クロック生成回路における、２つの入力信号の位相差を０に収束させるフィードバックループの利得が一定にならないという問題があった。つまり、フィードバックループでは、位相差の大きさに応じてフィードバック量を変えることができないため、位相差が大きくても小さくても、フィードバック量が一定になるという問題があった。

より具体的には、位相差が大きい場合には、フィードバックループの利得が低くなり、位相差が小さい場合には、フィードバックループの利得が高くなる。したがって、位相差が大きい場合には、利得が低いために、フィードバックループにおける位相差の収束が遅くなり、位相差が小さい場合には、利得が高いために、フィードバックループの安定性が確保されず、クロック信号にジッタが発生するなどの問題が生じる。

したがって、クロック生成回路には、多ビット型位相比較器が用いられることが望ましい。

しかしながら、多ビット型位相比較器を用いて、位相差をＮ段階の分解能で判別するためには、少なくともＮ個のフリップフロップ回路と、Ｎ個の遅延回路と、Ｎビットのサーモメータコードをｌｏｇ２Ｎビットのバイナリコードに変換するエンコーダとが必要となる。

このため、位相比較器内の回路数が増加するので、位相比較器の消費電力および回路面積が増加する。したがって、クロック生成回路の消費電力および回路面積も増加するという問題があった。特に、位相差のダイナミックレンジを広く確保することと、位相差の分解能を細かくすることの両方を行う場合、Ｎが非常に大きくなるので、クロック生成回路の消費電力および回路面積が非常に大きくなる。

特許文献１には、クロック生成回路の消費電力および回路面積の増加を抑制することが可能なタイミング調整器が記載されている。このタイミング調整回路は、遅延調整回路と、３個のラッチ回路を含み、以下のように動作する。

遅延調整回路は、タイミング信号を遅延して第一のクロック信号を生成する。

また、第一のラッチ回路は、第一クロック信号に基づいてデータ信号をラッチする。第二のラッチ回路は、第一のクロック信号が第一の遅延時間だけ遅延された第二のクロック信号に基づいて、データ信号をラッチする。第三のラッチ回路は、第一のクロック信号が第一の遅延時間より長い第二の遅延時間だけ遅延された第三のクロック信号に基づいて、データ信号をラッチする。

また、タイミング調整回路は、第一ないし第三のラッチ回路から出力される信号が全て等しくなるように、遅延調整回路によるタイミング信号の遅延時間を調整する。

これにより、タイミング信号とデータ信号の位相差が小さくなる。

このタイミング調整器を、クロック生成回路のバイナリ型位相比較器の前段に設ければ、クロック信号と参照信号との位相差が小さくなるので、一定のフィードバック量でも、フィードバックループの収束が遅くなるという問題や、フィードバックループの安定性が確保されないなどの問題を解決することができる。また、回路数も抑制できるので、クロック生成回路の消費電力および回路面積を抑制することが可能になる。

特開２００７−２０２０３３号公報

特許文献１に記載のタイミング調整回路は、消費電力および回路面積の増加を抑制しながら、二つの信号のタイミングを調整することはできるが、位相差を判別することができないという問題があった。このため、例えば、クロック生成回路では、このタイミング調整回路とは別に、位相比較器を用いる必要があった。このため、装置構成が複雑になったり、タイミングの調整が終了するまで、フィードバックループの安定性が確保されなかったりする。

本発明の目的は、上記の課題である、消費電力および回路面積の増加を抑制しながら、位相差を判別することができないという問題を解決する位相比較器、ＰＬＬ回路およびＤＬＬ回路を提供することである。

本発明による位相比較器は、第一入力信号が入力される第一入力手段と、第二入力信号が入力される第二入力手段と、前記第二入力手段に入力された第二入力信号の位相を調整して、調整入力信号を生成する調整手段と、前記第一入力手段に入力された第一入力信号の位相と、前記調整手段が生成した調整入力信号の位相との前後関係を判別し、該前後関係を示す判別結果を出力する判別手段と、前記判別手段から出力された判別結果が示す前後関係が変化するように、前記調整手段の調整量を調節していき、該調節した調整量に応じて、前記判別結果に付与する重み値を決定する制御手段と、前記判別手段から出力された判別結果に前記制御手段が決定した重み値を付与する重み付け手段と、前記重み付け手段が前記重み値を付与した判別結果を、前記第一入力信号の位相と前記第二入力信号の位相との前後関係と、前記第一入力信号および前記第二入力信号の位相差とを示す誤差信号として出力する出力手段と、を含む。

また、本発明によるＰＬＬ回路は、前記位相比較器から出力された誤差信号を平滑化するフィルタ手段と、前記フィルタ手段が平滑化した誤差信号に応じた周波数で発振し、該発振した周波数の信号を前記第一入力信号または前記第二入力信号として前記位相比較器に入力する発振手段と、を含む。

また、本発明によるＤＬＬ回路は、前記位相比較器と、クロック信号が入力されるクロック入力手段と、前記位相比較器から出力された誤差信号を平滑化するフィルタ手段と、前記フィルタ手段が平滑化した誤差信号に応じて、前記クロック入力手段に入力されたクロック信号を遅延し、該遅延したクロック信号を前記第一の入力信号または前記第二入力信号として前記位相比較器に入力する制御遅延手段と、を含む。

本発明によれば、消費電力および回路面積の増加を抑制しながら、位相差を判別することが可能になる。

本発明の第一の実施形態の位相比較器の構成を示した回路図である。 バイナリ型位相比較器の構成例を示した回路図である。 バイナリ型位相比較器の動作例を示した説明図である。 位相比較器の動作例を示した説明図である。 バイナリ型位相比較器単体の動作と、本発明の第一の実施形態の位相比較器の動作とを比較するための説明図である。 本発明の第二の実施形態の位相比較器の構成を示した回路図である。 位相比較器の他の動作例を示した説明図である。 本発明の第二の実施形態の位相比較器の他の構成を示した回路図である。 本発明の第三の実施形態の位相比較器の構成を示した回路図である。 バイナリ型位相比較器の他の構成例を示した回路図である。 バイナリ型位相比較器の他の動作例を示した説明図である。 本発明の第三の実施形態の位相比較器のより詳細な構成を示した回路図である。 本発明の第三の実施形態の位相比較器の他の構成を示した回路図である。 本発明の第三の実施形態の位相比較器の他の構成を示した回路図である。 本発明の第四の実施形態の位相比較器の他の構成を示した回路図である。 多ビット型位相比較器の構成例を示した回路図である。 多ビット型位相比較器の動作例を示した説明図である。 本発明の第四の実施形態の位相比較器のより詳細な構成を示した回路図である。 本発明の第五の実施形態の位相比較器の構成を示した回路図である。 本発明の第五の実施形態の位相比較器の動作例を示した説明図である。 本発明の第五の実施形態の位相比較器のより詳細な構成を示した回路図である。 本発明の第六の実施形態の位相比較器の構成を示した回路図である。 信号変換回路の構成例を示した回路図である。 信号変換回路の他の構成例を示した回路図である。 信号変換回路の動作例を示した回路図である。 可変遅延回路の構成例を示した回路図である。 制御ロジック回路の構成例を示した回路図である。 制御ロジック回路の動作例を説明するためのフローチャートである。 図２０で示した制御ロジック回路が用いられた位相比較器の動作例を示した説明図である。 本発明の第十の実施形態の位相比較器の構成例を示した回路図である。 本発明の第十の実施形態の位相比較器の動作例を示した説明図である。 本発明の第十の実施形態の位相比較器の動作例を説明するためのフローチャートである。 本発明の第十の実施形態の位相比較器の動作例を示した説明図である。 本発明の第十一の実施形態の位相比較器の動作を示した説明図である。 本発明の第十一の実施形態の位相比較器の動作を示した説明図である。 本発明の第十一の実施形態の位相比較器の動作を示した説明図である。 本発明の第十二の実施形態のＰＬＬ回路の構成を示したブロック図である。 本発明の第十三の実施形態のＤＬＬ回路の構成を示したブロック図である。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有する構成には同じ符号を付け、その説明を省略する場合がある。

図１は、本発明の第一の実施形態の位相比較器の構成を示した回路図である。図１において、位相比較器は、入力端子１および２と、可変遅延回路３と、バイナリ型位相比較器４と、乗算器５および６を有する重み付け回路と、出力端子７および８を有する出力部と、制御ロジック回路９とを含む。

入力端子１には、信号φ１が入力され、その入力された信号φ１が出力される。入力端子２には、信号φ２が入力され、その入力された信号φ２が出力される。信号φ１およびφ２は、クロック信号である。

なお、入力端子１は、第一入力手段の一例であり、信号φ１は、第一入力信号の一例である。また、入力端子２は、第二入力手段の一例であり、信号φ２は、第二入力信号の一例である。

可変遅延回路３は、調整手段の一例である。可変遅延回路３の入力端子には、入力端子２が接続され、信号φ２が入力される。また、可変遅延回路３の制御端子には、制御ロジック回路９から、遅延制御信号ＤＬＹが入力される。遅延制御信号ＤＬＹの値は、可変遅延回路３の遅延量を示す。なお、遅延制御信号ＤＬＹは、複数ビットの信号である。また、遅延量は、調整量の一例である。遅延量は、正の値でもよいし、０でもよいし、負の値でもよい。

可変遅延回路３は、信号φ２を遅延制御信号ＤＬＹが示す遅延量だけ遅延させることで、信号φ２の位相を調整して、遅延信号φ２’を生成する。具体的には、可変遅延回路３は、遅延量が正の場合、信号φ２の位相をその遅延量だけ遅らせ、遅延量が負の場合、信号φ２の位相をその遅延量の絶対値だけ進ませる。なお、遅延信号φ２’は、調整入力信号の一例である。

可変遅延回路３は、その生成した遅延信号φ２’を自己の出力端子から出力する。

バイナリ型位相比較器４は、判別手段の一例である。バイナリ型位相比較器４の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。また、バイナリ型位相比較器４の第二の入力端子には、可変遅延回路３の出力端子が接続され、遅延信号φ２’が入力される。

バイナリ型位相比較器４は、その入力された信号φ１の位相と遅延信号φ２’の位相とを比較して、信号φ１の位相と遅延信号φ２’の位相との前後関係を判別する。具体的には、バイナリ型位相比較器４は、信号φ１のエッジのタイミングと、遅延信号φ２’のエッジのタイミングとの前後関係を比較し、それらのタイミングの前後関係を、信号φ１の位相と遅延信号φ２’の位相との前後関係として判別する。

バイナリ型位相比較器４は、その位相の前後関係を示す判別結果をＥａｒｌｙ信号およびＬａｔｅ信号として出力する。具体的には、バイナリ型位相比較器４は、Ｅａｒｌｙ信号を自己の第一の出力端子から出力し、Ｌａｔｅ信号を自己の第二の出力端子から出力する。なお、Ｅａｒｌｙ信号およびＬａｔｅ信号のそれぞれは、１ビットのバイナリ値である。

ここで、ＨレベルのＥａｒｌｙ信号が、信号φ１の位相が遅延信号φ２’の位相より進んでいることを示し、ＨレベルのＬａｔｅ信号が、信号φ１の位相が遅延信号φ２’の位相より遅れていることを示す。

図２Ａは、バイナリ型位相比較器４の構成例を示した回路図である。図２Ａにおいて、バイナリ型位相比較器４は、入力端子４ａおよび４ｂと、フリップフロップ回路４ｃおよび４ｄと、出力端子４ｅおよび４ｆとを含む。

入力端子４ａには、信号φ１が入力され、その入力された信号φ１が出力される。入力端子４ｂには、遅延信号φ２’が入力され、その入力された遅延信号φ２’が出力される。

フリップフロップ回路４ｃのＤ入力端子には、入力端子４ａが接続され、信号φ１が入力される。また、フリップフロップ回路４ｃのＣＫ入力端子には、入力端子４ｂが接続され、遅延信号φ２’が入力される。フリップフロップ回路４ｃは、その入力された信号φ１を、その入力された遅延信号φ２’のエッジのタイミングで保持し、その保持した信号φ１をＥａｒｌｙ信号として自己のＱ端子から出力する。なお、エッジは、立ち上がりエッジでもよいし、立ち下がりエッジでもよい。以下では、エッジは、全て立ち上がりエッジとする。

また、フリップフロップ回路４ｄのＤ入力端子には、入力端子４ｂが接続され、遅延信号φ２’が入力される。また、フリップフロップ回路４ｄのＣＫ入力端子には、入力端子４ａが接続され、信号φ１が入力される。フリップフロップ回路４ｄは、遅延信号φ２’を信号φ１のエッジのタイミングで保持し、その保持した遅延信号φ２’をＬａｔｅ信号として自己のＱ端子から出力する。

出力端子４ｅには、フリップフロップ回路４ｃのＱ端子が接続され、Ｅａｒｌｙ信号が入力される。出力端子４ｅは、その入力されたＥａｒｌｙ信号を出力する。

出力端子４ｆには、フリップフロップ回路４ｄのＱ端子が接続され、Ｌａｔｅ信号が入力される。出力端子４ｆは、その入力されたＬａｔｅ信号を出力する。

これにより、図２Ｂで示すように、信号φ１の位相が遅延信号φ２’の位相より遅れている場合、Ｌａｔｅ信号がＨレベルになり、Ｅａｒｌｙ信号がＬレベルになる。また、信号φ１の位相が遅延信号φ２’の位相より進んでいる場合、Ｌａｔｅ信号がＬレベルになり、Ｅａｒｌｙ信号がＨレベルになる。

図１に戻る。乗算器５および６を有する重み付け回路は、バイナリ型位相比較器４から出力された判別結果に重み値を付与して、信号φ１の位相と信号φ２の位相との前後関係と、信号φ１およびφ２の位相差とを示す誤差信号を生成する。

乗算器５の入力端子には、バイナリ型位相比較器４の第一の出力端子が接続され、Ｅａｒｌｙ信号が入力される。また、乗算器５の制御端子には、制御ロジック回路９から重み付け制御信号ＭＥが入力される。

乗算器５は、その入力されたＥａｒｌｙ信号に、その入力された重み付け制御信号ＭＥの値を重み値として乗算して、Ｅａｒｌｙ’信号を生成する。乗算器５は、その生成したＥａｒｌｙ’信号を自己の出力端子から出力する。

乗算器６の入力端子には、バイナリ型位相比較器４の第二の出力端子が接続され、Ｌａｔｅ信号が入力される。また、乗算器６の制御端子には、制御ロジック回路９から重み付け制御信号ＭＬが入力される。

乗算器６は、その入力されたＬａｔｅ信号に、その入力された重み付け制御信号ＭＬの値を重み値として乗算して、Ｌａｔｅ’信号を生成する。乗算器５は、その生成したＬａｔｅ’信号を自己の出力端子から出力する。

Ｅａｒｌｙ’信号およびＬａｔｅ’信号が誤差信号となる。また、Ｅａｒｌｙ’信号またはＬａｔｅ’信号の値が、信号φ１およびφ２の位相差を示す。重み付け制御信号ＭＥおよびＭＬは、複数ビットの信号である。したがって、誤差信号も複数ビットの信号である。

なお、重み付け回路は、Ｅａｒｌｙ信号およびＬａｔｅ信号に重み値を乗算していたが、Ｅａｒｌｙ信号およびＬａｔｅ信号に重み値を付与する方法は、乗算に限らず適宜変更可能である。例えば、重み付け回路は、算術積や算術加算などを行う算術回路や、論理積（ＡＮＤ）回路、否定論理積（ＮＡＮＤ）回路、論理和（ＯＲ）回路および否定論理和（ＮＯＲ）回路などの論理回路のうち少なくともいずれか一つを含み、その重み付け回路に含まれる回路を使用して、判別結果に重み値を付与する。

出力端子７および８を有する出力部は、重み付け回路から出力された誤差信号を出力する。具体的には、出力端子７には、乗算器５の出力端子が接続され、Ｅａｒｌｙ信号が入力される。出力端子７は、その入力されたＥａｒｌｙ信号を出力する。また、出力端子８には、乗算器６の出力端子が接続され、Ｌａｔｅ信号が入力される。出力端子８は、その入力されたＬａｔｅ信号を出力する。

制御ロジック回路９は、制御手段の一例である。制御ロジック回路９は、遅延制御信号ＤＬＹを可変遅延回路３の制御端子に入力する。また、制御ロジック回路９は、重み付け制御信号ＭＥを乗算器５の制御端子に入力し、重み付け制御信号ＭＬを乗算器６の制御端子に入力する。

また、制御ロジック回路９には、Ｅａｒｌｙ信号およびＬａｔｅ信号が入力される。制御ロジック回路９は、そのＥａｒｌｙ信号およびＬａｔｅ信号に基づいて、遅延制御信号ＤＬＹが示す遅延量を調節する。

具体的には、制御ロジック回路９は、遅延量を、Ｅａｒｌｙ信号およびＬａｔｅ信号が示す前後関係が変化するような値に調節する。このとき、信号φ１と遅延信号φ２’の位相が最も近づくので、そのときの遅延量が、信号φ１およびφ２の位相差を表わすためである。

例えば、Ｅａｒｌｙ信号がＨレベルの場合、制御ロジック回路９は、遅延量を、Ｅａｒｌｙ信号がＬレベルに変化するまで徐々に小さくしていく。また、Ｌａｔｅ信号がＨレベルの場合、制御ロジック回路９は、遅延量を、Ｌａｔｅ信号がＬレベルに変化するまで、徐々に大きくしていく。

また、制御ロジック回路９は、遅延制御信号ＤＬＹが示す遅延量に応じて、重み付け制御信号ＭＥおよびＭＬの値を調節する。これにより、制御ロジック回路９は、遅延制御信号ＤＬＹが示す遅延量に応じて、重み付け回路が付与する重み値を調節することになる。

具体的には、遅延制御信号ＤＬＹが示す遅延量が正の場合、制御ロジック回路９は、その遅延量が大きいほど、重み付け制御信号ＭＬの値を大きくしていく。また、制御ロジック回路９は、重み付け制御信号ＭＥの値を０にする。

また、遅延制御信号ＤＬＹが示す遅延量が負または０の場合、制御ロジック回路９は、その遅延量の絶対値が大きいほど、重み付け制御信号ＭＥの値を大きくしていく。また、制御ロジック回路９は、重み付け制御信号ＭＬの値を０にする。

次に動作を説明する。

図３は、位相比較器の動作の一例を説明するための説明図である。なお、制御ロジック回路９は、遅延制御信号ＤＬＹが示す遅延量を０にした場合、重み付け制御信号ＭＥおよびＭＬの値を１にするものとする。

また、制御ロジック回路９が遅延制御信号ＤＬＹの示す遅延量を正にした場合に、信号φ１の位相が遅延信号φ２’の位相より遅れていると、信号φ１の位相は、信号φ２の位相より大きく遅れていることになる。この場合、バイナリ型位相比較器４から出力されるＬａｔｅ信号がＨレベルになる。

このとき、制御ロジック回路９は、重み付け制御信号ＭＬの値を１より大きくして、Ｌａｔｅ’信号の値を大きくする。ここで、制御ロジック回路９は、遅延量が大きいほど、重み付け制御信号ＭＬの値を大きくする。なお、制御ロジック回路９は、重み付け制御信号ＭＥを０にする。

また、制御ロジック回路９が遅延制御信号ＤＬＹの示す遅延量を０より小さくした場合に、信号φ１の位相が遅延信号φ２’の位相より進んでいると、信号φ１の位相は、信号φ２の位相より大きく進んでいることになる。この場合、バイナリ型位相比較器４から出力されるＥａｒｌｙ信号がＨレベルになる。

このとき、制御ロジック回路９は、重み付け制御信号ＭＥの値を１より大きくして、Ｅａｒｌｙ’信号の値を大きくする。ここで、制御ロジック回路９は、遅延量の絶対値が大きいほど、重み付け制御信号ＭＥの値を大きくする。なお、制御ロジック回路９は、重み付け制御信号ＭＬを０にする。

制御ロジック回路９がこのような制御を行うことで、Ｌａｔｅ’信号およびＥａｒｌｙ’信号が、信号φ１の位相と信号φ２の位相と前後関係だけでなく、信号φ１およびφ２の位相差を示す多ビット信号になる。このため、位相比較器は、信号φ１とφ２の位相差を示す誤差信号を出力することが可能になる。

図４は、バイナリ型位相比較器４単体の動作と、図１で示した位相比較器との動作を比較するための説明図である。

バイナリ型位相比較器４単体では、信号φ１およびφ２の位相差の大きさに関わらず、Ｅａｒｌｙ信号およびＬａｔｅ信号は、ＬレベルまたはＨレベルになる。

一方、図１で示した位相比較器では、可変遅延回路３の遅延量の絶対値が大きくなるほど、判別結果に付与される重み値が大きくなるので、信号φ１およびφ２の位相差が大きくなるほど、Ｅａｒｌｙ’信号またはＬａｔｅ’信号の値が大きくなる。したがって、Ｅａｒｌｙ’信号またはＬａｔｅ’の値が位相差を示すことになる。

次に効果を説明する。

本実施形態では、可変遅延回路３は、信号φ２の位相を調整して、遅延信号φ２’を生成する。バイナリ型位相比較器４は、信号φ１の位相と遅延信号φ２’の位相との前後関係を判別し、その前後関係を示す判別結果を出力する。制御ロジック回路９は、その判別結果が示す前後関係が変化するように、可変遅延回路３の遅延量を調節していき、その調節した遅延量に応じて、その判別結果に付与する重み値を決定する。重み付け回路は、その判別結果にその決定された重み値を付与する。出力部は、重み付け回路が重み値を付与した判別結果を、信号φ１の位相と信号φ２の位相との前後関係と、信号φ１およびφ２の位相差とを示す誤差信号として出力する。

この場合、可変遅延回路３の遅延量が、判別結果が示す前後関係が変化するように調節される。また、その遅延量に応じた重み値がその判別結果に付与される。この遅延量は、信号φ１およびφ２の位相差を表わすため、重み値が乗算された判別結果は、信号φ１およびφ２の位相差を示す。位相差をＮ段階の分解能で判別するためには、遅延量をＮ段階に調節すればよいので、Ｎ個のフリップフロップ回路やＮ個の遅延回路を設けなくてもよくなる。よって、回路数を抑制することが可能になるので、消費電力および回路面積を抑制することが可能になる。したがって、消費電力および回路面積の増加を抑制しながら、位相差を判別することが可能になる。

次に第二の実施形態について説明する。

図５Ａは、本実施形態の位相比較器の構成を示した回路図である。図５Ａにおいて、位相比較器は、図１で示した構成に加え、論理ゲート１０および１１を有する出力制御部をさらに含む。また、乗算器５および６の制御端子に入力される重み付け制御信号ＭＥおよびＭＬには、共通の信号が用いられる。以下、この共通の信号を、重み付け制御信号Ｍと称する。

論理ゲート１０の第一の入力端子には、乗算器５の出力端子が接続され、Ｅａｒｌｙ’信号が入力される。また、論理ゲート１０の第二の入力端子には、制御ロジック回路９からイネーブル信号ＥＮＥが入力される。

論理ゲート１０は、その入力されたイネーブル信号ＥＮＥのレベルが所定のレベルであると、Ｅａｒｌｙ’信号の値を０にする。なお、所定のレベルは、論理ゲート１０の種類に応じて定められる。

論理ゲート１１の第一の入力端子には、乗算器６の出力端子が接続され、Ｌａｔｅ’信号が入力される。また、論理ゲート１１の第二の入力端子には、制御ロジック回路９からイネーブル信号ＥＮＬが入力される。

論理ゲート１１は、その入力されたイネーブル信号ＥＮＬのレベルが特定のレベルであると、Ｌａｔｅ’信号の値を０にする。なお、特定のレベルは、論理ゲート１１の種類に応じて定められる。

制御ロジック回路９は、本実施形態では、可変遅延回路３の遅延量の絶対値に応じて、重み付け信号Ｍの値を調整する。具体的には、制御ロジック回路９は、可変遅延回路３の遅延量の絶対値が大きいほど、重み付け信号Ｍの値を大きくする。

ここで、図５Ｂで示すように、可変遅延回路３が信号φ２の位相を遅らせている場合、つまり、遅延制御信号ＤＬＹの値が正の場合に、Ｅａｒｌｙ信号がＨレベルになっても、信号φ１の位相が信号φ２の位相より進んでいるとは判別できない。

このとき、制御ロジック回路９は、出力端子７から出力されるＥａｒｌｙ’信号の値が０になるように、論理ゲート１０を制御する。具体的には、遅延制御信号ＤＬＹが正の値の場合にＥａｒｌｙ信号がＨレベルであると、制御ロジック回路９は、所定のレベルのイネーブル信号ＥＮＥを論理ゲート１０に入力して、論理ゲート１０にＥａｒｌｙ’信号の値を０にさせる。例えば、論理ゲート１０が論理積回路の場合、制御ロジック回路９は、Ｌレベルのイネーブル信号ＥＮＥを論理ゲート１０に入力する。

また、可変遅延回路３が信号φ２の位相を進ませている場合、つまり、遅延制御信号ＤＬＹの値が負の場合に、Ｌａｔｅ信号がＨレベルになっても、信号φ１の位相が信号φ２の位相より遅れているとは判別できない。

このとき、制御ロジック回路９は、出力端子８から出力されるＬａｔｅ’信号の値が０になるように、論理ゲート１１を制御する。具体的には、遅延制御信号ＤＬＹが負の値の場合にＬａｔｅ信号がＨレベルであると、制御ロジック回路９は、特定のレベルのイネーブル信号ＥＮＥを論理ゲート１１に出力して、論理ゲート１１にＬａｔｅ’信号の値を０にさせる。例えば、論理ゲート１１が論理積回路の場合、制御ロジック回路９は、Ｌレベルのイネーブル信号ＥＮＬを論理ゲート１１に入力する。

これにより、論理ゲート１０および１１を有する出力制御部は、可変遅延回路３が信号φ２の位相を遅らせている場合に、信号φ１の位相が信号φ２の位相より進んでいることを示す誤差信号が出力部から出力されるのを停止する。また、出力制御部は、可変遅延回路３が信号φ２の位相を進ませている場合に、信号φ１の位相が信号φ２の位相より遅れていることを示す誤差信号が出力部から出力されるのを停止することになる。

なお、論理ゲート１０および１１は、図５Ａでは、重み付け回路の後段に存在していたが、バイナリ型位相比較器４と重み付け回路とに介在してもよい。

図５Ｃは、論理ゲート１０および１１がバイナリ型位相比較器４と重み付け回路とに介在する位相比較器の構成を示した回路図である。

この場合、論理ゲート１０の第一の入力端子には、バイナリ型位相比較器４の第一の出力端子が接続され、Ｅａｒｌｙ信号が入力される。論理ゲート１０の第二の入力端子には、制御ロジック回路９からイネーブル信号ＥＮＥが入力される。

また、論理ゲート１１の第一の入力端子には、バイナリ型位相比較器４の第二の出力端子が接続され、Ｌａｔｅ信号が入力される。論理ゲート１１の第二の入力端子には、制御ロジック回路９からイネーブル信号ＥＮＬが入力される。

遅延制御信号ＤＬＹが正の値の場合にＥａｒｌｙ信号がＨレベルであると、制御ロジック回路９は、所定のレベルのイネーブル信号ＥＮＥを論理ゲート１０に出力して、論理ゲート１０にＥａｒｌｙ信号をＬレベルにさせる。

また、遅延制御信号ＤＬＹが負の値の場合にＬａｔｅ信号がＬレベルであると、制御ロジック回路９は、特定のレベルのイネーブル信号ＥＮＥを論理ゲート１１に出力して、論理ゲート１１にＬａｔｅ信号をＬレベルにさせる。

この場合でも、出力制御部は、可変遅延回路３が信号φ２の位相を遅らせている場合に、信号φ１の位相が信号φ２の位相より進んでいることを示す誤差信号が出力部から出力されるのを停止する。また、出力制御部は、可変遅延回路３が信号φ２の位相を進ませている場合に、信号φ１の位相が信号φ２の位相より遅れていることを示す誤差信号が出力部から出力されるのを停止することになる。

次に効果を説明する。

本実施形態では、出力制御部は、可変遅延回路３が信号φ２の位相を遅らせている場合に、信号φ１の位相が信号φ２の位相より進んでいることを示す誤差信号が出力部から出力されるのを停止する。また、出力制御部は、可変遅延回路３が信号φ２の位相を進ませている場合に、信号φ１の位相が信号φ２の位相より遅れていることを示す誤差信号が出力部から出力されるのを停止する。

この場合、信号φ１およびφ２の前後関係の判別が不確かなときに、その前後関係を示す判別結果が出力されることを抑制することが可能になる。

次に第三の実施形態について説明する。

図６は、本実施形態の位相比較器の構成を示した回路図である。図６において、位相比較器は、可変遅延回路３と、バイナリ型位相比較器４１とを含む。

図１で示したバイナリ型位相比較器４は、誤差信号として、Ｅａｒｌｙ信号およびＬａｔｅ信号を出力していたが、図６で示したバイナリ型位相比較器４１は、誤差信号として、Ｅａｒｌｙ／Ｌａｔｅ信号を出力する。Ｅａｒｌｙ／Ｌａｔｅ信号は、Ｈレベルの場合、信号φ１の位相が遅延信号φ２’の位相より進んでいることを示し、Ｌレベルの場合、信号φ１の位相が遅延信号φ２’の位相より遅れいていることを示す。なお、Ｅａｒｌｙ／Ｌａｔｅ信号は、Ｈレベルの場合、信号φ１の位相が遅延信号φ２’の位相より遅れていることを示し、Ｌレベルの場合、信号φ１の位相が遅延信号φ２’の位相より進んでいることを示してもよい。

図７Ａは、バイナリ型位相比較器４１の構成例を示した回路図である。図７Ａにおいて、バイナリ型位相比較器４１は、入力端子４１ａおよび４１ｂと、フリップフロップ回路４１ｃと、出力端子４１ｄとを含む。

入力端子４１ａには、信号φ１が入力され、その入力された信号φ１を出力する。入力端子４１ｂには、遅延信号φ２’が入力され、その入力された遅延信号φ２’を出力する。

フリップフロップ回路４１ｃのＤ入力端子には、入力端子４ａが接続され、信号φ１が入力される。また、フリップフロップ回路４１ｃのＣＫ入力端子には、入力端子４ｂが接続され、遅延信号φ２’が入力される。フリップフロップ回路４１ｃは、その入力された信号φ１を、その入力された遅延信号φ２’のエッジのタイミングで保持し、その保持した信号φ１を、Ｅａｒｌｙ／Ｌａｔｅ信号として自己のＱ端子から出力する。

出力端子４１ｄは、フリップフロップ回路４１ｃのＱ端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ信号が入力される。出力端子４１ｄは、その入力されたＥａｒｌｙ／Ｌａｔｅ信号を出力する。

これにより、図７Ｂで示すように、Ｅａｒｌｙ／Ｌａｔｅ信号は、信号φ１の位相が遅延信号φ２’の位相より遅れている場合に、Ｌレベルになり、信号φ１の位相が遅延信号φ２’の位相より進んでいる場合に、Ｈレベルになる。

図８は、本実施形態の位相比較器のより詳細な構成を示した回路図である。図８において、位相比較器は、入力端子１および２と、可変遅延回路３と、乗算器５および６と、出力端子７および８と、制御ロジック回路９と、分離部１２と、バイナリ型位相比較器４１とを含む。

バイナリ型位相比較器４１は、判別手段の一例である。バイナリ型位相比較器４１の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。また、バイナリ型位相比較器４１の第二の入力端子には、可変遅延回路３の出力端子が接続され、遅延信号φ２’が入力される。

バイナリ型位相比較器４１は、その入力された信号φ１の位相と遅延信号φ２’の位相とを比較して、信号φ１の位相と遅延信号φ２’の位相の前後関係を判別する。バイナリ型位相比較器４は、その前後関係を示す判別結果を、Ｅａｒｌｙ／Ｌａｔｅ信号として自己の出力端子から出力する。

分離部１２の入力端子には、バイナリ型位相比較器４１の出力端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ信号が入力される。

分離部１２は、その入力されたＥａｒｌｙ／Ｌａｔｅ信号から、Ｅａｒｌｙ信号とＬａｔｅ信号とを生成する。例えば、分離部１２は、Ｅａｒｌｙ／Ｌａｔｅ信号をＥａｒｌｙ信号として生成し、Ｅａｒｌｙ／Ｌａｔｅ信号のレベルを反転させた信号をＬａｔｅ信号として生成する。

分離部１２は、その生成したＥａｒｌｙ信号を、自己の第一の出力端子から出力し、その生成したＬａｔｅ信号を、自己の第二の出力端子から出力する。

乗算器５の入力端子には、分離部１２の第一の出力端子が接続され、Ｅａｒｌｙ信号が入力される。また、乗算器６の入力端子には、分離部１２の第二の出力端子が接続され、Ｌａｔｅ信号が入力される。

なお、分離部１２は、Ｅａｒｌｙ／Ｌａｔｅ信号は、単純に二つに分離し、その一方のＥａｒｌｙ／Ｌａｔｅ信号を自己の第一の出力端子から出力し、他方のＥａｒｌｙ／Ｌａｔｅ信号を自己の第二の出力端子から出力してもよい。この場合、乗算器６は、自己の入力端子に入力されたＥａｒｌｙ／Ｌａｔｅ信号を反転させて、Ｌａｔｅ信号を生成する。

また、本実施形態で説明した位相比較器は、図９Ａで示すように、第二の実施形態で説明した、論理ゲート１０および１１を有する出力制御部をさらに含んでいてもよい。さらに、出力制御部は、図９Ｂで示すように、分離部１２と重み付け回路とに介在してもよい。この場合、論理ゲート１０の第一の入力端子には、分離部１２の第一の出力端子が接続され、Ｅａｒｌｙ信号が入力される。また、論理ゲート１１の第一の入力端子には、分離部１２の第二の出力端子が接続され、Ｌａｔｅ信号が入力される。

次に効果を説明する。

本実施形態でも、第一の実施形態と同様に、消費電力および回路面積を抑制しながら、位相差を判別することが可能になる。また、バイナリ型位相比較器４１内のフリップフロップ回路の数が、図１で示したバイナリ型位相比較器４内のフリップフロップ回路の数より少ないので、消費電力および回路面積の増加をさらに抑制することが可能になる。

次に第四の実施形態について説明する。

図１０は、本実施形態の位相比較器の構成を示した回路図である。図１０において、位相比較器は、可変遅延回路３と、多ビット型位相比較器４２とを含む。

多ビット型位相比較器４２は、単体でも、信号φ１およびφ２の位相差を判別することが可能であるが、本実施形態では、可変遅延回路３を導入することで、その判別可能な位相差の分解能を向上させることと、その判別可能な位相差の範囲を大きくすることが可能になる。

図１１Ａは、多ビット型位相比較器４２の構成例を示した回路図である。図１１Ａにおいて、多ビット型位相比較器４２は、入力端子４２ａおよび４２ｂと、遅延回路４２ｃ１ないし４２ｃ５と、フリップフロップ回路４２ｄ１ないし４２ｄ６と、エンコーダ４２ｅと、出力端子４２ｆとを含む。

入力端子４２ａには、信号φ１が入力され、その入力された信号φ１が出力される。入力端子４２ｂには、遅延信号φ２’が入力され、その入力された遅延信号φ２’が出力される。

遅延回路４２ｃ１ないし４２ｃ５のそれぞれは、互いに直列に接続される。遅延回路４２ｃ１ないし４２ｃ５のそれぞれは、入力端子４２に入力された信号φ１を、予め定められた定遅延量だけ遅延する。以下、遅延回路４２ｃ１ないし４２ｃ５のそれぞれで遅延された信号φ１を、遅延量の少ない方（遅延回路４２ｃ１）から順に、信号φ１’、信号φ１’’、信号φ１’’’、信号φ１’’’’および信号φ１’’’’’と称する。

フリップフロップ回路４２ｄ１ないし４２ｄ６のそれぞれのＤ入力端子には、フリップフロップ回路４２ｄ１から順に、信号φ１、信号φ１’、信号φ１’’、信号φ１’’’、信号φ１’’’’および信号φ１’’’’’のそれぞれが入力される。

また、フリップフロップ回路４２ｄ１ないし４２ｄ６のそれぞれのＣＫ入力端子には、入力端子４２ｂが接続され、遅延信号φ２’が入力される。

フリップフロップ回路４２ｄ１ないし４２ｄ６のそれぞれは、自己のＤ入力端子に入力された信号を、自己のＣＫ入力端子に入力された遅延信号φ２’のエッジのタイミングで保持し、その保持した信号を、自己のＱ端子から出力する。

これにより、フリップフロップ回路４２ｄ１ないし４２ｄ６のそれぞれは、その入力された信号の位相が遅延信号φ２’の位相よりも進んでいる場合には、Ｈレベルの信号を出力し、その入力された信号の位相が遅延信号φ２’の位相よりも遅れている場合には、Ｌレベルの信号を出力する。

以下、フリップフロップ回路４２ｄｎから出力された信号を出力信号Ｑｍと称する。ｍは、１から６までの整数である。

この出力信号Ｑ１ないしＱ６は、信号φ１および遅延信号φ２’の位相差を、サーモメータコードで表したものになる。なお、サーモメータコードとは、Ｈレベルの信号の数で値を表したコードである。

エンコーダ４２ｅは、少なくともフリップフロップ回路の段数と同じ数の入力端子を有し、各入力端子には、フリップフロップ回路４２ｄ１ないし４２ｄ６のそれぞれのＱ端子が接続され、出力信号Ｑ１ないしＱ６のそれぞれが入力される。

エンコーダ４２ｅは、そのサーモメータコードである出力信号Ｑ１ないしＱ６をバイナリコードに変換して、出力信号Ｃｏｄｅ生成する。エンコーダ４２ｅは、出力信号Ｃｏｄｅを自己の出力端子から出力する。

なお、位相比較器が位相差を示す信号をサーモメータコードで出力する場合には、エンコーダ４２ｅはなくてもよい。また、サーモメータコードである出力信号Ｑ１ないしＱ６、または、出力信号Ｃｏｄｅが、信号φ１の位相と信号φ２の位相との前後関係と、信号φ１および遅延信号φ２’の位相差を示す判別結果となる。

図１１Ｂは、多ビット型位相比較器４２の動作例を示した説明図である。図１１Ｂで示したように、遅延信号φ２’のエッジが、信号φ１’’のエッジと信号φ１’’’のエッジとの間にある場合、出力信号Ｑ１ないしＱ３は、Ｈレベルになり、出力信号Ｑ４ないしＱ６は、Ｌレベルになる。この場合、Ｈレベルの数が３なので、エンコーダ４２ｅは、３を位相差として示す出力信号Ｃｏｄｅを生成する。

また、可変遅延回路３の遅延量は、信号φ２と遅延信号φ２’の位相差を示すので、この出力信号Ｃｏｄｅに、可変遅延回路３の遅延量に応じた重み値が加算されれば、その重み値が加算された出力信号Ｃｏｄｅ（出力信号Ｃｏｄｅ’と称する）の値が、信号φ１およびφ２の位相差を示すことになる。

多ビット型位相比較器４２が判別する位相差の分解能は、多ビット型位相比較器４２に含まれる遅延回路の１段あたりの遅延量（定遅延量）で決定される。このため、可変遅延回路３の遅延量が定遅延量よりも小さい単位で調整されれば、出力信号Ｃｏｄｅ’の値は、多ビット型位相比較器４２が判別する位相差の分解能より細かい値を有することになる。したがって、信号φ１およびφ２の位相差をより精度よく判別することが可能になる。

また、多ビット型位相比較器４２が検出可能な位相差の範囲は、多ビット型位相比較器４２に含まれる遅延回路の１段あたりの遅延量と遅延回路の段数との積で算出される値となる。以下、この値を検出可能範囲と称する。

例えば、信号φ１の位相が遅延信号φ２の位相より遅れていると、出力信号Ｑ１ないしＱ６の全てがＬレベルになるので、信号φ１およびφ２の位相差を判別することができない。

このような場合、可変遅延回路３が、遅延信号φ２’の位相を信号φ１の位相より遅らせることで、フリップフロップ回路４２ｄ１ないし４２ｄ６の出力信号Ｑ１ないしＱ６のいずれかをＨレベルにすれば、出力信号Ｃｏｄｅが位相差を示すことになる。したがって、出力信号Ｃｏｄｅ’にて信号φ１およびφ２の位相差を判別することが可能になる。

また、信号φ１の位相が遅延信号φ２’の位相より検出可能範囲以上に進んでいると、つまり、信号φ１’’’’’が遅延信号φ２’より進んでいると、そのフリップフロップ回路４２ｄ１ないし４２ｄ６の出力信号Ｑ１ないしＱ６の全てがＨレベルになるので、信号φ１およびφ２の位相差を判別することができない。

このような場合、可変遅延回路３が、遅延信号φ２’の位相を信号φ１’’’’’の位相より進ませることで、フリップフロップ回路４２ｄ１ないし４２ｄ６の出力信号Ｑ１ないしＱ６のいずれかをＬレベルにすれば、出力信号Ｃｏｄｅが位相差を示すことになる。したがって、出力信号Ｃｏｄｅ’にて、信号φ１およびφ２の位相差を判別することが可能になる。

図１２は、本実施形態の位相比較器のより詳細な構成を示した回路図である。図１２において、位相比較器は、入力端子１および２と、可変遅延回路３と、制御ロジック回路９と、加算器１３と、出力端子１４と、多ビット型位相比較器４２とを含む。

可変遅延回路３の遅延量は、多ビット型位相比較器４２が判別する位相差の分解能より小さい単位で設定可能である。

多ビット型位相比較器４２は、判別手段の一例である。多ビット型位相比較器４２の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。また、多ビット型位相比較器４２の第二の入力端子には、可変遅延回路３の出力端子が接続され、遅延信号φ２’が入力される。

多ビット型位相比較器４２は、その入力された信号φ１および遅延信号φ２’の位相差と、信号φ１の位相と遅延信号φ２’の位相の前後関係とを判別し、その判別した位相差および前後関係を示す出力信号Ｃｏｄｅを自己の出力端子から出力する。なお、出力信号Ｃｏｄｅは、複数ビットの信号である。

加算器１３は、重み付け手段の一例である。加算器１３の入力端子には、多ビット型位相比較器４２の出力端子が接続され、出力信号Ｃｏｄｅが入力される。また、加算器１３の制御端子には、制御ロジック回路９からバイアス信号Ｂｉａｓが入力される。

加算器１３は、その入力された出力信号Ｃｏｄｅに、その入力されたバイアス信号Ｂｉａｓ信号の値を重み値として加算することで、出力信号Ｃｏｄｅに重み値を付与する。加算器１３は、その重み値を付与した出力信号Ｃｏｄｅを、出力信号Ｃｏｄｅ’として自己の出力端子から出力する。

出力端子１４には、加算器１３の出力手段が接続され、出力信号Ｃｏｄｅ’が入力される。出力端子１４は、その入力された出力信号Ｃｏｄｅ’を出力する。

制御ロジック回路９は、バイアス信号Ｂｉａｓを加算器１３の制御端子に入力する。また、第一の実施形態と同様に、制御ロジック回路９は、遅延制御信号ＤＬＹを可変遅延回路３の制御端子に入力する。

また、制御ロジック回路９には、多ビット型位相比較器４２から出力信号Ｃｏｄｅが入力される。制御ロジック回路９は、その入力された出力信号Ｃｏｄｅに応じて、遅延制御信号ＤＬＹが示す遅延量を、多ビット型位相比較器４２が判別する位相差の分解能より小さい単位で調整する。

さらに、制御ロジック回路９は、信号φ１および遅延信号φ２’の位相差が、多ビット型位相比較器４２にて判別可能な検出可能範囲を超えている場合、その位相差がその検出可能範囲に含まれるように、可変遅延回路３の遅延量を調節する。

例えば、信号φ１の位相が遅延信号φ２’の位相より検出可能範囲以上に進んでいる場合、出力信号Ｃｏｄｅの値が最大値（図１１Ａで示した例では、６）になり、出力信号Ｃｏｄｅが、その位相差が検出可能範囲を超えていることを示すことになる。この場合、制御ロジック回路９は、出力信号Ｃｏｄｅの値が最大値より小さくなるまで、遅延制御信号ＤＬＹが示す遅延量を小さくしていく。

また、信号φ１の位相が遅延信号φ２’の位相より遅れていている場合、出力信号Ｃｏｄｅの値が０になり、出力信号が、その位相差が検出可能範囲を超えていることを示すことになる。この場合、制御ロジック回路９は、出力信号Ｃｏｄｅの値が０より大きくなるまで、遅延制御信号ＤＬＹが示す遅延量を大きくしていく。

次に効果を説明する。

本実施形態では、多ビット型位相比較器４２は、信号φ１の位相と遅延信号φ２の位相の前後関係に加え、信号φ１および遅延信号φ２’の位相差をさらに判別し、その判別した前後関係および位相差を示す出力信号Ｃｏｄｅを出力する。加算器１３は、その出力信号Ｃｏｄｅに重み値を加算して、出力信号Ｃｏｄｅ’を生成する。制御ロジック回路９は、出力信号Ｃｏｄｅに基づいて、可変遅延回路３の遅延量を、多ビット型位相比較器４２が判別する位相差の分解能より小さい単位で調節する。

この場合、出力信号Ｃｏｄｅ’の値を、多ビット型位相比較器４２が判別する位相差の分解能より細かい値にすることが可能になる。したがって、信号φ１およびφ２の位相差を、多ビット型位相比較器４２が判別する位相差の分解能より細かい値で判別することが可能になる。

また、制御ロジック回路９は、信号φ１および遅延信号φ２’の位相差が、多ビット型位相比較器４２にて判別可能な検出可能範囲を超えている場合、その位相差がその検出可能範囲に含まれるように、可変遅延回路３の遅延量を調節する。

この場合、多ビット型位相比較器４２が判別する位相差のダイナミックレンジより広い範囲で、信号φ１およびφ２の位相差を判別することができる。

また、本実施形態では、位相差のダイナミックレンジを広く確保することと、位相差の分解能を細かくすることの両方を行う場合でも、多ビット型位相比較器４２内のフリップフロップ回路の増加を抑制することができる。よって、消費電力および回路面積の増加を抑制することができる。

次に第五の実施形態について説明する。本実施形態では、データ信号と、クロック信号の位相差を検出することが可能な位相比較器について説明する。

図１３Ａは、本実施形態の位相比較器を示した回路図である。図１３Ａにおいて、位相比較器は、可変遅延回路３と、バイナリ型位相比較器４３とを含む。また、この位相比較器には、データ信号Ｄｉｎと、クロック信号ψ１、ψ２およびψ３とが入力される。クロック信号ψ１の位相は、クロック信号ψ２の位相より進んでおり、クロック信号ψ３の位相は、クロック信号ψ２の位相より遅れている。なお、データ信号Ｄｉｎは、第一信号の一例である。また、クロック信号ψ１は、先行信号の一例であり、クロック信号ψ２は、第二入力信号の一例であり、クロック信号ψ３は、後行信号の一例である。

可変遅延回路３は、クロック信号ψ２を遅延して、遅延クロック信号ψ２’を生成する。

バイナリ型位相比較器４３は、図１３Ｂのように遅延クロック信号ψ２’を用いて、データ信号Ｄｉｎの位相と遅延クロック信号ψ２’の位相の前後関係と、データ信号Ｄｉｎおよび遅延クロック信号ψ２’の位相差を判別する。

図１４は、本実施形態の位相比較器のより詳細な構成を示した回路図である。図１４において、位相比較器は、入力端子１、２ａ、２ｂおよび２ｃと、可変遅延回路３と、乗算器５および６と、制御ロジック回路９と、バイナリ型位相比較器４３とを含む。

入力端子１には、データ信号Ｄｉｎが入力される。入力端子２ａには、クロック信号ψ１が入力され、入力端子２ｂには、クロック信号ψ２が入力され、入力端子２ｃには、クロック信号ψ３が入力される。なお、データ信号Ｄｉｎは、本実施形態では、差動信号であるとしている。

可変遅延回路３の入力端子には、入力端子２ｂが接続され、クロック信号ψ２が入力される。可変遅延回路３は、クロック信号ψ２を自己の制御端子に入力された遅延制御信号ＤＬＹが示す遅延量だけ遅延させることで、クロック信号φ２の位相を調整して、遅延クロック信号ψ２’を生成する。可変遅延回路３は、その生成した遅延クロック信号ψ２’を自己の出力端子から出力する。

バイナリ型位相比較器４３は、保持回路４３ａないし４３ｃと、排他的論理和回路４３ｄおよび４３ｅを有する選択出力部とを含む。

保持回路４３ａないし４３ｃのそれぞれは、例えば、フリップフロップ回路やサンプリングラッチ回路などである。

保持回路４３ａの第一の入力端子には、入力端子１が接続され、データ信号Ｄｉｎが入力される。保持回路４３ａの第二の入力端子には、入力端子２ａが接続され、クロック信号ψ１が入力される。保持回路４３ａは、データ信号Ｄｉｎをクロック信号ψ１のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

保持回路４３ｂの第一の入力端子には、入力端子１が接続され、データ信号Ｄｉｎが入力される。保持回路４３ｂの第二の入力端子には、可変遅延回路３の出力端子が接続され、遅延クロック信号ψ２’が入力される。保持回路４３ｂは、データ信号Ｄｉｎを遅延クロック信号ψ２’のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

保持回路４３ｃの第一の入力端子には、入力端子１が接続され、データ信号Ｄｉｎが入力される。保持回路４３ｃの第二の入力端子には、入力端子２ｃが接続され、クロック信号ψ３が入力される。保持回路４３ｃは、データ信号Ｄｉｎをクロック信号ψ３のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

なお、保持回路４３ａは、第一保持手段の一例であり、保持回路４３ｂは、第二保持手段の一例であり、保持回路４３ｃは、第三保持手段の一例である。

排他的論理和回路４３ｄおよび４３ｅを有する選択出力部は、保持回路４３ａから出力されたデータ信号Ｄｉｎと、保持回路４３ｂから出力されたデータ信号Ｄｉｎとが互いに異なっていると、ＨレベルのＥａｒｌｙ信号を出力する。また、選択出力部は、保持回路４３ｂから出力されたデータ信号Ｄｉｎと、保持回路４３ｃから出力されたデータ信号Ｄｉｎと、が互いに異なっていると、ＨレベルのＬａｔｅ信号を出力する。

排他的論理和回路４３ｄの第一の入力端子には、保持回路４３ａの出力端子が接続され、クロック信号ψ１で保持されたデータ信号Ｄｉｎが入力される。排他的論理和回路４３ｄの第二の入力端子には、保持回路４３ｂの出力端子が接続され、遅延クロック信号ψ２’で保持されたデータ信号Ｄｉｎが入力される。

排他的論理和回路４３ｄは、自己の第一の入力端子に入力されたデータ信号Ｄｉｎと、自己の第二の入力端子に入力されたデータ信号Ｄｉｎとの排他的論理和を算出し、その算出結果を自己の出力端子からＥａｒｌｙ信号として出力する。

排他的論理和回路４３ｅの第一の入力端子には、保持回路４３ｂの出力端子が接続され、遅延クロック信号ψ２’で保持されたデータ信号Ｄｉｎが入力される。排他的論理和回路４３ｅの第二の入力端子には、保持回路４３ｃの出力端子が接続され、クロック信号ψ３で保持されたデータ信号Ｄｉｎが入力される。

排他的論理和回路４３ｅは、自己の第一の入力端子に入力されたデータ信号Ｄｉｎと、自己の第二の入力端子に入力されたデータ信号Ｄｉｎとの排他的論理和を算出し、その算出結果を自己の出力端子からＬａｔｅ信号として出力する。

ここで、遅延クロック信号ψ２’で保持されたデータ信号の値と、クロック信号ψ３で保持されたデータ信号の値とが異なっている場合、Ｌａｔｅ信号がＨレベルになるとする。

ここで、クロック信号ψ１で保持されたデータ信号Ｄｉｎの値と、遅延クロック信号ψ２’で保持されたデータ信号の値Ｄｉｎとが異なっている場合、データ信号Ｄｉｎのエッジのタイミングは、クロック信号ψ１のエッジのタイミングと、遅延クロック信号ψ２’のエッジのタイミングと間にあることになる。したがって、データ信号Ｄｉｎの位相が遅延クロック信号ψ２’の位相より進んでいることになる。

また、遅延クロック信号ψ２’で保持されたデータ信号の値と、クロック信号ψ３で保持されたデータ信号の値とが異なっている場合、データ信号Ｄｉｎのエッジのタイミングは、遅延クロック信号ψ２’のエッジのタイミングと、クロック信号ψ３のエッジのタイミングと間にあることになる。したがって、データ信号Ｄｉｎの位相が遅延クロック信号ψ２’の位相より遅れていることになる。

したがって、選択出力部は、データ信号Ｄｉｎの位相が遅延クロック信号ψ２’の位相より進んでいると、ＨレベルのＥａｒｌｙ信号を出力し、データ信号Ｄｉｎの位相が遅延クロック信号ψ２’の位相より遅れていると、ＨレベルのＬａｔｅ信号を出力することになる。

このため、第一の実施形態と同様に、制御ロジック回路９が可変遅延回路３の遅延量に応じて、重み付け制御信号の値を調整することで、重み付け部から、データ信号Ｄｉｎの位相とクロック信号ψ２の位相の前後関係と、データ信号Ｄｉｎおよびクロック信号ψ２の位相差とを示すＥａｒｌｙ’信号およびＬａｔｅ’信号を出力することができる。

次に効果について説明する。

本実施形態では、保持回路４３ａは、データ信号Ｄｉｎをクロック信号ψ１のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを出力する。保持回路４３ｂは、データ信号Ｄｉｎを遅延クロック信号ψ２’のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを出力する。保持回路４３ｃは、データ信号Ｄｉｎをクロック信号ψ３のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを出力する。選択出力部は、保持回路４３ａから出力されたデータ信号Ｄｉｎと、保持回路４３ｂから出力されたデータ信号Ｄｉｎとが互いに異なっていると、ＨレベルのＥａｒｌｙ信号を出力する。また、選択出力部は、保持回路４３ｂから出力されたデータ信号Ｄｉｎと、保持回路４３ｃから出力されたデータ信号Ｄｉｎと、が互いに異なっていると、ＨレベルのＬａｔｅ信号を出力する。

この場合、データ信号およびクロック信号の位相差を判別することができる。

次に第六の実施形態について説明する。

図１５は、本実施形態の位相比較器の構成を示した回路図である。図１５において、位相比較器は、図１４で示した構成に加えて、入力端子１５を含む。また、バイナリ型位相比較器４３は、図１４で示した構成に加えて、保持回路４３ｆないし４３ｈを含む。

入力端子１５には、クロック信号ψ４が入力される。なお、入力端子１５は、第三入力手段の一例である。

保持回路４３ｆの第一の入力端子には、保持回路４３ａの出力端子が接続され、クロック信号ψ１で保持されたデータ信号Ｄｉｎが入力される。保持回路４３ｈの第二の入力端子には、入力端子１５が接続され、クロック信号ψ４が入力される。保持回路４３ｈは、その入力されたデータ信号Ｄｉｎをクロック信号ψ４のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

保持回路４３ｇの第一の入力端子には、保持回路４３ｂの出力端子が接続され、遅延クロック信号ψ２’で保持されたデータ信号Ｄｉｎが入力される。保持回路４３ｇの第二の入力端子には、入力端子１５が接続され、クロック信号ψ４が入力される。保持回路４３ｇは、その入力されたデータ信号Ｄｉｎをクロック信号ψ４のエッジのタイミングで保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

保持回路４３ｈの第一の入力端子には、保持回路４３ｃの出力端子が接続され、クロック信号ψ３で保持されたデータ信号Ｄｉｎが入力される。保持回路４３ｈの第二の入力端子には、入力端子１５が接続され、クロック信号ψ４が入力される。保持回路４３ｈは、その入力されたデータ信号Ｄｉｎをクロック信号ψ４で保持し、その保持したデータ信号Ｄｉｎを自己の出力端子から出力する。

なお、保持回路４３ｅは、第四保持手段の一例であり、保持回路４３ｇは、第五保持手段の一例であり、保持回路４３ｈは、第六保持手段の一例である。

選択出力部の機能は、図１４で説明した機能において、保持回路４３ａを保持回路４３ｆに読み替え、保持回路４３ｂを保持回路４３ｇに読み替え、保持回路４３ｃを保持回路４３ｈに読み替えればよい。

次に効果を説明する。

本実施形態では、排他的論理和回路４３ｄおよび４３ｅに入力されるデータ信号Ｄｉｎのタイミングが揃う。このため、位相比較器から出力される出力信号Ｅａｒｌｙ’とＬａｔｅ’が有効となる時間範囲を広くすることが可能になる。

次に、第七の実施形態について説明する。

本実施形態では、図１、図５Ａ、図５Ｂ、図６、図８、図９Ａおよび図９Ｂで示した位相比較器が生成したＥａｒｌｙ’信号およびＬａｔｅ’信号を、図１０および図１２で示した位相比較器が生成した出力信号Ｃｏｄｅ’に変換するための信号変換回路を説明する。

図１６Ａおよび図１６Ｂは、信号変換回路の構成例を示した回路図である。なお、この信号変換回路は、図１、図５Ａ、図５Ｂ、図６、図８、図９Ａおよび図９Ｂで示した位相比較器の、乗算器５および６と、出力端子７および８とに介在させることができる。この場合、この位相比較器は、出力端子７および８の代わりに、図１２で示した位相比較器のように、出力端子１４を含む。

図１６Ａでは、信号変換回路は、セレクタ１６で構成される。

セレクタ１６の第一の入力端子には、乗算器５の出力端子が接続され、Ｅａｒｌｙ’信号が入力される。セレクタ１６の第二の入力端子には、乗算器６の出力端子が接続され、Ｌａｔｅ’信号が入力される。セレクタ１６は、その入力されたＬａｔｅ’信号の値を反転させる。

値が反転されたＬａｔｅ’信号の値が０より小さい場合、つまり、Ｌａｔｅ’信号の値が０より大きい場合、セレクタ１６は、値が反転されたＬａｔｅ’信号を、出力信号Ｃｏｄｅ’として自己の出力端子から出力する。

一方、Ｅａｒｌｙ’信号の値が０より大きい場合、セレクタ１６は、そのＥａｒｌｙ’信号を、出力信号Ｃｏｄｅ’として自己の出力端子から出力する。

図１６Ｂでは、信号変換回路は、加算器１７で構成される。

加算器１７の第一の入力端子には、乗算器５の出力端子が接続され、Ｅａｒｌｙ’信号が入力される。加算器１７の第二の入力端子には、乗算器６の出力端子が接続され、Ｌａｔｅ’信号が入力される。

加算器１７は、Ｌａｔｅ’信号の値を反転する。加算器１７は、その値を反転したＬａｔｅ’信号と、Ｅａｒｌｙ’信号とを加算し、その加算結果を、出力信号Ｃｏｄｅ’として自己の出力端子から出力する。

なお、セレクタ１６および加算器１７は、Ｌａｔｅ’信号の値を反転させていたが、Ｅａｒｌｙ’信号とＬａｔｅ’信号のどちらか一方の値を反転させればよい。

図１６Ａおよび図１６Ｂで示した信号変換回路を用いることで、図１７で示すように、Ｅａｒｌｙ’信号およびＬａｔｅ’信号を、一つの出力信号Ｃｏｄｅ’に変換することができる。なお、図１７では、横軸は、信号φ１およびφ２の位相差を示し、縦軸は、位相比較器から出力される信号の値を示す。

次に、第八の実施形態について説明する。本実施形態では、可変遅延回路３の構成例を説明する。

図１８は、可変遅延回路３の構成例を示した回路図である。図１８において、可変遅延回路３では、複数のトライ（３）ステートインバータ３１を含む。トライステートインバータ３１のそれぞれは、互いに並列に接続されている。

トライステートインバータ３１の入力端子には、可変遅延回路３の入力端子が接続され、信号φ２（または信号ψ２）が入力される。また、トライステートインバータ３１の出力端子には、可変遅延回路３の出力端子が接続される。さらに、トライステートインバータ３１は、二つの遅延制御端子を有し、各遅延制御端子には、制御ロジック回路９が接続され、遅延制御信号ＤＬＹが入力される。なお、トライステートインバータ３１のそれぞれが有する遅延制御端子が、可変遅延回路３の制御端子となる。

トライステートインバータ３１は、ｐＭＯＳトランジスタ３２および３３と、ｎＭＯＳトランジスタ３４および３５とを含む。

ｐＭｏｓトランジスタ３２では、ソース端子が電源と接続され、ドレイン端子がｐＭｏｓトランジスタ３３のソース端子に接続される。ｐＭｏｓトランジスタ３３では、ドレイン端子が、トライステートインバータ３１の出力端子とｎＭｏｓトランジスタ３４のドレイン端子とに接続される。ｎＭｏｓトランジスタ３４では、ソース端子が、ｎＭｏｓトランジスタ３５のドレイン端子に接続される。ｎＭｏｓトランジスタ３５では、ソース端子が接地される。

また、ｐＭｏｓトランジスタ３３のゲート端子と、ｎＭｏｓトランジスタ３４のゲート端子とが、トライステートインバータ３１の入力端子と接続される。ｐＭｏｓトランジスタ３２のゲート端子が、トライステートインバータ３１の一方の遅延制御端子と接続され、ｎＭｏｓトランジスタ３５のゲート端子が、トライステートインバータ３１の他方の遅延制御端子と接続される。

なお、ｐＭｏｓトランジスタ３２のゲート端子と、ｎＭｏｓトランジスタ３５のゲート端子とが、トライステートインバータ３１の入力端子と接続され、ｐＭｏｓトランジスタ３３のゲート端子が、トライステートインバータ３１の一方の遅延制御端子と接続され、ｎＭｏｓトランジスタ３４のゲート端子が、トライステートインバータ３１の他方の遅延制御端子と接続されてもよい。

これにより、トライステートインバータ３１のそれぞれの遅延制御端子に入力される遅延制御信号ＤＬＹの値に応じて、遅延量が変化する。制御ロジック回路９は、トライステートインバータ３１のそれぞれの遅延制御端子に入力する遅延制御信号ＤＬＹの値を調節して、可変遅延回路３の遅延量を調節する。

次に、第九の実施形態について説明する。本実施形態では、制御ロジック回路９の構成例を説明する。

図１９は、制御ロジック回路９の構成例を示した回路図である。図１９において、制御ロジック回路９は、ｎ−ｂｉｔＵＰ／Ｄｏｗｎカウンタ９１と、論理回路９２および９３とを有する決定部とを含む。

ｎ−ｂｉｔＵＰ／Ｄｏｗｎカウンタ（以下、カウンタと略す）９１は、カウント部の一例である。カウンタ９１の第一の入力端子には、バイナリ型位相比較器４の第一の出力端子が接続され、Ｅａｒｌｙ信号が入力される。カウンタ９１の第二の入力端子には、バイナリ型位相比較器４の第二の出力端子が接続され、Ｌａｔｅ信号が入力される。

カウンタ９１は、カウント値を保持する。なお、カウンタ９１は、遅延制御信号の値が０の場合に、カウント値を０に設定する。また、カウント値は、ｎビットで表され、負の値は、補数表現で表される。

カウンタ９１は、入力されたＥａｒｌｙ信号およびＬａｔｅ信号に基づいて、保持しているカウント値をカウントアップまたはカウントダウンさせる。

具体的には、カウンタ９１は、ＨレベルのＬａｔｅ信号が入力された場合には、カウント値をカウントアップし、ＨレベルのＥａｒｌｙ信号が入力された場合には、カウント値をカウントダウンする。

カウンタ９１は、そのカウントアップまたはカウントダウンしたカウント値に応じて、可変遅延回路３の遅延量Ｘを求める。具体的には、カウンタ９１は、そのカウント値が大きいほど、遅延量Ｘを大きく求める。本実施形態では、カウント値を可変遅延回路３の遅延量Ｘとして求める。なお、可変遅延回路３の遅延量を求める方法は、適宜変更可能である。例えば、カウンタ９１は、そのカウント値を定数倍した値を可変遅延回路３の遅延量Ｘを求めてもよい。

カウンタ９１は、その求めた遅延量Ｘを示すカウント信号ｎを自己の出力端子から出力する。なお、本実施形態では、カウンタ９１の出力端子と、可変遅延回路３の制御端子とが接続され、カウント信号ｎが、遅延制御信号ＤＬＹとして用いられる。

ここで、信号φ１の位相が遅延信号φ２’の位相より遅れている場合、Ｌａｔｅ信号がＨレベルになる。この場合、カウント値がカウントアップされる。したがって、遅延制御信号の値が大きくなり、可変遅延回路３の遅延量Ｘが大きくなる。よって、遅延信号φ２’の位相が遅れるので、信号φ１および遅延信号φ２’の位相差が小さくなる。

また、信号φ１の位相が遅延信号φ２’の位相より進んでいる場合、Ｅａｒｌｙ信号がＨレベルになる。この場合、カウント値がカウントダウンされる。したがって、遅延制御信号の値が小さくなり、可変遅延回路の遅延量Ｘが小さくなる。よって、遅延信号φ２’の位相が進むので、信号φ１および遅延信号φ２’の位相差が小さくなる。

論理回路９２の入力端子には、カウンタ９１の出力端子が接続され、カウント信号ｎが入力される。論理回路９２は、そのカウント信号ｎが示す遅延量Ｘに応じて重み付け制御信号ＭＥの値を決定し、その値を有する重み付け制御信号ＭＥを乗算器５の制御端子に入力する。

具体的には、遅延量Ｘが負の場合、論理回路９２は、遅延量Ｘの絶対値が大きくなるほど、重み付け制御信号ＭＥの値を大きくする。例えば、論理回路９２は、遅延量Ｘの絶対値を、重み付け制御信号ＭＥの値にする。

また、遅延量Ｘが０または正の場合、論理回路９２は、重み付け制御信号ＭＥの値を０に決定する。

論理回路９３の入力端子には、カウンタ９１の出力端子が接続され、カウント信号ｎが入力される。論理回路９３は、そのカウント信号ｎが示す遅延量Ｘに応じて重み付け制御信号ＭＬの値を決定し、その値の重み付け制御信号ＭＬを乗算器６の制御端子に入力する。

具体的には、遅延量Ｘが正の場合、論理回路９３は、遅延量Ｘが大きくなるほど、重み付け制御信号ＭＬの値を大きくする。例えば、論理回路９３は、遅延量Ｘを、重み付け制御信号ＭＬの値にする。

また、遅延量Ｘが負または０の場合、論理回路９３は、重み付け制御信号ＭＬの値を０に決定する。

次に制御ロジック回路９の動作を説明する。

図２０は、制御ロジック回路９の動作例を説明するためのフローチャートである。なお、図２０において、ＤＬＹは、カウント値であり、可変遅延回路３に入力される遅延制御信号の値である。また、ＭＥは、Ｅａｒｌｙ信号に付与される重み付け値であり、ＭＬはＬａｔｅ信号に付与する重み付け値である。

ステップＳ１では、制御ロジック回路９のカウンタ９１に、バイナリ型位相比較器４からＥａｒｌｙ信号およびＬａｔｅ信号が入力される。カウンタ９１は、そのＥａｒｌｙ信号およびＬａｔｅ信号のどちらがＨレベルかを判断する。カウンタ９１は、Ｅａｒｌｙ信号がＨレベルであると、ステップＳ２を実行し、カウンタ９１は、Ｌａｔｅ信号がＨレベルであると、ステップＳ３を実行する。

ステップＳ２では、カウンタ９１は、保持しているカウント値をカウントアップする。カウンタ９１は、そのカウントアップしたカウント値を遅延量Ｘとして求める。カウンタ９１は、遅延量Ｘを示すカウント信号ｎを遅延制御信号として可変遅延回路３の制御端子に入力すると共に、そのカウント信号ｎを論理回路９２および９３のそれぞれの入力端子に入力する。その後、ステップＳ４が実行される。

ステップＳ３では、カウンタ９１は、保持しているカウント値をカウントダウンする。カウンタ９１は、そのカウントダウンしたカウント値に応じて遅延量Ｘを求める。カウンタ９１は、遅延量Ｘを示すカウント信号ｎを遅延制御信号として可変遅延回路３の制御端子に入力すると共に、そのカウント信号ｎを論理回路９２および９３のそれぞれの入力端子に入力する。その後、ステップＳ４が実行される。

ステップ４では、論理回路９２は、そのカウント信号ｎが示す遅延量Ｘが負か否かを判断する。

遅延量Ｘが負の場合、論理回路９２は、遅延量Ｘの絶対値を値として有する重み付け制御信号ＭＬを生成する。一方、論理回路９２は、そのカウント信号ｎの値が０または正であると、値として０を有する重みづけ制御信号ＭＬを生成する。論理回路９２は、その生成した重みづけ制御信号を乗算器５の制御端子に入力する。

また、論理回路９３は、そのカウント信号ｎが示す遅延量Ｘが正か否かを判断する。論理回路９２は、遅延量Ｘが正であると、その遅延量を値として有する重み付け制御信号ＭＬを生成し、そのカウント信号ｎの値が負または０であると、値として０を有する重みづけ制御信号ＭＬを生成する。論理回路９２は、その生成した重みづけ制御信号ＭＬを乗算器６の制御端子に入力する。

以上の処理を、制御ロジック回路９がＬａｔｅ信号およびＥａｒｌｙ信号のレベルが変わるまで繰り返すことで、信号φ１と信号φ２の位相差の大きさに応じたＥａｒｌｙ’信号またはＬａｔｅ’信号を得ることができる。

次に効果を説明する。

本実施形態では、カウンタ９１は、カウント値を保持し、Ｅａｒｌｙ信号およびＬａｔｅ信号に基づいて、そのカウント値をカウントアップまたはカウントダウンする。また、カウンタ９１は、そのカウントアップまたはカウントダウンしたカウント値に応じて、可変遅延回路３の遅延量を調節する。決定部は、カウンタ９１が調節した遅延量に応じて重み値を決定する。

この場合、カウント値が、信号φ１の位相と遅延信号φ２の位相との前後関係を反映する。したがって、容易に、遅延量を、判別結果が示す前後関係が変化するような値に調節することができる。

図２１は、図２０で示した制御ロジック回路９が用いられた位相比較器の動作例を示した説明図である。図２１は、信号φ１の位相が信号φ２の位相より遅れている場合を示している。さらに、信号φ１およびφ２の位相差は、フィードバックループなどにより、徐々に小さくなっている。

先ず、信号φ１が信号φ２より遅れているので、Ｌａｔｅ信号がＨレベルになる。したがって、カウンタ９１は、カウンタ値をカウントアップしていく。これにより、可変遅延回路３の遅延量が徐々に大きくなっていくので、遅延信号φ２’の位相は、徐々に遅れていき信号φ１の位相に近づいていく。

これと同時に、Ｌａｔｅ信号に付与される重み値が増加していくので、Ｌａｔｅ’信号の値が大きくなっていく。これにより、Ｌａｔｅ’信号は、信号φ１の位相が信号φ２の位相より大きく遅れていることを示すことになる。

その後、遅延信号φ２’の位相は、遅れていき、信号φ１の位相を超えて、信号φ１の位相より遅れる。すると、Ｅａｒｌｙ信号がＨレベルとなり、Ｌａｔｅ信号がＬレベルとなる。このとき、カウンタ９１は、カウント値をカウントダウンする。これにより、可変遅延回路３の遅延量が小さくなり、遅延信号φ２’の位相が信号φ１より進み、Ｅａｒｌｙ信号がＬレベルとなり、Ｌａｔｅ信号がＨレベルとなる。

以降、Ｅａｒｌｙ信号とＬａｔｅ信号が交互にＨレベルになる。

このような状況では、Ｌａｔｅ信号がＨレベルのときのＬａｔｅ’信号が信号φ１およびφ２の位相差を示す。しかしながら、Ｅａｒｌｙ信号がＨレベルになっているときには、Ｌａｔｅ信号がＬレベルになるので、Ｌａｔｅ’信号の値が０になる。したがって、信号φ１の位相が信号φ２の位相より遅れている場合でも、Ｌａｔｅ’信号の値が０となり、Ｌａｔｅ’信号が、信号φ１およびφ２の位相差を示さなくなるという問題が生じる。

次に、第十の実施形態として、上記の問題を解決することが可能な位相比較器について説明する。

図２２Ａは、本実施形態の位相比較器を示した回路図である。図２２Ａにおいて、位相比較器は、入力端子１および２と、可変遅延回路３と、乗算器５ａないし５ｃと、乗算器６ａないし６ｃと、出力端子７および８と、制御ロジック回路９と、分離部１２ａないし１２ｃと、遅延回路１８および１９と、マルチプレクサ２０および２１とを有する選択部と、バイナリ型位相比較器４４ないし４６とを含む。また、制御ロジック回路９は、カウンタ９１と、論理回路９２および９３とを含む。なお、乗算器５ａないし５ｃと、乗算器６ａないし６ｃとが重み付け部を構成する。出力端子７および８と、マルチプレクサ２０および２１とが出力部を構成する。

遅延回路１８の入力端子には、可変遅延回路３の出力端子が接続され、遅延信号φ２’が入力される。遅延回路１８は、その遅延信号φ２’を予め定められた所定遅延量だけ遅延して、遅延信号φ２’’を生成する。遅延回路１８は、その生成した遅延信号φ２’’を自己の出力端子から出力する。

遅延回路１９の入力端子には、遅延回路１８の出力端子が接続され、遅延信号φ２’が入力される。遅延回路１９は、その遅延信号φ２’’を予め定められた特定遅延量だけ遅延して、遅延信号φ２’’’を生成する。遅延回路１９は、その生成した遅延信号φ２’’’を自己の出力端子から出力する。なお、特定遅延量および所定遅延量は、互いに等しく、かつ、可変遅延回路３の遅延量の調節可能な単位と等しいことが望ましい。

遅延信号φ２’、φ２’’およびφ２’’’の位相は、図２２Ｂで示すように、可変遅延回路３の遅延量に応じて変動する。なお、遅延回路１８は、第一遅延手段の一例であり、遅延回路１９は、第二遅延手段の一例である。

バイナリ型位相比較器４４の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。バイナリ型位相比較器４４の第二の入力端子には、可変遅延回路３の出力端子が接続され、遅延信号φ２’が入力される。

バイナリ型位相比較器４４は、その信号φ１の位相と、遅延信号φ２’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ１信号を自己の出力端子から出力する。なお、Ｅａｒｌｙ／Ｌａｔｅ１信号は、Ｈレベルの場合、信号φ１の位相が遅延信号φ２’の位相より進んでいることを示し、Ｌレベルの場合、信号φ１の位相が遅延信号φ２’の位相より遅れいていることを示す。

バイナリ型位相比較器４５の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。バイナリ型位相比較器４５の第二の入力端子には、遅延回路１８の出力端子が接続され、遅延信号φ２’’が入力される。

バイナリ型位相比較器４５は、その信号φ１の位相と、遅延信号φ２’’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ２信号を自己の出力端子から出力する。なお、Ｅａｒｌｙ／Ｌａｔｅ２信号は、Ｈレベルの場合、信号φ１の位相が遅延信号φ２’’の位相より進んでいることを示し、Ｌレベルの場合、信号φ１の位相が遅延信号φ２’’の位相より遅れいていることを示す。

バイナリ型位相比較器４６の第一の入力端子には、入力端子１が接続され、信号φ１が入力される。バイナリ型位相比較器４６の第二の入力端子には、遅延回路１９の出力端子が接続され、遅延信号φ２’’’が入力される。

バイナリ型位相比較器４６は、その信号φ１の位相と、遅延信号φ２’’’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ３信号を自己の出力端子から出力する。なお、Ｅａｒｌｙ／Ｌａｔｅ３信号は、Ｈレベルの場合、信号φ１の位相が遅延信号φ２’’’の位相より進んでいることを示し、Ｌレベルの場合、信号φ１の位相が遅延信号φ２’’’の位相より遅れいていることを示す。

なお、バイナリ型位相比較器４４は、第一判定手段の一例であり、バイナリ型位相比較器４５は、第二判定手段の一例であり、バイナリ型位相比較器４６は、第三判定手段の一例である。また、Ｅａｒｌｙ／Ｌａｔｅ１信号は、第一判別結果の一例であり、Ｅａｒｌｙ／Ｌａｔｅ２信号は、第二判別結果の一例であり、Ｅａｒｌｙ／Ｌａｔｅ３信号は、第三判別結果の一例である。

分離部１２ａの入力端子は、バイナリ型位相比較器４４の出力端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ１信号が入力される。分離部１２ａは、その入力されたＥａｒｌｙ／Ｌａｔｅ１信号から、Ｅａｒｌｙ１信号とＬａｔｅ１信号とを生成し、その生成したＥａｒｌｙ１信号を、自己の第一の出力端子から出力し、その生成したＬａｔｅ１信号を、自己の第二の出力端子から出力する。

分離部１２ｂの入力端子は、バイナリ型位相比較器４５の出力端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ２信号が入力される。分離部１２ｂは、その入力されたＥａｒｌｙ／Ｌａｔｅ２信号から、Ｅａｒｌｙ２信号とＬａｔｅ２信号とを生成し、その生成したＥａｒｌｙ２信号を、自己の第一の出力端子から出力し、その生成したＬａｔｅ２信号を、自己の第二の出力端子から出力する。

分離部１２ｃの入力端子は、バイナリ型位相比較器４６の出力端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ３信号が入力される。分離部１２ｃは、その入力されたＥａｒｌｙ／Ｌａｔｅ３信号から、Ｅａｒｌｙ３信号とＬａｔｅ３信号とを生成し、その生成したＥａｒｌｙ３信号を、自己の第一の出力端子から出力し、その生成したＬａｔｅ３信号を、自己の第二の出力端子から出力する。

なお、分離部１２ａないし１２ｃは、Ｅａｒｌｙ１信号およびＬａｔｅ１信号、Ｅａｒｌｙ２信号およびＬａｔｅ２信号、または、Ｅａｒｌｙ３信号およびＬａｔｅ３信号を、分離部１２がＥａｒｌｙ信号およびＬａｔｅ信号を生成する方法と同じ方法で生成することができる。

乗算器５ａの入力端子には、分離部１２ａの第一の出力端子が接続され、Ｅａｒｌｙ１信号が入力される。乗算器５ａの制御端子には、制御ロジック回路９から重み付け制御信号ＭＥ１が入力される。乗算器５ａは、その入力されたＥａｒｌｙ１信号に、その入力された重み付け制御信号ＭＥ１の値を重み値として乗算して、Ｅａｒｌｙ１’信号を生成する。乗算器５ａは、その生成したＥａｒｌｙ１’信号を自己の出力端子から出力する。

乗算器５ｂの入力端子には、分離部１２ｂの第一の出力端子が接続され、Ｅａｒｌｙ２信号が入力される。乗算器５ｂの制御端子には、制御ロジック回路９から重み付け制御信号ＭＥ２が入力される。乗算器５ｂは、その入力されたＥａｒｌｙ２信号に、その入力された重み付け制御信号ＭＥ２の値を重み値として乗算して、Ｅａｒｌｙ２’信号を生成する。乗算器５ｂは、その生成したＥａｒｌｙ２’信号を自己の出力端子から出力する。

乗算器５ｃの入力端子には、分離部１２ｃの第一の出力端子が接続され、Ｅａｒｌｙ３信号が入力される。乗算器５ｃの制御端子には、制御ロジック回路９から重み付け制御信号ＭＥ３が入力される。乗算器５ｃは、その入力されたＥａｒｌｙ３信号に、その入力された重み付け制御信号ＭＥ３の値を重み値として乗算して、Ｅａｒｌｙ３’信号を生成する。乗算器５ｃは、その生成したＥａｒｌｙ３’信号を自己の出力端子から出力する。

乗算器６ａの入力端子には、分離部１２ａの第二の出力端子が接続され、Ｌａｔｅ１信号が入力される。乗算器６ａの制御端子には、制御ロジック回路９から重み付け制御信号ＭＬ１が入力される。乗算器６ａは、その入力されたＬａｔｅ１信号に、その入力された重み付け制御信号ＭＬ１の値を重み値として乗算して、Ｌａｔｅ１’信号を生成する。乗算器６ａは、その生成したＬａｔｅ１’信号を自己の出力端子から出力する。

乗算器６ｂの入力端子には、分離部１２ｂの第二の出力端子が接続され、Ｌａｔｅ２信号が入力される。乗算器６ｂの制御端子には、制御ロジック回路９から重み付け制御信号ＭＬ２が入力される。乗算器６ｂは、その入力されたＬａｔｅ２信号に、その入力された重み付け制御信号ＭＬ２の値を重み値として乗算して、Ｌａｔｅ２’信号を生成する。乗算器６ｂは、その生成したＬａｔｅ２’信号を自己の出力端子から出力する。

乗算器６ｃの入力端子には、分離部１２ｃの第二の出力端子が接続され、Ｌａｔｅ３信号が入力される。乗算器６ｃの制御端子には、制御ロジック回路９から重み付け制御信号ＭＬ３が入力される。乗算器６ｃは、その入力されたＬａｔｅ３信号に、その入力された重み付け制御信号ＭＬ３の値を重み値として乗算して、Ｌａｔｅ３’信号を生成する。乗算器６ｃは、その生成したＬａｔｅ３’信号を自己の出力端子から出力する。

これにより、重み付け部は、第一判別結果、第二判別結果および第三判別結果のそれぞれに制御ロジック回路が決定した重み値を付与することになる。

マルチプレクサ２０の第一の入力端子には、乗算器５ａの出力端子が接続され、Ｅａｒｌｙ１信号が入力される。マルチプレクサ２０の第二の入力端子には、乗算器５ｂの出力端子が接続され、Ｅａｒｌｙ２信号が入力される。マルチプレクサ２０の第三の入力端子には、乗算器５ｃの出力端子が接続され、Ｅａｒｌｙ３信号が入力される。

マルチプレクサ２０は、その入力されたＥａｒｌｙ１信号ないしＥａｒｌｙ３信号のうち、最も値の大きい信号を、Ｅａｒｌｙ信号として自己の出力端子から出力する。

マルチプレクサ２１の第一の入力端子には、乗算器６ａの出力端子が接続され、Ｌａｔｅ１信号が入力される。マルチプレクサ２１の第二の入力端子には、乗算器６ｂの出力端子が接続され、Ｌａｔｅ２信号が入力される。マルチプレクサ２１の第三の入力端子には、乗算器６ｃの出力端子が接続され、Ｌａｔｅ３信号が入力される。

マルチプレクサ２１は、その入力されたＬａｔｅ１信号ないしＬａｔｅ３信号のうち、最も値の大きい信号を、Ｌａｔｅ信号として自己の出力端子から出力する。

出力端子７は、マルチプレクサ２０の出力端子が接続され、Ｅａｒｌｙ信号が入力される。また、出力端子８は、マルチプレクサ２１の出力端子が接続され、Ｌａｔｅ信号が入力される。

これにより、出力端子７および８と、マルチプレクサ２０および２１を有する出力部は、重み付け部が重み値を付与した第一判別結果、第二判別結果および第三判別結果のうち、最も位相差が大きいことを示し信号を誤差信号として出力することになる。

カウンタ９１の第一の入力端子には、バイナリ型位相比較器４５の第一の出力端子が接続され、Ｅａｒｌｙ／Ｌａｔｅ２信号が入力される。

カウンタ９１は、Ｅａｒｌｙ／Ｌａｔｅ２信号がＨレベルの場合には、カウント値をカウントアップし、Ｅａｒｌｙ／Ｌａｔｅ２信号がＬレベルの場合には、カウント値をカウントダウンする。

論理回路９２は、カウント信号ｎが示す遅延量Ｘに応じて重み付け制御信号ＭＥ１ないしＭＥ３の値を決定する。

具体的には、遅延量Ｘが負の場合、論理回路９２は、遅延量Ｘの絶対値が大きくなるほど、重み付け制御信号ＭＥ１ないしＭＥ３の値を大きくする。このとき、重み付け制御信号ＭＥ１の値より重み付け制御信号ＭＥ２の値を大きくし、重み付け制御信号ＭＥ２の値より重み付け制御信号ＭＥ３の値を大きくすることが望ましい。

例えば、論理回路９２は、重み付け制御信号ＭＥ１の値を、遅延量Ｘの絶対値から１を引いた値に決定し、重み付け制御信号ＭＥ２の値を、遅延量Ｘの絶対値に決定し、重み付け制御信号ＭＥ３の値を、遅延量Ｘの絶対値に１を加えた値に決定する。

また、遅延量Ｘが０または正の場合、論理回路９２は、重み付け制御信号ＭＥ１ないしＭＥ３のそれぞれの値を０に決定する。

論理回路９２は、その値を決定した重み付け制御信号ＭＥ１を乗算器５ａの制御端子に入力し、その値を決定した重み付け制御信号ＭＥ２を乗算器５ｂの制御端子に入力し、その値を決定した重み付け制御信号ＭＥ３を乗算器５ｃの制御端子に入力する。

論理回路９３は、カウント信号ｎが示す遅延量Ｘに応じて重み付け制御信号ＭＬ１ないしＭＬ３の値を決定する。

具体的には、遅延量Ｘが正の場合、論理回路９３は、遅延量Ｘが大きくなるほど、重み付け制御信号ＭＬ１ないしＭＬ３の値を大きくする。このとき、重み付け制御信号ＭＬ３の値より重み付け制御信号ＭＥ２の値を大きくし、重み付け制御信号ＭＥ２の値より重み付け制御信号ＭＥ１の値を大きくすることが望ましい。

例えば、論理回路９３は、重み付け制御信号ＭＬ１の値を、遅延量Ｘに１を加えた値に決定し、重み付け制御信号ＭＬ２の値を、遅延量Ｘに決定し、重み付け制御信号ＭＬ３の値を、遅延量Ｘから１を引いた値に決定する。

また、遅延量Ｘが負または０の場合、論理回路９２は、重み付け制御信号ＭＥ１ないしＭＥ３のそれぞれの値を０に決定する。

論理回路９３は、その値を決定した重み付け制御信号ＭＬ１を乗算器６ａの制御端子に入力し、その値を決定した重み付け制御信号ＭＬ２を乗算器６ｂの制御端子に入力し、その値を決定した重み付け制御信号ＭＬ３を乗算器６ｃの制御端子に入力する。

次に動作を説明する。図２３は、本実施形態の位相比較器の動作を説明するためのフローチャートである。

ステップＴ１では、制御ロジック回路９のカウンタ９１に、バイナリ型位相比較器４５からＥａｒｌｙ／Ｌａｔｅ２信号が入力される。カウンタ９１は、そのＥａｒｌｙ／Ｌａｔｅ２信号がＨレベルかＬレベルかを判断する。カウンタ９１は、Ｅａｒｌｙ／Ｌａｔｅ２信号がＨレベルであると、ステップＴ２を実行し、カウンタ９１は、Ｅａｒｌｙ／Ｌａｔｅ２信号がＬレベルであると、ステップＴ３を実行する。

ステップＴ２では、カウンタ９１は、保持しているカウント値をカウントアップする。カウンタ９１は、そのカウントアップしたカウント値に応じて遅延量Ｘを求める。カウンタ９１は、遅延量Ｘを示すカウント信号ｎを遅延制御信号ＤＬＹとして可変遅延回路３の制御端子に入力すると共に、そのカウント信号ｎを論理回路９２および９３のそれぞれの入力端子に入力する。その後、ステップＴ４が実行される。

ステップＴ３では、カウンタ９１は、保持しているカウント値をカウントダウンする。カウンタ９１は、そのカウントダウンしたカウント値に応じて遅延量Ｘを求める。カウンタ９１は、遅延量Ｘを示すカウント信号ｎを遅延制御信号ＤＬＹとして可変遅延回路３の制御端子に入力すると共に、そのカウント信号ｎを論理回路９２および９３のそれぞれの入力端子に入力する。その後、ステップＴ４が実行される。

ステップＴ４では、論理回路９２は、そのカウント信号ｎが示す遅延量Ｘが負か否かを判断する。

遅延量Ｘが負の場合、論理回路９２は、重み付け制御信号ＭＥ１の値を、遅延量Ｘの絶対値から１を引いた値に決定し、重み付け制御信号ＭＥ２の値を、遅延量Ｘの絶対値に決定し、重み付け制御信号ＭＥ３の値を、遅延量Ｘの絶対値に１を加えた値に決定する。一方、遅延量Ｘが０または正の場合、論理回路９２は、重み付け制御信号ＭＥ１ないしＭＥ３のそれぞれの値を０に決定する。

論理回路９２は、その決定した値を有する重み付け制御信号ＭＥ１ないしＭＥ３を生成し、重み付け制御信号ＭＥ１を乗算器５ａの制御端子に入力し、重み付け制御信号ＭＥ２を乗算器５ｂの制御端子に入力し、重み付け制御信号ＭＥ３を乗算器６ｃの制御端子に入力する。

また、論理回路９３は、そのカウント信号ｎが示す遅延量Ｘが正か否かを判断する。

遅延量Ｘが正の場合、論理回路９３は、重み付け制御信号ＭＬ１の値を、遅延量Ｘから１を引いた値に決定し、重み付け制御信号ＭＬ２の値を、遅延量Ｘに決定し、重み付け制御信号ＭＬ３の値を、遅延量Ｘに１を加えた値に決定する。一方、遅延量Ｘが負または０の場合、論理回路９３は、重み付け制御信号ＭＬ１ないしＭＬ３のそれぞれの値を０に決定する。

論理回路９３は、その決定した値を有する重み付け制御信号ＭＬ１ないしＭＬ３を生成し、重み付け制御信号ＭＬ１を乗算器６ａの制御端子に入力し、重み付け制御信号ＭＬ２を乗算器６ｂの制御端子に入力し、重み付け制御信号ＭＬ３を乗算器６ｃの制御端子に入力する。

図２４は、本実施形態の動作例を示した説明図である。図２４は、信号φ１の位相が信号φ２の位相より遅れている場合を示している。

遅延信号φ２’、φ２’’およびφ２’’’の位相が遅れていき、信号φ２’’の位相が信号φ１の位相より遅れると、その後、Ｅａｒｌｙ２信号とＬａｔｅ２信号が交互にＨレベルになる。

このとき、Ｌａｔｅ２信号がＬレベルになっても、Ｌａｔｅ１信号がＨレベルになるので、Ｌａｔｅ２’信号の値が０になっても、Ｌａｔｅ１’信号の値が０より大きくなる。したがって、マルチプレクサ２１からそのＬａｔｅ１’信号がＬａｔｅ’信号として出力される。よって、Ｌａｔｅ’信号が、信号φ１およびφ２の位相差を示さなくなるという問題を解決することができる。

次に効果を説明する。

本実施形態では、遅延回路１８は、遅延信号φ２’を所定遅延量だけ遅延して、遅延信号φ２’’を生成する。遅延回路１９は、その遅延信号φ２’’を予め定められた特定遅延量だけ遅延して、遅延信号φ２’’’を生成する。バイナリ型位相比較器４４は、信号φ１の位相と、遅延信号φ２’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ１信号を出力する。バイナリ型位相比較器４５は、信号φ１の位相と、遅延信号φ２’’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ２信号を出力する。バイナリ型位相比較器４６は、その信号φ１の位相と、遅延信号φ２’’’の位相との前後関係を判別し、その前後関係を示すＥａｒｌｙ／Ｌａｔｅ３信号を出力する。重み付け部は、第一判別結果、第二判別結果および第三判別結果のそれぞれに制御ロジック回路が決定した重み値を付与する。出力端子７および８と、マルチプレクサ２０および２１を有する出力部は、重み付け部が重み値を付与した第一判別結果、第二判別結果および第三判別結果のうち、最も位相差が大きいことを示し信号を誤差信号として出力することになる。

この場合、重み値を付与された第二判別結果が信号φ１およびφ２の位相差を示さなくなる場合でも、信号φ１およびφ２の位相差を示すような誤差信号を出力することができる。

次に第十一の実施形態について説明する。

位相比較器がＰＬＬ回路などクロック生成回路で用いられると、フィードバックループ信号φ１およびφ２の位相差がなくなるように、信号φ１およびφ２の位相がロックされる。このような状況では、遅延信号φ２’の位相を故意に変動させることで、信号φ１およびφ２の位相差をより細かく判別することができる。

これを実現するために、制御ロジック回路９のカウンタ９１は、遅延信号φ２’の位相を変動する変動制御信号が入力されると、可変遅延回路３の遅延量を変動させる。このとき、その遅延量の平均値は０であることが望ましい。

例えば、制御ロジック回路９は、図２５Ａに示すように、その遅延量をランダムに変動させる。

また、制御ロジック回路９は、その遅延量を、第一の閾値まで徐々に変動させ、その後、第二の閾値まで徐々に変動させる処理を繰り返してもよい。例えば、制御ロジック回路９は、図２５Ｂに示すように、その遅延量を三角波状に変動させてもよいし、図２５Ｃに示すように、その遅延量を正弦波状に変動させてもよい。

この場合、遅延制御信号ＤＬＹが示す遅延量を変動させた場合に、Ｅａｒｌｙ信号がＨレベルとなる回数と、Ｌａｔｅ信号がＨレベルとなる回数との大小関係から、信号φ１およびφ２の位相差をより細かく判別することができる。例えば、Ｌａｔｅ信号がＨレベルとなる回数が、Ｅａｒｌｙ信号がＨレベルとなる回数より少しだけ多いと、信号φ１は、信号φ２より少しだけ遅れていることになる。このように故意に遅延信号φ２の位相を変動させることで、信号φ１とφ２の位相差をより細かく判別することができる。

次に効果を説明する。

本実施形態では、制御ロジック回路９は、変動制御信号が入力された場合、可変遅延回路３の遅延量の平均値が０になるように、その遅延量を変動させる。

この場合、信号φ１およびφ２の位相差をより細かく判別することができる。

次に第十二の実施形態を説明する。本実施形態では、上述の各実施形態で説明した位相比較器を用いたＰＬＬ回路を説明する。

図２６は、本実施形態のＰＬＬ回路を示したブロック図である。図２６において、ＰＬＬ回路は、位相比較器１０１と、デジタルフィルタ１０２と、ＤＣＯ（Digital Controlled Oscillator:デジタル制御発振器）１０３と、分周器１０４とを含む。

位相比較器１０１は、第一の実施形態から第十一の実施形態で説明した位相比較器のいずれかの構成を有する。

位相比較器１０１には、信号φ１（またはデータ信号Ｄｉｎ）として参照信号が入力される。デジタルフィルタ１０２は、位相比較器１０１から出力された誤差信号を平滑化し、その平滑化した誤差信号をＤＣＯ１０３に入力する。

ＤＣＯ１０３は、その入力された誤差信号に応じた周波数で発振し、その発振した周波数の信号を制御クロック信号として出力するとともに、その制御クロック信号を分周器１０４に入力する。分周器１０４は、その入力された制御クロック信号をＮ分周し、そのＮ分周した制御クロック信号を信号φ２（またはクロック信号ψ２）として位相比較器１０１に入力する。

なお、ＣＤＲ回路も図２６で示したＰＬＬ回路と同様な構成で実現することができる。

本実施形態によれば、消費電力および回路面積の増加を抑制しながら、位相差を判別することが可能になる。したがって、消費電力および回路面積の増加を抑制しながら、２つの入力信号の位相差を０に収束させるフィードバックループの利得を一定にすることが可能になる。

次に第十三の実施形態を説明する。本実施形態では、上述の各実施形態で説明した位相比較器を用いたＤＬＬ回路を説明する。

図２７は、本実施形態のＤＬＬ回路を示したブロック図である。図２７において、ＤＬＬ回路は、位相比較器１０１と、デジタルフィルタ１０２と、分周器１０４と、入力端子２０１と、ＤＣＤＬ（Digital Voltage Controlled Delay Line：デジタル制御遅延ライン）２０２とを含む。

デジタルフィルタ１０２は、位相比較器１０１から出力された誤差信号を平滑化し、その平滑化した誤差信号をＤＣＤＬ２０２に入力する。

入力端子２０１には、基準クロック信号が入力され、その基準クロック信号をＤＣＤL２０２に入力する。なお、入力端子２０１は、クロック入力手段の一例である。

ＤＣＤＬ２０２は、その入力された誤差信号に応じて、その入力された基準クロック信号を遅延し、その遅延した基準クロック信号を制御クロック信号として出力するとともに、その制御クロック信号を分周器１０４に入力する。

なお、ＣＤＲ回路も図２７で示したＤＬＬ回路と同様な構成で実現することができる。

本実施形態によれば、消費電力および回路面積の増加を抑制しながら、位相差を判別することが可能になる。したがって、消費電力および回路面積の増加を抑制しながら、２つの入力信号の位相差を０に収束させるフィードバックループの利得を一定にすることが可能になる。

以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されたものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更を行うことができる。

例えば、可変遅延回路３は、信号φ２を遅延させていたが、信号φ１およびφ２のどちらか一方を遅延させればよい。

この出願は、２００８年８月７日に出願された日本出願特願２００８−２０４４９４号公報を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (11)

1. 第一入力信号が入力される第一入力手段と、
   第二入力信号が入力される第二入力手段と、
   前記第二入力手段に入力された第二入力信号の位相を調整して、調整入力信号を生成する調整手段と、
   前記第一入力手段に入力された第一入力信号の位相と、前記調整手段が生成した調整入力信号の位相との前後関係を判別し、該前後関係を示す判別結果を出力する判別手段と、
   前記判別手段から出力された判別結果が示す前後関係が変化するように、前記調整手段の調整量を調節していき、該調節した調整量に応じて、前記判別結果に付与する重み値を決定する制御手段と、
   前記判別手段から出力された判別結果に前記制御手段が決定した重み値を付与する重み付け手段と、
   前記重み付け手段が前記重み値を付与した判別結果を、前記第一入力信号の位相と前記第二入力信号の位相との前後関係と、前記第一入力信号および前記第二入力信号の位相差とを示す誤差信号として出力する出力手段と、を含む位相比較器。
2. 請求の範囲第１項に記載の位相比較器において、
   前記調整手段が前記第二入力信号の位相を遅らせている場合に、前記第一入力信号の位相が前記第二入力信号の位相より進んでいることを示す誤差信号が前記出力手段から出力されるのを停止し、前記調整手段が前記第二入力信号の位相を進ませている場合に、前記第一入力信号の位相が前記第二入力信号の位相より遅れていることを示す誤差信号が前記出力手段から出力されるのを停止する出力制御手段と、を含む位相比較器。
3. 請求の範囲第１項または第２項に記載の位相比較器において、
   前記第二入力手段には、前記第二入力信号より位相が進んだ先行信号と、前記第二入力信号より位相が遅れた後行信号とがさらに入力され、
   前記判別手段は、
   前記第一入力手段に入力された第一入力信号を、前記第二入力手段に入力された先行信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第一保持手段と、
   前記第一入力手段に入力された第一入力信号を、前記調整手段が生成した調整入力信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第二保持手段と、
   前記第一入力手段に入力された第一入力信号を、前記第二入力手段に入力された後行信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第三保持手段と、
   前記第一保持手段から出力された第一入力信号と、前記第二保持手段から出力された第一入力信号と、が互いに異なっていると、前記第一入力信号の位相が前記調整入力信号の位相より進んでいることを示す判別結果を出力し、前記第二保持手段から出力された第一入力信号と、前記第三保持手段から出力された第一入力信号と、が互いに異なっていると、前記第一入力信号の位相が前記調整入力信号の位相より遅れていることを示す判別結果を出力する選択出力手段と、を含む、位相比較器。
4. 請求の範囲第３項に記載の位相比較器において、
   クロック信号が入力される第三入力手段を含み、
   前記判別手段は、
   前記第一保持手段から出力された第一入力信号を、前記第三入力手段に入力されたクロック信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第四保持手段と、
   前記第二保持手段から出力された第一入力信号を、前記第三入力手段に入力されたクロック信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第五保持手段と、
   前記第三保持手段から出力された第一入力信号を、前記第三入力手段に入力されたクロック信号のエッジのタイミングで保持し、該保持した第一入力信号を出力する第六保持手段と、を含み、
   前記選択出力手段は、前記第四保持手段から出力された第一入力信号と、前記第五保持手段から出力された第一入力信号と、が互いに異なっていると、前記第一入力信号の位相が前記調整入力信号の位相より進んでいることを示す判別結果を出力し、前記第五保持手段から出力された第一入力信号と、前記第六保持手段から出力された第一入力信号と、が互いに異なっていると、前記第一入力信号の位相が前記調整入力信号の位相より遅れていることを示す判別結果を出力する、位相比較器。
5. 請求の範囲第１項ないし第４項のいずれか１項に記載の位相比較器において、
   前記制御手段は、
   カウント値を保持し、前記判別結果に基づいて、前記カウント値をカウントアップまたはカウントダウンし、該カウントアップまたはカウントダウンしたカウント値に応じて、前記調整量を調節するカウント手段と、
   前記カウント手段が調節した調整量に応じて前記重み値を決定する決定手段と、を含む、位相比較器。
6. 請求の範囲第５項に記載の位相比較器において、
   前記調整手段が生成した調整入力信号を所定遅延量だけ遅延する第一遅延手段と、
   前記第一遅延手段が遅延した調整入力信号を特定遅延量だけ遅延する第二遅延手段と、を含み、
   前記判別手段は、
   前記第一入力手段に入力された第一入力信号の位相と、前記調整手段が生成した調整入力信号の位相との前後関係を判別し、該前後関係を示す第一判別結果を前記判別結果として出力する第一判定手段と、
   前記第一入力手段に入力された第一入力信号の位相と、前記第一遅延手段が遅延した調整入力信号の位相との前後関係を判別し、該前後関係を示す第二判別結果を前記判別結果として出力する第二判定手段と、
   前記第一入力手段に入力された第一入力信号の位相と、前記第一遅延手段が遅延した調整入力信号の位相との前後関係を判別し、該前後関係を示す第三判別結果を前記判別結果として出力する第三判定手段と、を含み、
   前記重み付け手段は、前記第一判別結果、前記第二判別結果および前記第三判別結果のそれぞれに前記制御手段が決定した重み値を付与し、
   前記出力手段は、前記重み付け手段が前記重み値を付与した第一判別結果、第二判別結果および第三判別結果のうち、最も位相差が大きいことを示す信号を前記誤差信号として出力する、位相比較器。
7. 請求の範囲第１項ないし第６項のいずれか１項に記載の位相比較器において、
   前記制御手段は、前記調整入力信号の位相を変動する変動制御信号が入力された場合、前記調整量の平均値が０になるように、前記調整量を変動させる、位相比較器。
8. 請求の範囲第１項または第２項に記載の位相比較器において、
   前記判別手段は、前記第一入力信号および前記調整入力信号の位相差をさらに判別し、該位相差をさらに示す判別結果を出力し、
   前記重み付け手段は、前記判別手段が出力した判別結果に前記重み値を加算し、
   前記制御手段は、前記判別結果に基づいて、前記調整量を、前記判別手段が判別する位相差の分解能より小さい単位で調節する、位相比較器。
9. 請求の範囲第８項に記載の位相比較器において、
   前記制御手段は、前記第一入力信号および前記調整入力信号の位相差が、前記判別手段にて判別可能な範囲を超えている場合、該位相差が前記範囲に含まれるように、前記調整量を調節する、位相比較器。
10. 請求の範囲第１項ないし第９項のいずれか１項に記載の位相比較器と、
    前記位相比較器から出力された誤差信号を平滑化するフィルタ手段と、
    前記フィルタ手段が平滑化した誤差信号に応じた周波数で発振し、該発振した周波数の信号を前記第一入力信号または前記第二入力信号として前記位相比較器に入力する発振手段と、を含むＰＬＬ回路。
11. 請求の範囲第１項ないし第９項のいずれか１項に記載の位相比較器と、
    クロック信号が入力されるクロック入力手段と、
    前記位相比較器から出力された誤差信号を平滑化するフィルタ手段と、
    前記フィルタ手段が平滑化した誤差信号に応じて、前記クロック入力手段に入力されたクロック信号を遅延し、該遅延したクロック信号を前記第一の入力信号または前記第二入力信号として前記位相比較器に入力する制御遅延手段と、を含むＤＬＬ回路。

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