JP2001177407A - デジタル制御の周波数増倍発振器を備えた位相同期ループ - Google Patents
デジタル制御の周波数増倍発振器を備えた位相同期ループInfo
- Publication number
- JP2001177407A JP2001177407A JP2000326310A JP2000326310A JP2001177407A JP 2001177407 A JP2001177407 A JP 2001177407A JP 2000326310 A JP2000326310 A JP 2000326310A JP 2000326310 A JP2000326310 A JP 2000326310A JP 2001177407 A JP2001177407 A JP 2001177407A
- Authority
- JP
- Japan
- Prior art keywords
- dco
- signal
- pll
- digital control
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001914 filtration Methods 0.000 abstract description 9
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 2
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 低ノイズパフォーマンスを害することなくデ
ジタルＡＳＩＣ内に統合された、高増倍の周波数シンセ
サイザと低帯域幅のクロックフィルタリングのようなア
プリケーションに使用することが可能なＰＬＬを提供す
る。 【解決手段】 デジタル制御発振器（ＤＣＯ）３０８を
備えた位相同期ループ（ＰＬＬ）であり、ＤＣＯ３０８
が、ＰＬＬによって生成されたデジタル制御信号と、外
部生成された発振器クロック信号とを受信して、発振器
クロック信号のものよりも大きな周波数を持つ出力信号
を生成する。１つの実施形態において、ＤＣＯ３０８
は、所望のマルチプライヤの整数と分数部分に対応する
２部分デジタル制御信号を受信する、分数Ｎ周波数シン
セサイザのようなアナログＰＬＬである。本周波数増倍
発振器内のフィードバックパスは、所望の増倍を達成す
る効率的な約数値を適用するフィードバックデバイダ３
１２は、係数コントローラによって制御されている。
ジタルＡＳＩＣ内に統合された、高増倍の周波数シンセ
サイザと低帯域幅のクロックフィルタリングのようなア
プリケーションに使用することが可能なＰＬＬを提供す
る。 【解決手段】 デジタル制御発振器（ＤＣＯ）３０８を
備えた位相同期ループ（ＰＬＬ）であり、ＤＣＯ３０８
が、ＰＬＬによって生成されたデジタル制御信号と、外
部生成された発振器クロック信号とを受信して、発振器
クロック信号のものよりも大きな周波数を持つ出力信号
を生成する。１つの実施形態において、ＤＣＯ３０８
は、所望のマルチプライヤの整数と分数部分に対応する
２部分デジタル制御信号を受信する、分数Ｎ周波数シン
セサイザのようなアナログＰＬＬである。本周波数増倍
発振器内のフィードバックパスは、所望の増倍を達成す
る効率的な約数値を適用するフィードバックデバイダ３
１２は、係数コントローラによって制御されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電子機器に関する
ものであり、特に、位相同期ループに関するものであ
る。
ものであり、特に、位相同期ループに関するものであ
る。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）は、周期的入
力信号に関連した一定の位相関係を持った周期的な出力
信号生成する回路である。ＰＬＬは、多くのタイプの測
定器、マイクロプロセッサ、通信アプリケーションに使
用されている。位相同期ループのうちの１タイプには、
1980年に発行のIEEE TRANS. Commun.、vol.COM-28,pp.18
49-1858のFloyd M.Gardnerによる「チャージポンプＰＬ
Ｌ（Charge-Pump Phase-Lock Loops）」があるが、その
教示は、本明細書中でも参照として援用している。
力信号に関連した一定の位相関係を持った周期的な出力
信号生成する回路である。ＰＬＬは、多くのタイプの測
定器、マイクロプロセッサ、通信アプリケーションに使
用されている。位相同期ループのうちの１タイプには、
1980年に発行のIEEE TRANS. Commun.、vol.COM-28,pp.18
49-1858のFloyd M.Gardnerによる「チャージポンプＰＬ
Ｌ（Charge-Pump Phase-Lock Loops）」があるが、その
教示は、本明細書中でも参照として援用している。
【０００３】図１は、従来のチャージ−ポンプ位相同期
ループ１００のブロック線図を示す。位相検出器（Ｐ
Ｄ）１０２は、入力信号ＦINの位相θINをフィードバッ
ク信号ＦOUTの位相θOUTと比較して、ＵＰ信号Ｕ（θIN
がθOUTを導く場合）またはＤＯＷＮ信号Ｄ（θOUTがθ
INを導く場合）のいずれかのエラー信号を生成し、ここ
で、エラー信号パルスの幅は、θINとθOUTの間の差の
大きさを示す。
ループ１００のブロック線図を示す。位相検出器（Ｐ
Ｄ）１０２は、入力信号ＦINの位相θINをフィードバッ
ク信号ＦOUTの位相θOUTと比較して、ＵＰ信号Ｕ（θIN
がθOUTを導く場合）またはＤＯＷＮ信号Ｄ（θOUTがθ
INを導く場合）のいずれかのエラー信号を生成し、ここ
で、エラー信号パルスの幅は、θINとθOUTの間の差の
大きさを示す。
【０００４】チャージポンプ１０４は、ＰＤ１０２か
ら、該エラー信号（ＵまたはＤのいずれか）と等しい量
のチャージを生成する。エラー信号がＵＰ信号またはＤ
ＯＷＮ信号のいずれであったかによって、チャージが、
ループフィルタ１０６内のコンデンサに加算されるか、
あるいは減算される。この例の目的のために、ループフ
ィルタ１０６のデザインは比較的単純になっており、抵
抗器Ｒと比較的大型のコンデンサＣLとの一連の組み合
わせと平行するコンデンサＣSとから成っている。この
ため、ループフィルタ１０６は、チャージポンプ１０４
から正味チャージを蓄積する積算器として機能する。そ
の他の、より洗練されたループフィルタも当然使用する
ことができる。結果として得られるループ−フィルタ電
圧ＶLFが、電圧制御発振器（ＶＣＯ）１０８に適用され
る。電圧制御発振器は、周期的な出力信号（図１のＦ
OUT）を生成する装置であり、その周波数はＶＣＯ入力
電圧（図１のＶLF）１０８の関数である。ＰＬＬ１００
からの出力信号であることに加えて、ＶＣＯ出力信号Ｆ
OUTは、閉鎖ループＰＬＬ回路用のフィードバック信号
として使用される。
ら、該エラー信号（ＵまたはＤのいずれか）と等しい量
のチャージを生成する。エラー信号がＵＰ信号またはＤ
ＯＷＮ信号のいずれであったかによって、チャージが、
ループフィルタ１０６内のコンデンサに加算されるか、
あるいは減算される。この例の目的のために、ループフ
ィルタ１０６のデザインは比較的単純になっており、抵
抗器Ｒと比較的大型のコンデンサＣLとの一連の組み合
わせと平行するコンデンサＣSとから成っている。この
ため、ループフィルタ１０６は、チャージポンプ１０４
から正味チャージを蓄積する積算器として機能する。そ
の他の、より洗練されたループフィルタも当然使用する
ことができる。結果として得られるループ−フィルタ電
圧ＶLFが、電圧制御発振器（ＶＣＯ）１０８に適用され
る。電圧制御発振器は、周期的な出力信号（図１のＦ
OUT）を生成する装置であり、その周波数はＶＣＯ入力
電圧（図１のＶLF）１０８の関数である。ＰＬＬ１００
からの出力信号であることに加えて、ＶＣＯ出力信号Ｆ
OUTは、閉鎖ループＰＬＬ回路用のフィードバック信号
として使用される。
【０００５】出力信号ＦOUTの周波数が、入力信号ＦIN
の周波数の分数または倍数でなければならない場合に
は、任意の入力およびフィードバックディバイダ１１
０、１１２を、入力およびフィードバックパス内にそれ
ぞれ配置してもよい。そうでない場合は、入力およびフ
ィードバックディバイダの両方を、１の因数を入力およ
びフィードバック信号に各々適用するものと考えられ
る。
の周波数の分数または倍数でなければならない場合に
は、任意の入力およびフィードバックディバイダ１１
０、１１２を、入力およびフィードバックパス内にそれ
ぞれ配置してもよい。そうでない場合は、入力およびフ
ィードバックディバイダの両方を、１の因数を入力およ
びフィードバック信号に各々適用するものと考えられ
る。
【０００６】図１のチャージポンプＰＬＬ１００は、チ
ャージポンプ１０４とループフィルタ１０６により生成
されたアナログ入力信号ＶLFによってＶＣＯ１０８が制
御されるアナログＰＬＬの１例である。デジタル位相同
期ループも知られている。
ャージポンプ１０４とループフィルタ１０６により生成
されたアナログ入力信号ＶLFによってＶＣＯ１０８が制
御されるアナログＰＬＬの１例である。デジタル位相同
期ループも知られている。
【０００７】図２は、従来のデジタル位相同期ループ２
００のブロック線図を示している。ＰＬＬ２００は、チ
ャージポンプ１０４とループフィルタ１０６がデジタル
アキュムレータおよびフィルタ２０４と交換され、電圧
制御発振器１０８がデジタル制御発振器（ＤＣＯ）２０
８と交換されている点を除いて、図１のＰＬＬ１００に
類似している。デジタル制御発振器（ＤＣＯ）２０８
は、周波数ＦHSCKを持つ、外部生成された、高速クロッ
ク信号を受信する。
００のブロック線図を示している。ＰＬＬ２００は、チ
ャージポンプ１０４とループフィルタ１０６がデジタル
アキュムレータおよびフィルタ２０４と交換され、電圧
制御発振器１０８がデジタル制御発振器（ＤＣＯ）２０
８と交換されている点を除いて、図１のＰＬＬ１００に
類似している。デジタル制御発振器（ＤＣＯ）２０８
は、周波数ＦHSCKを持つ、外部生成された、高速クロッ
ク信号を受信する。
【０００８】オペレーションにおいて、ＰＬＬ２００の
入力ディバイダ２１０、位相検出器２０２、フィードバ
ックディバイダ２１２は、ＰＬＬ１００の入力ディバイ
ダ１１０、位相検出器１０２、フィードバックディバイ
ダ１１２の各々に対してアナログ的に動作する。正の整
数値を持ったデジタル制御信号Ｍを生成するために、ア
ナログ電圧制御信号を生成する替わりに、デジタルアキ
ュムレータおよびフィルタ２０４が、ＰＤ２０２によっ
て生成されたＵＰ信号とＤＯＷＮ信号を蓄積およびフィ
ルタリングする。ＤＣＯ２０８は、高速クロック信号Ｆ
HSCKをＰＬＬ出力信号ＦOUTに変換するために、次の方
程式（１）に従って、デジタル制御信号Ｍを使用する。
入力ディバイダ２１０、位相検出器２０２、フィードバ
ックディバイダ２１２は、ＰＬＬ１００の入力ディバイ
ダ１１０、位相検出器１０２、フィードバックディバイ
ダ１１２の各々に対してアナログ的に動作する。正の整
数値を持ったデジタル制御信号Ｍを生成するために、ア
ナログ電圧制御信号を生成する替わりに、デジタルアキ
ュムレータおよびフィルタ２０４が、ＰＤ２０２によっ
て生成されたＵＰ信号とＤＯＷＮ信号を蓄積およびフィ
ルタリングする。ＤＣＯ２０８は、高速クロック信号Ｆ
HSCKをＰＬＬ出力信号ＦOUTに変換するために、次の方
程式（１）に従って、デジタル制御信号Ｍを使用する。
【式１】ＦOUT＝ＦHSCK／Ｍ 方程式（１）は割り算作業を示すため、従来のデジタル
ＰＬＬにおいて、ＤＣＯ２０８は単純なデジタルディバ
イダとして実現される。
ＰＬＬにおいて、ＤＣＯ２０８は単純なデジタルディバ
イダとして実現される。
【０００９】ＰＬＬのための１つのアプリケーション
は、高い増倍率を持った周波数シンセサイザにおけるも
のである。例えば、８ｋＨｚの周波数を持つ入力信号Ｆ
INを、６２２ＭＨｚの周波数を持つ位相同期出力信号Ｆ
OUTに変換するために、最高で７７，７５０の高さまで
の増倍率を持つＰＬＬを実現することが望ましいかもし
れない。チャージ−ポンプＰＬＬのフィードバックルー
プを安定に保つためには、位相検出器への入力の周波数
はＰＬＬ閉鎖ループ帯域幅を超えなくてはならない。典
型的な割合は１０である。これはすなわち、前述の高増
倍の周波数シンセサイザの例にチャージ−ポンプＰＬＬ
を使用するには、ＰＬＬ閉鎖ループ帯域幅は約０．８Ｈ
ｚでなくてはならないことを意味する。
は、高い増倍率を持った周波数シンセサイザにおけるも
のである。例えば、８ｋＨｚの周波数を持つ入力信号Ｆ
INを、６２２ＭＨｚの周波数を持つ位相同期出力信号Ｆ
OUTに変換するために、最高で７７，７５０の高さまで
の増倍率を持つＰＬＬを実現することが望ましいかもし
れない。チャージ−ポンプＰＬＬのフィードバックルー
プを安定に保つためには、位相検出器への入力の周波数
はＰＬＬ閉鎖ループ帯域幅を超えなくてはならない。典
型的な割合は１０である。これはすなわち、前述の高増
倍の周波数シンセサイザの例にチャージ−ポンプＰＬＬ
を使用するには、ＰＬＬ閉鎖ループ帯域幅は約０．８Ｈ
ｚでなくてはならないことを意味する。
【００１０】ＰＬＬの別のアプリケーションはクロック
フィルタリングにおけるものである。ＳＯＮＥＴクロッ
クフィルタリングのようないくつかのクロックフィルタ
リングアプリケーションは、できる限り低い０．１Ｈｚ
のＰＬＬ閉鎖ループ帯域幅を必要とする。
フィルタリングにおけるものである。ＳＯＮＥＴクロッ
クフィルタリングのようないくつかのクロックフィルタ
リングアプリケーションは、できる限り低い０．１Ｈｚ
のＰＬＬ閉鎖ループ帯域幅を必要とする。
【００１１】低い閉鎖ループ帯域幅を持つ高増倍の周波
数シンセサイザおよびクロックフィルタリングのような
アプリケーションにおいて、チャージ−ポンプＰＬＬを
用いる際の問題の１つは、ノイズに関連したものであ
る。チャージ−ポンプＰＬＬは、フィードバックループ
内で生成された固有ノイズを大量に取り消すことがな
い。その結果、低ノイズアプリケーションについては、
ＰＬＬ閉鎖ループ帯域幅は、通常、最大になる。
数シンセサイザおよびクロックフィルタリングのような
アプリケーションにおいて、チャージ−ポンプＰＬＬを
用いる際の問題の１つは、ノイズに関連したものであ
る。チャージ−ポンプＰＬＬは、フィードバックループ
内で生成された固有ノイズを大量に取り消すことがな
い。その結果、低ノイズアプリケーションについては、
ＰＬＬ閉鎖ループ帯域幅は、通常、最大になる。
【００１２】これらの競合する目的に関連して、チャー
ジ−ポンプＰＬＬは、高い安定性と少量のノイズを必要
とするアプリケーションには適さないことが多い。
ジ−ポンプＰＬＬは、高い安定性と少量のノイズを必要
とするアプリケーションには適さないことが多い。
【００１３】
【発明が解決しようとする課題】一般に、デジタルＡＳ
ＩＣ（特定用途向けＩＣ）の１部として、高倍増の周波
数シンセサイザおよびクロックフィルタリングのような
アプリケーションについて、ＰＬＬを実現することが望
ましい。アナログＰＬＬをデジタルＡＳＩＣに統合する
方法の１つに、リング発振器上のＶＣＯをベースにした
ものが知られている。リング発振器は、遅延セルの全て
に適用された電圧制御信号によって出力周波数が制御さ
れた、上から下まで接続した遅延セルのセットである。
上述したように、ノイズを低くするには、チャージ−ポ
ンプＰＬＬは、ＰＬＬフィードバックループが内部生成
されたノイズを取り消す（または、少なくとも大幅に減
少する）ことを可能にするために、比較的高いループ帯
域幅を持っている必要がある。このためには、ＰＬＬを
安定に保つために、位相検出器（すなわち、ＰＤ更新
値）における高い周波数が必要となる。しかし、高増倍
の周波数シンセサイザおよびクロックフィルタリングの
ようなＰＬＬアプリケーションは比較的低いＰＬＬルー
プ帯域幅を必要とし、大きな増倍値は固定の出力周波数
について比較的低い入力周波数を伴うため、図１に示す
チャージ−ポンプＰＬＬ１００のような従来のリング発
振器ベースのアナログＰＬＬを、このようなアプリケー
ションのためにデジタルＡＳＩＣに統合することは非実
用的である。
ＩＣ（特定用途向けＩＣ）の１部として、高倍増の周波
数シンセサイザおよびクロックフィルタリングのような
アプリケーションについて、ＰＬＬを実現することが望
ましい。アナログＰＬＬをデジタルＡＳＩＣに統合する
方法の１つに、リング発振器上のＶＣＯをベースにした
ものが知られている。リング発振器は、遅延セルの全て
に適用された電圧制御信号によって出力周波数が制御さ
れた、上から下まで接続した遅延セルのセットである。
上述したように、ノイズを低くするには、チャージ−ポ
ンプＰＬＬは、ＰＬＬフィードバックループが内部生成
されたノイズを取り消す（または、少なくとも大幅に減
少する）ことを可能にするために、比較的高いループ帯
域幅を持っている必要がある。このためには、ＰＬＬを
安定に保つために、位相検出器（すなわち、ＰＤ更新
値）における高い周波数が必要となる。しかし、高増倍
の周波数シンセサイザおよびクロックフィルタリングの
ようなＰＬＬアプリケーションは比較的低いＰＬＬルー
プ帯域幅を必要とし、大きな増倍値は固定の出力周波数
について比較的低い入力周波数を伴うため、図１に示す
チャージ−ポンプＰＬＬ１００のような従来のリング発
振器ベースのアナログＰＬＬを、このようなアプリケー
ションのためにデジタルＡＳＩＣに統合することは非実
用的である。
【００１４】また、高増倍の周波数シンセサイザのよう
なアプリケーションに、図２のＰＬＬ２００のような従
来のデジタルＰＬＬを使用することも非実用的である。
デジタル制御発振器２０８は、最高６２２ＭＨｚの周波
数を持つＰＬＬ出力信号ＦOU Tを正確に生成するため
に、単純に入力クロック信号ＦHSCKを割るだけなので、
ＦHSCKは６２２ＭＨｚよりも高い周波数が必要である。
これは、多くのアプリケーションにおいて非実用的であ
りうる。これは、６２２ＭＨｚよりも高い周波数（例え
ば、１ＧＨｚまたはそれ以上）を持ったＰＬＬ出力信号
を必要とするアプリケーションでは特に言えることであ
る。
なアプリケーションに、図２のＰＬＬ２００のような従
来のデジタルＰＬＬを使用することも非実用的である。
デジタル制御発振器２０８は、最高６２２ＭＨｚの周波
数を持つＰＬＬ出力信号ＦOU Tを正確に生成するため
に、単純に入力クロック信号ＦHSCKを割るだけなので、
ＦHSCKは６２２ＭＨｚよりも高い周波数が必要である。
これは、多くのアプリケーションにおいて非実用的であ
りうる。これは、６２２ＭＨｚよりも高い周波数（例え
ば、１ＧＨｚまたはそれ以上）を持ったＰＬＬ出力信号
を必要とするアプリケーションでは特に言えることであ
る。
【００１５】
【課題を解決するための手段】本発明は、従来技術に制
限を課すＰＬＬデザインに向けられている。特に、本発
明のＰＬＬは、低ノイズパフォーマンスを害することな
く、デジタルＡＳＩＣ内に統合された、高増倍の周波数
シンセサイザと低帯域幅のクロックフィルタリングのよ
うなアプリケーションに使用することができる。
限を課すＰＬＬデザインに向けられている。特に、本発
明のＰＬＬは、低ノイズパフォーマンスを害することな
く、デジタルＡＳＩＣ内に統合された、高増倍の周波数
シンセサイザと低帯域幅のクロックフィルタリングのよ
うなアプリケーションに使用することができる。
【００１６】１つの実施形態において、本発明は、位相
同期ループ（ＰＬＬ）を備えた集積回路（ＩＣ）であっ
て、前記ＰＬＬは、（ａ）前記ＰＬＬ入力信号と該ＰＬ
Ｌフィードバック信号とを受信するように、また、ＰＬ
Ｌ入力とＰＬＬフィードバック信号との間の位相の差に
基づくＰＬＬ ＰＤ信号を生成するように構成された位
相検出器（ＰＤ）と、（ｂ）該位相検出器からの前記Ｐ
ＬＬ ＰＤ信号を受信するように、また、デジタル制御
信号を生成するように構成されたアキュムレータ／フィ
ルターと、（ｃ）デジタル制御発振器（ＤＣＯ）とを有
し、該デジタル制御発振器（ＤＣＯ）は、（１）（ｉ）
該アキュムレータ／フィルターから前記デジタル制御信
号と（ｉｉ）発振器クロック信号とを受信するように構
成され、（２）周波数は（ｉ）該デジタル制御信号に基
づき、また、（ｉｉ）該発振器クロック信号の該周波数
よりも大きな出力信号を生成するように構成され、前記
ＰＬＬフィードバック信号が該出力信号から生成され
る。
同期ループ（ＰＬＬ）を備えた集積回路（ＩＣ）であっ
て、前記ＰＬＬは、（ａ）前記ＰＬＬ入力信号と該ＰＬ
Ｌフィードバック信号とを受信するように、また、ＰＬ
Ｌ入力とＰＬＬフィードバック信号との間の位相の差に
基づくＰＬＬ ＰＤ信号を生成するように構成された位
相検出器（ＰＤ）と、（ｂ）該位相検出器からの前記Ｐ
ＬＬ ＰＤ信号を受信するように、また、デジタル制御
信号を生成するように構成されたアキュムレータ／フィ
ルターと、（ｃ）デジタル制御発振器（ＤＣＯ）とを有
し、該デジタル制御発振器（ＤＣＯ）は、（１）（ｉ）
該アキュムレータ／フィルターから前記デジタル制御信
号と（ｉｉ）発振器クロック信号とを受信するように構
成され、（２）周波数は（ｉ）該デジタル制御信号に基
づき、また、（ｉｉ）該発振器クロック信号の該周波数
よりも大きな出力信号を生成するように構成され、前記
ＰＬＬフィードバック信号が該出力信号から生成され
る。
【００１７】
【発明の実施の形態】図３は、本発明の１つの実施形態
による位相同期ループ３００のブロック線図を示してい
る。位相検出器３０２と任意入力およびフィードバック
ディバイダ３１０、３１２は、図２に示す従来のデジタ
ルＰＬＬ２００において、対応するコンポーネントに類
似したものであってよい。しかしながら、ＰＬＬ２００
のデジタルアキュムレータおよびフィルタ２０８と異な
り、ＰＬＬ３００のデジタルアキュムレータおよびフィ
ルタ３０４は、２つの部分、すなわち整合部分（ＩＮ
Ｔ）と、各々がデジタル制御信号によって表される正値
（Ｎ．ｘｘｘ）の整合部分Ｎと分数部分ｘｘｘに関連し
た分数部分（ＦＲＡＣ）とを持ったデジタル制御信号を
生成するために、ＰＤ３０２からのＵＰおよびＤＯＷＮ
信号を使用する。さらに、ＰＬＬ２００のＤＣＯ２０８
と異なり、ＰＬＬ３００のデジタル制御発振器は、外部
で生成された、発振器クロックＦock周波数よりも大き
な周波数を持ったＰＬＬ出力信号ＦOUTを生成するため
に、２部分デジタル制御信号を使用する。
による位相同期ループ３００のブロック線図を示してい
る。位相検出器３０２と任意入力およびフィードバック
ディバイダ３１０、３１２は、図２に示す従来のデジタ
ルＰＬＬ２００において、対応するコンポーネントに類
似したものであってよい。しかしながら、ＰＬＬ２００
のデジタルアキュムレータおよびフィルタ２０８と異な
り、ＰＬＬ３００のデジタルアキュムレータおよびフィ
ルタ３０４は、２つの部分、すなわち整合部分（ＩＮ
Ｔ）と、各々がデジタル制御信号によって表される正値
（Ｎ．ｘｘｘ）の整合部分Ｎと分数部分ｘｘｘに関連し
た分数部分（ＦＲＡＣ）とを持ったデジタル制御信号を
生成するために、ＰＤ３０２からのＵＰおよびＤＯＷＮ
信号を使用する。さらに、ＰＬＬ２００のＤＣＯ２０８
と異なり、ＰＬＬ３００のデジタル制御発振器は、外部
で生成された、発振器クロックＦock周波数よりも大き
な周波数を持ったＰＬＬ出力信号ＦOUTを生成するため
に、２部分デジタル制御信号を使用する。
【００１８】図４は、本発明の１つの実施形態による図
３のＰＬＬ３００のＤＣＯ３０８のブロック線図を示し
ている。基本的に、ＤＣＯ３０８は、フィードバックパ
ス内に相対係数ディバイダ４１２を備えたアナログＰＬ
Ｌである。特に、位相検出器４０２、チャージポンプ４
０４、ループフィルタ４０６、電圧制御発振器４０８、
任意入力ディバイダ４１０は、図１に示した従来のアナ
ログＰＬＬ１００において、対応するコンポーネントに
類似したものであってもよい。しかし、フィードバック
パス内に単純なディバイダ１１２を備えたＰＬＬ１００
と異なり、ＤＣＯ３０８のフィードバックパスは、係数
コントローラ４１４によって制御される相対係数ディバ
イダ４１２を備えている。好ましい実施形態において、
ＤＣＯ３０８は、整数および分数部分を備えたデジタル
制御ワードを受信する分数Ｎシンセサイザであり、より
高い出力周波数を持った出力クロック信号を生成するた
めに、入力クロック信号にデジタル制御ワードによって
表される（整数＋分数）値を掛ける。
３のＰＬＬ３００のＤＣＯ３０８のブロック線図を示し
ている。基本的に、ＤＣＯ３０８は、フィードバックパ
ス内に相対係数ディバイダ４１２を備えたアナログＰＬ
Ｌである。特に、位相検出器４０２、チャージポンプ４
０４、ループフィルタ４０６、電圧制御発振器４０８、
任意入力ディバイダ４１０は、図１に示した従来のアナ
ログＰＬＬ１００において、対応するコンポーネントに
類似したものであってもよい。しかし、フィードバック
パス内に単純なディバイダ１１２を備えたＰＬＬ１００
と異なり、ＤＣＯ３０８のフィードバックパスは、係数
コントローラ４１４によって制御される相対係数ディバ
イダ４１２を備えている。好ましい実施形態において、
ＤＣＯ３０８は、整数および分数部分を備えたデジタル
制御ワードを受信する分数Ｎシンセサイザであり、より
高い出力周波数を持った出力クロック信号を生成するた
めに、入力クロック信号にデジタル制御ワードによって
表される（整数＋分数）値を掛ける。
【００１９】オペレーション中に、ＤＣＯ３０８は、係
数コントローラ４１４において、図３のデジタルアキュ
ムレータおよびフィルタ３０４によって生成される２部
分デジタル制御信号（ＩＮＴ、ＦＲＡＣ）を受信し、ま
た、任意入力ディバイダ４１０において、発振器クロッ
ク信号ＦOCKを受信する。ＤＣＯ３０８は、任意出力デ
ィバイダ４１０と相対係数ディバイダ４１２に設定され
た約数値に基づいて、ＤＣＯ入力信号ＦOCKをやはり図
３のＰＬＬ３００の出力信号であるＤＣＯ出力信号Ｆ
OUTに変換するために、従来のアナログＰＬＬのように
動作する。
数コントローラ４１４において、図３のデジタルアキュ
ムレータおよびフィルタ３０４によって生成される２部
分デジタル制御信号（ＩＮＴ、ＦＲＡＣ）を受信し、ま
た、任意入力ディバイダ４１０において、発振器クロッ
ク信号ＦOCKを受信する。ＤＣＯ３０８は、任意出力デ
ィバイダ４１０と相対係数ディバイダ４１２に設定され
た約数値に基づいて、ＤＣＯ入力信号ＦOCKをやはり図
３のＰＬＬ３００の出力信号であるＤＣＯ出力信号Ｆ
OUTに変換するために、従来のアナログＰＬＬのように
動作する。
【００２０】係数コントローラ４１４は、ＤＣＯフィー
ドバック信号を分割する際、相対係数ディバイダ４１２
が、現在、使用しているのは、２つの指定された約数の
うちのどちらであるかを制御する。好ましい実施例にお
いて、指定された２つの約数値は、ＩＮＴ（すなわち、
２部分の制御信号の整数部分）とＩＮＴ＋１と等しい。
一定時間にわたり、Ｎ．ｘｘｘと等しい効率的なディバ
イダ値を達成するべく、ＩＮＴとＩＮＴ＋１の間で、分
数部分ＦＲＡＣの値に基づいて前後にトグルするため
に、係数コントローラ４１４は、相対係数ディバイダ４
１２を制御する。例えば、ＩＮＴが２７で、ＦＲＡＣが
１９２に対応する８ビットバイナリ値である場合、係数
コントローラ４１４は、一定時間にわたり、２７．７５
の効率的なディバイダ値、すなわち１９２／２５６＝
０．７５を得るべく、約数値２７に時間の１／４を付加
し、約数値２８に時間の３／４を付加するために、相対
係数ディバイダ４１２を制御する。
ドバック信号を分割する際、相対係数ディバイダ４１２
が、現在、使用しているのは、２つの指定された約数の
うちのどちらであるかを制御する。好ましい実施例にお
いて、指定された２つの約数値は、ＩＮＴ（すなわち、
２部分の制御信号の整数部分）とＩＮＴ＋１と等しい。
一定時間にわたり、Ｎ．ｘｘｘと等しい効率的なディバ
イダ値を達成するべく、ＩＮＴとＩＮＴ＋１の間で、分
数部分ＦＲＡＣの値に基づいて前後にトグルするため
に、係数コントローラ４１４は、相対係数ディバイダ４
１２を制御する。例えば、ＩＮＴが２７で、ＦＲＡＣが
１９２に対応する８ビットバイナリ値である場合、係数
コントローラ４１４は、一定時間にわたり、２７．７５
の効率的なディバイダ値、すなわち１９２／２５６＝
０．７５を得るべく、約数値２７に時間の１／４を付加
し、約数値２８に時間の３／４を付加するために、相対
係数ディバイダ４１２を制御する。
【００２１】フィードバックパス内の分割には、入力信
号に関連する出力信号の周波数を増倍する効果があるた
め、ＤＣＯ３０８を、ＤＣＯ入力信号ＦOCKの周波数よ
りも大きな周波数を持つ出力信号ＦOUTを生成するため
に使用することができる。当然、入力ディバイダ４１０
と相対係数ディバイダ４１２に適切な約数値を選択する
ことにより、ＤＣＯ出力信号ＦOUTはＤＣＯ入力信号Ｆ
OCKの周波数と等しいかそれよりも低い周波数を持つこ
とも可能である。
号に関連する出力信号の周波数を増倍する効果があるた
め、ＤＣＯ３０８を、ＤＣＯ入力信号ＦOCKの周波数よ
りも大きな周波数を持つ出力信号ＦOUTを生成するため
に使用することができる。当然、入力ディバイダ４１０
と相対係数ディバイダ４１２に適切な約数値を選択する
ことにより、ＤＣＯ出力信号ＦOUTはＤＣＯ入力信号Ｆ
OCKの周波数と等しいかそれよりも低い周波数を持つこ
とも可能である。
【００２２】図４の、デジタル制御発振器としてのＤＣ
Ｏ３０８によって、ＰＬＬ３００を、図１、図２のＰＬ
Ｌ１００、２００のような従来技術のＰＬＬを使用した
場合には非実用的なアプリケーションにおいて実施する
ことができる。特に、遅延セルのリングを備えたリング
発振器を用いて図４のＶＣＯ４０８を実施することによ
り、高多重周波数シンセサイザとクロックフィルタリン
グのようなアプリケーションを実施するべく、ＰＬＬ３
００をデジタルＡＳＩＣ内に一体に設けることができ
る。ＤＣＯ３０８は、発振器クロック周波数を増倍する
ことができるアナログＰＬＬを使用して実施されるた
め、ＰＬＬ３００の外部ループ（図３に示す）は、入力
基準ＦINと発振器クロックＦOCK、取得時間のようなシ
ステム事項の間の周波数ドリフトによってのみ制限され
る任意の低ループ帯域幅を持つことができる。
Ｏ３０８によって、ＰＬＬ３００を、図１、図２のＰＬ
Ｌ１００、２００のような従来技術のＰＬＬを使用した
場合には非実用的なアプリケーションにおいて実施する
ことができる。特に、遅延セルのリングを備えたリング
発振器を用いて図４のＶＣＯ４０８を実施することによ
り、高多重周波数シンセサイザとクロックフィルタリン
グのようなアプリケーションを実施するべく、ＰＬＬ３
００をデジタルＡＳＩＣ内に一体に設けることができ
る。ＤＣＯ３０８は、発振器クロック周波数を増倍する
ことができるアナログＰＬＬを使用して実施されるた
め、ＰＬＬ３００の外部ループ（図３に示す）は、入力
基準ＦINと発振器クロックＦOCK、取得時間のようなシ
ステム事項の間の周波数ドリフトによってのみ制限され
る任意の低ループ帯域幅を持つことができる。
【００２３】さらに、発振器クロック信号ＦOCKが比較
的高い周波数を持つ場合、ＤＣＯ３０８を形成するチャ
ージポンプアナログＰＬＬの内部のノイズ源を実質的に
取り消すために、ＰＬＬ３００の内部ループ（図４に示
す）は非常に幅広いループ帯域幅を持つことが可能であ
り、その結果、ＰＬＬ出力信号ＦOUTにおけるノイズが
低くなる。
的高い周波数を持つ場合、ＤＣＯ３０８を形成するチャ
ージポンプアナログＰＬＬの内部のノイズ源を実質的に
取り消すために、ＰＬＬ３００の内部ループ（図４に示
す）は非常に幅広いループ帯域幅を持つことが可能であ
り、その結果、ＰＬＬ出力信号ＦOUTにおけるノイズが
低くなる。
【００２４】従って、現在ＳＯＮＥＴクロックディスト
リビューションのようなアプリケーションに使用されて
いる高額な結晶ベースの電圧制御発振器を使用する必要
なく、本発明を、低（外部）ループ帯域幅と低出力ノイ
ズの両方を必要とするＰＬＬアプリケーションに使用す
ることができる。これにより、従来技術の現状よりもコ
ストを大幅に削減することができる。
リビューションのようなアプリケーションに使用されて
いる高額な結晶ベースの電圧制御発振器を使用する必要
なく、本発明を、低（外部）ループ帯域幅と低出力ノイ
ズの両方を必要とするＰＬＬアプリケーションに使用す
ることができる。これにより、従来技術の現状よりもコ
ストを大幅に削減することができる。
【００２５】本発明を、図３のＰＤ３０２、図４のＰＤ
４０２のような位相検出器を使用して実施するＰＬＬに
関連させて説明してきたが、１つまたは両方の位相検出
器の代わりに位相／周波数検出器を使用して、本発明を
実施することも可能であることを理解されたい。
４０２のような位相検出器を使用して実施するＰＬＬに
関連させて説明してきたが、１つまたは両方の位相検出
器の代わりに位相／周波数検出器を使用して、本発明を
実施することも可能であることを理解されたい。
【００２６】本発明を、それ自体はアナログＰＬＬであ
るデジタル制御発振器を備えたデジタルＰＬＬに関連さ
せて説明してきたが、本発明は、その他のものとの関連
においても実施可能である。一般に、本発明は、発振器
クロック信号をより高い周波数を持つ出力信号に変換す
るＤＣＯを備えたあらゆるＰＬＬに向けられている。そ
の他のＰＬＬがデジタルコンポーネントである必要はな
い。例えば、ＤＣＯデジタル制御信号の生成に使用する
ために出力信号がデジタル化されているチャージポンプ
と共にＰＬＬを実現することも可能であろう。さらに、
ＤＣＯ自体は、必ずしもアナログＰＬＬを用いて実施す
る必要はない。たとえば、ＤＣＯは、発振器クロック信
号を増倍するデジタルＰＬＬを使用して実施することも
できる。あるいは、ＤＣＯデジタル制御信号が２部分信
号である必要もない。
るデジタル制御発振器を備えたデジタルＰＬＬに関連さ
せて説明してきたが、本発明は、その他のものとの関連
においても実施可能である。一般に、本発明は、発振器
クロック信号をより高い周波数を持つ出力信号に変換す
るＤＣＯを備えたあらゆるＰＬＬに向けられている。そ
の他のＰＬＬがデジタルコンポーネントである必要はな
い。例えば、ＤＣＯデジタル制御信号の生成に使用する
ために出力信号がデジタル化されているチャージポンプ
と共にＰＬＬを実現することも可能であろう。さらに、
ＤＣＯ自体は、必ずしもアナログＰＬＬを用いて実施す
る必要はない。たとえば、ＤＣＯは、発振器クロック信
号を増倍するデジタルＰＬＬを使用して実施することも
できる。あるいは、ＤＣＯデジタル制御信号が２部分信
号である必要もない。
【００２７】さらに、本発明の本質を説明するために、
上述し、例示してきた部品の細部、材料、配置に、当業
者が、前述の請求項で示した本発明の範囲から逸脱しな
い限り、様々な変更を加えることができることが理解さ
れるであろう。
上述し、例示してきた部品の細部、材料、配置に、当業
者が、前述の請求項で示した本発明の範囲から逸脱しな
い限り、様々な変更を加えることができることが理解さ
れるであろう。
【００２８】
【発明の効果】高額な結晶ベースの電圧制御発振器を使
用することなく、低（外部）ループ帯域幅と低出力ノイ
ズの両方を必要とするＰＬＬアプリケーションに使用す
ることができるため、従来技術のものよりもコストを大
幅に削減することができる。
用することなく、低（外部）ループ帯域幅と低出力ノイ
ズの両方を必要とするＰＬＬアプリケーションに使用す
ることができるため、従来技術のものよりもコストを大
幅に削減することができる。
【図１】従来のチャージ−ポンプ位相同期ループ（ＰＬ
Ｌ）のブロック線図である。
Ｌ）のブロック線図である。
【図２】従来のデジタルＰＬＬのブロック線図である。
【図３】本発明の１つの実施形態によるＰＬＬのブロッ
ク線図である。
ク線図である。
【図４】本発明の１つの実施形態による図３のＰＬＬの
デジタル制御発振器を示すブロック線図である。
デジタル制御発振器を示すブロック線図である。
１００ 位相同期ループ １０２ 位相検出器 １０４ チャージポンプ １０６ ループフィルタ １０８ 電圧制御発振器 １１０ 入力ディバイダ １１２ フィードバックディバイダ ２００ 位相同期ループ ２０２ 位相検出器 ２０４ デジタルアキュムレータおよびフィルタ ２０８ デジタル制御発振器 ２１０ 入力ディバイダ ２１２ フィードバックディバイダ ３００ 位相同期ループ ３０２ 位相検出器 ３０４ デジタルアキュムレータおよびフィルタ ３０８ デジタル制御発振器 ３１０ 入力ディバイダ ３１２ フィードバックディバイダ ４０２ 位相検出器 ４０４ チャージポンプ ４０６ ループフィルタ ４０８ 電圧制御発振器 ４１０ 入力ディバイダ ４１２ 相対係数ディバイダ ４１４ 係数コントローラ
Claims (13)
- 【請求項１】 位相同期ループ（ＰＬＬ）を備えた集積
回路（ＩＣ）であって、前記ＰＬＬは、 （ａ）ＰＬＬ入力信号とＰＬＬフィードバック信号とを
受信するように、また、前記ＰＬＬ入力信号と前記ＰＬ
Ｌフィードバック信号との間の位相の差に基づいてＰＬ
Ｌ ＰＤ信号を生成するように構成された位相検出器
（ＰＤ）と、 （ｂ）該位相検出器からの前記ＰＬＬ ＰＤ信号を受信
するように、また、デジタル制御信号を生成するように
構成されたアキュムレータ／フィルターと、 （ｃ）デジタル制御発振器（ＤＣＯ）とを有し、 該デジタル制御発振器（ＤＣＯ）は、 （１）（ｉ）該アキュムレータ／フィルターから前記デ
ジタル制御信号を、また、（ｉｉ）発振器クロック信号
を受信するように構成され、 （２）周波数は（ｉ）該デジタル制御信号に基づき、ま
た、（ｉｉ）該発振器クロック信号の該周波数よりも大
きな出力信号を生成するように構成され、前記ＰＬＬフ
ィードバック信号は該出力信号から生成される、集積回
路。 - 【請求項２】 前記アキュムレータ／フィルタは、該デ
ジタル制御信号を、整数部分と分数部分とを備えた２部
分デジタル制御信号として生成する、請求項１に記載の
集積回路。 - 【請求項３】 前記ＰＬＬは、さらに、該ＰＤへの入力
用のＰＬＬ入力約数値に基づいて該ＰＬＬ入力信号を生
成するように構成されたＰＬＬ入力ディバイダを少なく
とも１つと、ＰＬＬフィードバック信号を生成するため
に、該出力信号を、ＰＬＬフィードバック約数値によっ
て分割するように構成されたＰＬＬフィードバックディ
バイダとを有する、請求項１に記載の集積回路。 - 【請求項４】 前記ＤＣＯは、該発振器クロック信号と
該デジタル制御を受信するように、また、該出力信号を
生成するように構成されたアナログＰＬＬである、請求
項１に記載の集積回路。 - 【請求項５】 前記ＤＣＯはチャージポンプＰＬＬであ
る、請求項４に記載の集積回路。 - 【請求項６】 前記ＤＣＯは、 （Ａ） 前記発振器クロック信号とＤＣＯフィードバッ
ク信号とを受信するように、また、該発振器クロックと
ＤＣＯフィードバック信号の間の位相の差に基づいてＤ
ＣＯ ＰＤ信号を生成するように構成されたＤＣＯ Ｐ
Ｄと、 （Ｂ） 該ＤＣＯ ＰＤから該ＤＣＯ ＰＤ信号を受信
するように、また、ＣＰチャージ電流を生成するように
構成されたチャージポンプ（ＣＰ）と、 （Ｃ） 該ＣＰチャージ電流を受けるように、また、ル
ープフィルタ電圧制御信号を生成するように構成された
ループフィルタと、 （Ｄ） 該ループ−フィルタ電圧制御信号を受信するよ
うに、また、該ループ−フィルタ制御信号に基づいて該
出力信号を生成するように構成された電圧制御発振器
（ＶＣＯ）と、 （Ｅ） 該出力信号を受信するように、また、該デジタ
ル制御信号に基づいて該ＤＣＯフィードバック信号を生
成するように構成されたＤＣＯフィードバックディバイ
ダと、を備える、請求項５に記載の集積回路。 - 【請求項７】 前記ＤＣＯフィードバックディバイダ
は、選択された２つの約数値の１つに適用されるべく採
用された相対係数ディバイダであって、 該ＤＣＯは、前記デジタル制御信号を受信するように、
また、該相対係数ディバイダによって、前記２つの選択
された約数のうちのどちらを適用するかを制御するよう
に構成された係数コントローラをさらに有する、請求項
６に記載の集積回路。 - 【請求項８】 前記アキュムレータ／フィルタは、整数
部分ＩＮＴと分数部分ＦＲＡＣとを有する２部分デジタ
ル制御信号として該デジタル制御信号を生成し、 該２つの選択された約数値は該整数ＩＮＴに基づいてお
り、 該相対コントローラは、該２つの選択された約数値が、
該ＦＲＡＣの値に基づいて、該相対係数ディバイダによ
ってどのように適用されるかを制御する、請求項７に記
載の集積回路。 - 【請求項９】 前記２つの選択された約数値はＩＮＴと
ＩＮＴ＋１である、請求項８に記載の集積回路。 - 【請求項１０】 前記ＤＣＯは、ＤＣＯ ＰＤへの入力
用のＤＣＯ入力約数値によって、該発振器クロック信号
を分割するように構成されたＤＣＯ入力ディバイダをさ
らに有する、請求項６に記載の集積回路。 - 【請求項１１】 前記ＶＣＯはリング発振器を有する、
請求項６に記載の集積回路。 - 【請求項１２】 前記ＤＣＯは分数Ｎ周波数シンセサイ
ザである、請求項１に記載の集積回路。 - 【請求項１３】 前記アキュムレータ／フィルタは、整
数部分ＩＮＴと分数部分ＦＲＡＣとを備えた２部分デジ
タル制御信号として該デジタル制御信号を生成し、 該ＤＣＯは、前記発振器クロック信号と前記デジタル制
御信号を受信するように、また、該出力信号を生成する
ように構成された分数Ｎ周波数シンセサイザであり、前
記ＤＣＯは、 （Ａ） 前記発振器クロック信号とＤＣＯフィードバッ
ク信号を受信するように、また、該発振器クロックとＤ
ＣＯフィードバック信号との間の位相の差に基づいて該
ＤＣＯ ＰＤ信号を生成するように構成されたＤＣＯ
ＰＤと、 （Ｂ） 前記ＤＣＯ ＰＤから該ＤＣＯ ＰＤ信号を受
信するように、また、ＣＰチャージ電流を生成するよう
に構成されたチャージポンプ（ＣＰ）と、 （Ｃ） 前記ＣＰチャージ電流を受けるように、また、
ループ−フィルタ電圧制御信号を生成するように構成さ
れたループフィルタと、 （Ｄ） 前記ループ−フィルタ電圧制御信号を受信する
ように、また、該ループ−フィルタ制御信号に基づい
て、該出力信号を生成するように構成された電圧制御リ
ング発振器と、 （Ｅ） 前記出力信号を受信するように、また、該デジ
タル制御信号に基づく前記ＤＣＯフィードバック信号を
生成するように構成されたＤＣＯフィードバックディバ
イダとを有し、前記ＤＣＯフィードバックディバイダ
は、２つの選択された約数値ＩＮＴとＩＮＴ＋１の１つ
を適用するべく採用された相対係数ディバイダであり、 （Ｆ） 該デジタル制御信号を受信するように、また、
該相対係数ディバイダによって、２つの選択された約数
のうちのどちらを適用するかを制御するように構成され
た係数コントローラを有し、前記係数コントローラが、
前記２つの選択された約数値が、該ＦＲＡＣの値に基づ
く該相対係数ディバイダによってどの程度頻繁に適用さ
れるかを制御する、請求項１に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/427312 | 1999-10-26 | ||
| US09/427,312 US6594330B1 (en) | 1999-10-26 | 1999-10-26 | Phase-locked loop with digitally controlled, frequency-multiplying oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177407A true JP2001177407A (ja) | 2001-06-29 |
| JP3796109B2 JP3796109B2 (ja) | 2006-07-12 |
Family
ID=23694325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000326310A Expired - Lifetime JP3796109B2 (ja) | 1999-10-26 | 2000-10-26 | デジタル制御の周波数増倍発振器を備えた位相同期ループ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6594330B1 (ja) |
| EP (1) | EP1104111B1 (ja) |
| JP (1) | JP3796109B2 (ja) |
| DE (1) | DE60008203T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295354A (ja) * | 2006-04-26 | 2007-11-08 | Renesas Technology Corp | デジタル放送受信装置およびデジタル放送システム |
| EP2017838A1 (en) | 2001-06-07 | 2009-01-21 | Fujifilm Corporation | Method for transporting multi-layered optical disc |
| US7724094B2 (en) | 2005-05-24 | 2010-05-25 | Infineon Technologies Ag | Digital phase locked loop and method for correcting interference components in a phase locked loop |
| US8515374B2 (en) | 2009-07-02 | 2013-08-20 | Semiconductor Components Industries, Llc | PLL circuit, and radio communication apparatus equipped with same |
| JP2015220726A (ja) * | 2014-05-21 | 2015-12-07 | 三菱電機株式会社 | Ｐｌｌ回路 |
| JP2022522910A (ja) * | 2019-01-02 | 2022-04-21 | 京東方科技集團股▲ふん▼有限公司 | 周波数ロックループ、電子機器及び周波数生成方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2339352B (en) * | 1998-06-30 | 2002-02-06 | Lsi Logic Corp | Testing analog to digital converters |
| KR100346839B1 (ko) * | 2000-10-10 | 2002-08-03 | 삼성전자 주식회사 | 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법 |
| US7292832B2 (en) * | 2001-09-17 | 2007-11-06 | Analog Device, Inc. | Timing and frequency control method and circuit for digital wireless telephone system terminals |
| US7356111B1 (en) * | 2003-01-14 | 2008-04-08 | Advanced Micro Devices, Inc. | Apparatus and method for fractional frequency division using multi-phase output VCO |
| KR100510523B1 (ko) * | 2003-03-13 | 2005-08-26 | 삼성전자주식회사 | 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 |
| DE60331698D1 (de) | 2003-04-02 | 2010-04-22 | Christopher Julian Travis | Numerisch gesteuerter Oszillator und Verfahren zum Erzeugen eines Ereignis-Taktes |
| US7362380B2 (en) * | 2003-07-10 | 2008-04-22 | Texas Instruments Incorporated | Equilibrium based vertical sync phase lock loop for video decoder |
| US7274406B2 (en) * | 2003-07-10 | 2007-09-25 | Texas Instruments Incorporated | Equilibrium based vertical sync phase lock loop for video decoder |
| AU2003262592A1 (en) * | 2003-09-05 | 2005-03-29 | Flextronics Design Finland Oy | A method for steering an oscillator and an oscillator |
| GB0323936D0 (en) | 2003-10-11 | 2003-11-12 | Zarlink Semiconductor Inc | Digital phase locked loop with selectable normal or fast-locking capability |
| KR100574980B1 (ko) * | 2004-04-26 | 2006-05-02 | 삼성전자주식회사 | 빠른 주파수 락을 위한 위상 동기 루프 |
| US7042258B2 (en) * | 2004-04-29 | 2006-05-09 | Agere Systems Inc. | Signal generator with selectable mode control |
| US7222035B1 (en) * | 2004-11-17 | 2007-05-22 | Topcon Gps, Llc | Method and apparatus for determining changing signal frequency |
| US7551016B2 (en) * | 2005-02-04 | 2009-06-23 | Atmel Corporation | Programmable clock generator apparatus, systems, and methods |
| US7539277B2 (en) * | 2005-09-09 | 2009-05-26 | Freescale Semiconductor, Inc. | Binary stream switching controlled modulus divider for fractional frequency synthesis |
| US7859343B2 (en) | 2006-11-13 | 2010-12-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| GB0622945D0 (en) | 2006-11-17 | 2006-12-27 | Zarlink Semiconductor Inc | Fractional digital PLL |
| TWI329423B (en) * | 2007-01-19 | 2010-08-21 | Faraday Tech Corp | Wide-locking range phase locked loop using adaptive post division technique |
| US7538706B2 (en) * | 2007-09-25 | 2009-05-26 | Mediatek Inc. | Mash modulator and frequency synthesizer using the same |
| CN101572543A (zh) * | 2008-05-04 | 2009-11-04 | 华为技术有限公司 | 一种稳定时钟的方法和装置 |
| US8138840B2 (en) * | 2009-01-23 | 2012-03-20 | International Business Machines Corporation | Optimal dithering of a digitally controlled oscillator with clock dithering for gain and bandwidth control |
| US8471614B2 (en) * | 2011-06-14 | 2013-06-25 | Globalfoundries Singapore Pte. Ltd. | Digital phase locked loop system and method |
| US9350365B2 (en) * | 2014-09-18 | 2016-05-24 | Intel Corporation | Digital phase-locked loop supply voltage control |
| CN110518906B (zh) * | 2019-08-30 | 2023-04-07 | 京东方科技集团股份有限公司 | 信号生成电路及其方法、数字时间转换电路及其方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4563657A (en) | 1982-03-15 | 1986-01-07 | Codex Corporation | Frequency synthesizer and digital phase lock loop |
| US5018170A (en) | 1989-11-21 | 1991-05-21 | Unisys Corporation | Variable data rate clock synthesizer |
| FR2658015B1 (fr) | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| US5187722A (en) | 1990-08-13 | 1993-02-16 | At&T Bell Laboratories | Frequency synthesis using fractional frequency multiplication |
| AU6339594A (en) | 1993-06-09 | 1994-12-15 | Alcatel N.V. | Synchronized clock |
| US5675620A (en) * | 1994-10-26 | 1997-10-07 | At&T Global Information Solutions Company | High-frequency phase locked loop circuit |
| KR19980042114A (ko) * | 1996-11-11 | 1998-08-17 | 가나이 츠토무 | 위상록루프회로를 갖는 시스템 |
| US6356129B1 (en) * | 1999-10-12 | 2002-03-12 | Teradyne, Inc. | Low jitter phase-locked loop with duty-cycle control |
-
1999
- 1999-10-26 US US09/427,312 patent/US6594330B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 EP EP00309052A patent/EP1104111B1/en not_active Expired - Lifetime
- 2000-10-16 DE DE60008203T patent/DE60008203T2/de not_active Expired - Lifetime
- 2000-10-26 JP JP2000326310A patent/JP3796109B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2017838A1 (en) | 2001-06-07 | 2009-01-21 | Fujifilm Corporation | Method for transporting multi-layered optical disc |
| US7724094B2 (en) | 2005-05-24 | 2010-05-25 | Infineon Technologies Ag | Digital phase locked loop and method for correcting interference components in a phase locked loop |
| JP2007295354A (ja) * | 2006-04-26 | 2007-11-08 | Renesas Technology Corp | デジタル放送受信装置およびデジタル放送システム |
| US8385403B2 (en) | 2006-04-26 | 2013-02-26 | Renesas Electronics Corporation | Digital broadcasting receiving unit and digital broadcasting system |
| US8515374B2 (en) | 2009-07-02 | 2013-08-20 | Semiconductor Components Industries, Llc | PLL circuit, and radio communication apparatus equipped with same |
| JP2015220726A (ja) * | 2014-05-21 | 2015-12-07 | 三菱電機株式会社 | Ｐｌｌ回路 |
| JP2022522910A (ja) * | 2019-01-02 | 2022-04-21 | 京東方科技集團股▲ふん▼有限公司 | 周波数ロックループ、電子機器及び周波数生成方法 |
| JP7562411B2 (ja) | 2019-01-02 | 2024-10-07 | 京東方科技集團股▲ふん▼有限公司 | 周波数ロックループ、電子機器及び周波数生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60008203T2 (de) | 2004-12-16 |
| EP1104111A1 (en) | 2001-05-30 |
| DE60008203D1 (de) | 2004-03-18 |
| US6594330B1 (en) | 2003-07-15 |
| EP1104111B1 (en) | 2004-02-11 |
| JP3796109B2 (ja) | 2006-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3796109B2 (ja) | デジタル制御の周波数増倍発振器を備えた位相同期ループ | |
| US10587276B2 (en) | Wide range frequency synthesizer with quadrature generation and spur cancellation | |
| JP4496322B2 (ja) | ジッター補償されたｎ分周周波数シンセサイザー | |
| US7579886B2 (en) | Phase locked loop with adaptive phase error compensation | |
| US10651858B2 (en) | Synthesizer and phase frequency detector | |
| US7298218B2 (en) | Frequency synthesizer architecture | |
| EP2312756B1 (en) | A dual reference oscillator phase-lock loop | |
| US6943598B2 (en) | Reduced-size integrated phase-locked loop | |
| EP1371167B1 (en) | Fractional-n frequency synthesizer with fractional compensation method | |
| US7605664B2 (en) | All digital phase locked loop system and method | |
| Rhee et al. | An on-chip phase compensation technique in fractional-N frequency synthesis | |
| US8664989B1 (en) | Method to increase frequency resolution of a fractional phase-locked loop | |
| US20190288695A1 (en) | Three loop phase-locked loop | |
| KR100805997B1 (ko) | 선형 데드-밴드-프리 디지털 위상 검출 | |
| GB2398942A (en) | Phase locked loop with delay circuit | |
| KR102392119B1 (ko) | 위상 회전자를 이용한 분수 서브 샘플링 위상 고정 루프 | |
| GB2504509A (en) | Phase locked loop with reduced susceptibility to VCO frequency pulling | |
| CN111953340A (zh) | 频率合成器及其操作方法 | |
| US7391840B2 (en) | Phase locked loop circuit, electronic device including a phase locked loop circuit and method for generating a periodic signal | |
| KR102392109B1 (ko) | 위상 회전자를 이용한 분수 위상 고정 루프 | |
| WO2006036749A3 (en) | Apparatus and method of oscillating wideband frequency | |
| KR102718725B1 (ko) | 위상고정루프를 포함하고, 기준입력신호의 주파수를 제어하여 정수경계스퍼를 회피할 수 있는 장치 | |
| Heuermann | Phase-Locked Loops and Synthesis Generators | |
| JP3144497B2 (ja) | 周波数シンセサイザ | |
| Ramekar et al. | N-Fractional PLL Analysis of 4-GHz Frequency for OFDM Technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3796109 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110421 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120421 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130421 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130421 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140421 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |