CN111953340A - 频率合成器及其操作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 claims description 42
- 238000005070 sampling Methods 0.000 claims description 22
- 230000010355 oscillation Effects 0.000 claims 6
- 238000001914 filtration Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 21
- 238000013139 quantization Methods 0.000 description 12
- 239000013256 coordination polymer Substances 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000005316 response function Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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Abstract
一种频率合成器,包括:鉴频鉴相器,被配置为接收频率信号和参考时钟,和根据该频率信号和该参考时钟之间的相位差和频率差输出相位差;电荷泵,根据该相位差产生电流;环路滤波器,被配置于根据该电流产生第一电压信号;N路滤波器,其每个支路包括开关和一个支路滤波器,并基于该第一电压产生N个支路的滤波电压;压控振荡器,被配置为根据所述N个支路的滤波电压的和产生第二电压信号;分频器,被配置为根据该第二电压信号和可变分频比产生频率信号;以及Σ‑Δ调制器,被配置为根据分数分频比的数字表示和所述参考时钟产生所述可变分频比。
Description
技术领域
本申请一般涉及一种频率合成器,特别地但不限于涉及一种集成N路滤波器的频率合成器。
背景技术
传统的分数频率合成器通过调制环路分频比(NDIV)实现平均分割的非整数环路。大多数传统的实现方式通过使用数字Σ-Δ调制器(SDM)的输出(即NDIV)来调制环路分频比。这类传统的实现方式可能在环路分频比中引入量化误差,这可以反映为分数频率合成器的输出端的相位噪声。引入的量化误差或噪声如果不进行特殊处理,可能会严重影响频率合成器的性能。
在抑制量化噪声的传统方法中,通常在环路中引入附加滤波器以实现对高频量化噪声的抑制,来改善频率合成器的性能。但是,附加滤波器可能会影响整个环路的相位裕度。在许多需要宽环路带宽的应用中,带宽附近的噪声被放大,从而可能降低锁相环输出信号的质量,并可能影响频率合成器的性能。为了减少这种负面影响,由附加滤波器引入的滚降度被限制为一阶,但这不能满足抑制量化噪声的要求。因此,传统的分数频率合成器很难添加具有性能理想的滤波器。
发明内容
本申请的实施例可以提供一种频率合成器。该频率合成器可以包括:鉴频鉴相器,被配置为接收频率信号和参考时钟,并根据该频率信号和该参考时钟之间的相位差和频率差输出相位差;电荷泵,通信地耦合到该鉴频鉴相器,并且被配置为根据该相位差产生电流;环路滤波器,通信地耦合到该电荷泵并且被配置为基于该电流产生第一电压信号;包括N个支路的N路滤波器,通信地耦合到环路滤波器,该N路滤波器的N个支路中的每一个包括一个开关和一个支路滤波器,其中该N路滤波器被配置为基于该第一电压信号产生N个支路的滤波电压;压控振荡器,通信地耦合到N路滤波器,并且被配置为基于N个支路的滤波电压的和产生第二电压信号;分频器,通信地耦合到该压控振荡器和该鉴频鉴相器,并且被配置为根据该第二电压信号和可变分频比产生频率信号;以及Σ-Δ调制器(SDM),通信地耦合到该分频器并且被配置为基于分数分频比的数字表示和SDM参考时钟来产生该可变分频比。
本申请的实施例可以提供一种频率合成器的操作方法。该方法可以包括:通过该频率合成器中的鉴频鉴相器接收频率信号和参考时钟;通过该鉴频鉴相器根据所该频率信号与该参考时钟之间的相位差和频率差输出相位差;通过可通信地耦合到该鉴频鉴相器的电荷泵根据该相位差产生电流;通过通信地耦合到该电荷泵的环路滤波器基于该电流,产生第一电压信号;通过通信地耦合到该环路滤波器的N路滤波器的N个支路中的每个支路基于该第一电压信号的产生滤波电压,其中N路滤波器的N个支路中的每个支路包括一个开关和一个支路滤波器;通过通信地耦合到该N路滤波器的压控振荡器基于该N个支路的滤波电压之和产生第二电压信号;通过可通信地耦合到该压控振荡器和该鉴频鉴相器的分频器基于该第二电压信号和可变分频比来产生频率信号;以及通过通信地耦合到该分频器的Σ-Δ调制器(SDM)基于分数分频比的数字表示和SDM参考时钟来产生该可变分频比。
附图的简要说明
在不一定按比例绘制的附图中,相同的数字可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图是通过示例而非通过限制的方式示出了本文件中讨论的各种实施例。
图1是示出根据本申请一个实施例的频率合成器的电路图。
图2是示出根据本申请的另一实施例的用于环路滤波器和N路滤波器的一个信号支路的电路图。
图3是根据本申请一个实施例的环路滤波器中的时钟信号的时序图。
图4是根据本申请一个实施例的N路滤波器中的每个支路中的时钟信号的时序图。
图5A是示出根据本申请一个实施例的环路滤波器的电路图。
图5B是示出根据本申请的另一实施例的环路滤波器的电路图。
图6是示出根据本申请一个实施例的N路滤波器的电路图。
图7A、7B和7C是示出根据本申请一个实施例的N路滤波器中的单路滤波器的实现的电路图。
图8是示出根据本申请的另一实施例的N路滤波器的电路图。
图9是示出根据本申请的另一实施例的N路滤波器的频率响应的示意图。
图10是示出根据本申请一个实施例的频率合成器的操作方法的流程图。
具体实施方式
现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而,本领域技术人员将理解,可以在没有许多这些细节的情况下实践本申请。
另外,一些众所周知的结构或功能可能未详细示出或描述,以便简明并避免不必要地模糊相关的描述。
在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释,即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语,然而,任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
图1是示出根据本申请一个实施例的频率合成器100的电路图。频率合成器100包括鉴频鉴相器(PFD)102,其被配置为接收频率信号FDIV和参考时钟FREF,并根据频率信号FDIV和参考时钟FREF之间的相位差和频率差来输出相位差PUP和PDN。注意,PUP和PDN也可以称为相位误差信号,其与频率信号FDIV和参考时钟FREF之间的相位差成比例,并且可以表示两个信号(频率信号FDIV和参考时钟FREF)中的哪一个在另一个之前。频率合成器100还包括电荷泵(CP)104和环路滤波器106,其中电荷泵(CP)104通信地耦合到鉴频鉴相器102并且被配置为根据相位差PUP和PDN产生电流ICP,以及环路滤波器106通信地耦合到电荷泵104并且被配置为基于电流ICP产生第一电压信号V1。频率合成器100还包括通信地耦合到环路滤波器106的N路滤波器108,N路滤波器108的N个支路中的每一个包括一个开关和一个支路滤波器。N路滤波器被配置为基于第一电压信号V1产生N个支路的滤波电压。频率合成器100还包括压控振荡器(VCO)110,其通信地耦合到N路滤波器108并且被配置为基于N个支路的滤波电压的和产生第二电压信号V2。注意,V2是电压信号,也可以表示为CKVCO,其包括响应的频率信息。频率合成器100还包括分频器112,其通信地耦合到压控振荡器110和鉴频鉴相器102,并且被配置为基于第二电压信号和可变分频比NDIV产生频率信号FDIV。频率合成器100还包括Σ-Δ调制器(SDM)114,其通信地耦合到分频器112并且被配置为基于分数分频比Din[]的数字表示和SDM参考时钟CKSDM来产生可变分频比NDIV。注意,SDM参考时钟CKSDM具有与参考时钟CKref相同的频率,但是可以具有与参考时钟CKref不同的相位。换句话说,SDM参考时钟CKSDM可以具有与参考时钟CKref相同的源。注意,SDM参考时钟和参考时钟CKref都是稳定的。
图2是示出根据本申请的另一实施例的用于环路滤波器和N路滤波器的信号支路的电路图。图1中所示的环路滤波器106还包括图2中所示的环路滤波器时钟发生器202。环路滤波器时钟发生器202被配置为基于参考时钟FREF的相位产生一个采样控制信号一个保持控制信号和一个复位控制信号注意,N路滤波器时钟发生器204,环路滤波器206中的电流电压转换器,N路滤波器208和用于N路滤波器210的加法器将在稍后讨论。
图3是根据本申请一个实施例的环路滤波器中的时钟信号和的时序图。X轴表示时间,Y轴表示相位。如图3所示,CKref表示参考频率FREF的时序图。Tref表示参考频率FREF的一个周期或一个循环周期。采样控制信号保持控制信号和复位控制信号的时序图如图3所示。注意,任何采样控制信号保持控制信号和复位控制信号的相位都是不重叠的,以便控制环路滤波器内的电容器以及将来自电荷泵104的电流ICP转换为第一电压信号V1。
返回参考附图2,图1中所示的N路滤波器108还包括图2中所示的N路滤波器时钟发生器204。N路滤波器时钟发生器204被配置为基于参考时钟FREF的相位产生第一多相控制信号第二多相控制信号第三多相控制信号……和第N多相控制信号注意,环路滤波器206中的电流电压转换器,N路滤波器208和用于N路滤波器210的加法器稍后将讨论。
图4是根据本申请一个实施例的N路滤波器中的时钟信号的时序图。X轴表示时间,Y轴表示相位。如图4所示,CKref表示参考频率FREF的时序图。第一多相控制信号第二多相控制信号第三多相控制信号……第N多相控制信号的时序在图4中被示出。在图4所示的一个实施例中,N=7。产生的多相时钟信号在相邻信号之间具有一致的相位关系。换句话说,N路滤波器中的相邻控制信号具有预定的相位关系。例如,相邻的多相控制信号从参考时钟CKref的相邻上升沿开始。换句话说,在将其相邻信号设置为高的一个时钟周期Tref之后,将每个多相控制信号设置为高。注意0≤j≤N。注意,在图4中,控制信号的高(1)持续时间可以与其相邻控制信号的高(1)持续时间重叠。然而,可选地,相邻控制信号和 1可以不具有重叠的高持续时间。注意,在整个说明书中,多相控制信号、多支路控制信号和N支路控制信号可互换地用于指代信号
现在返回参考附图2,环路滤波器时钟发生器202产生用于环路滤波器的控制信号和环路滤波器中的电流电压转换器206将电荷泵的电荷输出转换成第一电压信号V1。N路滤波器时钟发生器204基于参考时钟CKref为多路滤波器的每个支路产生相应的控制信号多路滤波器208包括并行的多个支路,并且每个支路执行相对独立的滤波功能。加法器210将N路滤波器208的各个滤波支路的输出相加。通过添加相应的N个支路来实现环路控制电压的滤波。因为首先在每个支路中对控制信号进行采样,然后通过相应的路滤波器进行滤波,在混合信号域中完成整个滤波。由于包括具有相同传输特性的N个支路的多路滤波器执行滤波,因此可以避免由于通过单分支滤波的采样而导致的量化噪声的折叠。
图5A是示出根据本申请一个实施例的环路滤波器500A的电路图。环路滤波器500A将电荷泵的输出电流ICP转换为电压信号Voint。环路滤波器500A包括采样开关502、保持开关504、复位开关506、采样电容器Cs 508和保持电容器Ch 510。采样开关502通信地耦合到电荷泵并且被配置为接收电流ICP,保持开关504通信地耦合到采样开关502和复位开关506,并被配置为输出内部输出电压信号Voint。复位开关506被配置为接收第一参考电压Vref1。采样电容器Cs 508包括:通信地耦合到具有第二参考电压Vref1的电压参考点的第一极板和通信地耦合到采样开关502,复位开关502和保持开关504的第二极板。保持电容器Ch 510包括:通信地耦合到保持开关504并且被配置为使电流ICP平滑的第一极板和通信地耦合到该具有第二参考电压的电压参考点的第二极板。在一个实施例中,第二参考电压Vref1可以是地(GND)。可选地,第一参考电压Vref1和第二参考电压Vref1可以不同。注意,采样开关502由采样控制信号控制,保持开关504由保持控制信号控制,复位开关506由复位控制信号控制。可选地,电阻器R可以与保持电容器Ch510串联连接,如图5B所示。
图6是示出根据本申请一个实施例的N路滤波器的电路图。
环路滤波器单元的第一电压信号Voint(或如图1所示的V1)由多相控制信号控制,并且由每个路滤波器602、604、606、608……和616进行滤波。加法器618对电压域中的多个滤波输出求和以产生控制信号Vctrl。例如,加法器618通信地耦合在N路滤波器和压控振荡器之间,并且被配置为通过对N个支路的滤波电压作加法来产生N个支路的滤波电压的和。可选地,该求和过程可以在压控振荡器中通过控制不同的电压控制单元完成,这将参考下面的图8详细讨论。
图7A、7B和7C是示出根据本申请一个实施例的N路滤波器内的单个支路的实现的电路图。
如图7A所示,N路滤波器的每个支路包括第二电容器C2。可选地,如图7B所示,N路滤波器的每个支路个支路包括串联连接的第一电阻器R1和第三电容器C3。可选地,如图7C所示,N路滤波器的每个支路包括第四电容器C4,第二电阻器R2和串联连接到第二电阻器R2的第五电容器C5,其中第四电容器C4并联连接到第二电阻器R2和第五电容器C5的串联组合上。
在操作期间,在如图1所示的整个循环中,环路分频器112将压控振荡器110的输出V2和分频器112的输出FDIV分开,进而驱动鉴频鉴相器102以及电荷泵104将相位信息PUP和PDN转换为电流信号ICP。然后,N路滤波器108对环路滤波器106的输出电压进行滤波,以产生用于压控振荡器110的控制电压Vctrl,并且控制电压Vctrl调制VCO频率,来实现整体闭环控制,实现锁相环(PLL)功能,并产生低相位噪声的输出信号V2。
在根据本申请一个实施例的环路滤波器和多点滤波器中,环路滤波器的电流电压转换器将电荷泵的电荷输出ICP转换为电压信号V1,以及由N路滤波器对电压信号V1进行滤波,最终输出Vctrl来控制压控振荡器。
环路中的电荷泵104将相位差转换为电流ICP。为了确保该环路具有足够的相位裕度,如图1所示,本申请的一个实施例的采用第一类型的环路(仅具有一个整体单元,例如压控振荡器)。环路滤波器106首先通过采样和保持过程将电荷泵输出信号ICP转换为电压信号Voint。包括电阻器和电容器或仅包括电容器的网络抑制频率高于预定频率的噪声。时钟信号和分别是采样、保持和复位控制信号。
N路滤波器包括并行的多个支路,并且每个支路完成相对独立的滤波功能。每个支路由产生控制时钟的N路时钟发生器控制,并且N个支路的各相邻支路具有一致的相位关系。例如,相邻支路之间的相位差是恒定的。加法器(例如,如图6所示的加法器618)将各个滤波器支路的输出相加,并通过添加相关的对应支路来实现环路控制电压的滤波。由于控制信号首先在每个支路中被采样然后通过滤波器,因此整个滤波过程在混合信号域(即混合连续时域和离散时域)中完成。由于通过包括具有相同传输特性的多个支路的N路滤波器执行滤波,因此通过传统的单支路滤波采样而引起的量化噪声的折叠可以通过N路滤波器避免。
沿着信号流,可以在压控振荡器之前执行多支路相加,如果在电压域中对每个滤波器支路的输出进行相加,则可以使用相加的控制信号单独地控制VCO。可选地,首先VCO可以执行电压控制,然后加法器执行多个支路的求和。每个滤波器支路的输出控制具有多个控制支路的VCO的单个电压控制支路,然后在VCO中对频率控制信号进行相加,这将参考图8作进一步讨论。
多支路(支路数量为N)通过对电压信号Voint进行滤波产生N路滤波电压Vo0、Vo1、Vo2、Vo3、Vo4、Vo5、Vo6、和Vo7。如图8所示,压控振荡器对得到的N路滤波电压求和。现在,以N=8为例。多个支路中的每一个(例如第i个支路)由单独的控制信号(例如)控制,并且每个支路滤波器通过一个由相应控制信号控制的相应开关连接到输入信号Voint。控制信号的相位均匀分布在0~2π之间,并且任意相邻信号的相位差为 N路滤波器的单个支路对单个支路信号进行滤波之后,它产生相应的电压信号Voi(i=1、2、3、4、5、6或7)。电压信号Voi作用于压控振荡器中的相同的可变电容器(单位变容二极管),以控制压控振荡器的频率。由于压控可变电容的均匀性,频率变化可表示为f=(Vo0+Vo1+Vo2+Vo3+Vo4+Vo5+Vo6+Vo7)*Kvco,其中Kvco为压控振荡器的每个电压控制支路的增益。i支路的增益定义为Kvco=Δf/ΔVoi,并且对于除Voi之外的所有其他支路,ΔVoj=0。
这里定义Vo=Vo0+Vo1+Vo2+Vo3+Vo4+Vo5+Vo6+Vo7和NFLT=Vo/Voint,Δf=(NFLT*Voint)*Kvco。可以看出,环路滤波器的输出电压再次被具有响应函数或特性NFLT的滤波器滤波,然后被施加到压控振荡器的电压。该响应函数NFLT可以抑制量化噪声。
由于多相控制信号之间的特定相位关系,整个N路滤波器NFLT=Vo/Voint的响应特性NFLT与如图8所示的单路滤波器的响应特性NFLT一致。此外,在求和之后,将消除由每个控制信号产生的单个支路中的频谱混叠。在大环路带宽的要求下,在引入多路滤波器之后,环路的相位裕度可能受到不利影响。为了减小这种影响,每个支路滤波器的结构可以设计为图7A、7B或7C中的任何一个。滤波后的响应曲线具有如图9所示的特征曲线。通过选择N路滤波器的支路总数(N),可以调整响应曲线中的陷波频率,例如图9所示的f1和f1。通过选择支路滤波器的结构和参数,支路滤波器可以调整在直流(DC)外凸出部分的陷波深度和峰值,例如P1,P2。
图10是示出根据本申请一个实施例的频率合成器的操作方法1000的流程图。
频率合成器的操作方法1000包括:在框1002中,通过频率合成器中的鉴频鉴相器(PFD)接收频率信号和参考时钟;在框1004中,通过该鉴频鉴相器根据该频率信号和该参考时钟之间的相位差和频率差产生相位差;在框1006中,通过可通信地耦合到该鉴频鉴相器的电荷泵,根据该相位差产生电流;在框1008中,通过可通信地耦合到该电荷泵的环路滤波器,基于该电流产生第一电压信号;在框1010中,通过通信地耦合到该环路滤波器的N路滤波器的N个支路中的每一个,基于该第一电压信号产生滤波电压,其中,N路滤波器的每个支路包括一个开关,一个支路滤波器;在框1012中,通过可通信地耦合到N路滤波器的压控振荡器,基于N个支路的滤波电压的和产生第二电压信号;在框1014中,通过可通信地耦合到该压控振荡器和该鉴频鉴相器的分频器基于该第二电压信号和可变分频比产生频率信号;在框1016中,通过可通信地耦合到该分频器的Σ-Δ调制器(SDM)基于分数分频比的数字表示和SDM参考时钟产生该可变分频比。
可选地,方法1000还包括(未在图10中示出)通过通信地耦合在N路滤波器和压控振荡器之间的加法器对N个支路的滤波电压相加产生N个支路的滤波电压的和。
可选地,在方框1012中,通过通信地耦合到该N路滤波器的压控振荡器基于该N个支路的滤波电压的和产生第二电压信号,进一步通过以下步骤实现:通过由N个压控振荡单元中的每一个基于N个支路的滤波电压中的相应一个产生一个振荡电压信号;以及通过通信地耦合到该N个压控振荡单元的加法器将该N个振荡电压信号相加,产生第二电压信号。
可选地,在框1008中,通过通信地耦合到该电荷泵的环路滤波器基于该电流产生第一电压信号,进一步通过以下步骤实现:通过通信地耦合到该电荷泵的采样开关接收该电流,通过通信地耦合到该采样开关和复位开关的保持开关输出内部输出电压信号;以及通过该复位开关接收参考电压;其中第一电容器的第一极板被通信地耦合到地,该第一电容器的第二极板通信地耦合到采样开关、复位开关和保持开关。
可选地,环路滤波器还包括电阻-电容滤波器,其通信地耦合到该保持开关并且被配置为滤除该电流中的毛刺。
可选地,每个N路滤波器包括第二电容器。
可选地,每个N路滤波器包括第一电阻器和与该第一电阻器串联连接的第三电容器。
可选地,每个N路滤波器包括第四电容器,第二电阻器和串联连接到该第二电阻器的第五电容器,其中该第四电容器并联连接到该第二电阻器和该第五电容器的串联组合上。
可选地,N路滤波器的每一个支路中的相应开关由相应的相位控制信号控制,其中相应的相位控制信号与该相应的相位控制信号的相邻相位控制信号之间的相位差等于2π/N。
至少一个实施例在环路滤波器上引入一个N路滤波器。通过适当地设计该N路滤波器的特性,该N路滤波器可以实现量化噪声的有效抑制,并提高频率合成器的整体性能。
例如,本申请的一个实施例中不是抑制从PLL带宽到参考时钟频率的宽频带中的量化噪声而是抑制本地频带中的量化噪声。例如,该实施例在模拟锁相环(PLL)滤波器环路中引入了多路滤波器,通过使用混合域中的数字处理方法来滤除量化噪声。由于多支路滤波的应用,该实施例避免了滤波期间量化噪声的折叠,从而提高了频率合成器的性能。
各种实施例的特征和方面可以集成到其他实施例中,并且可以在没有示出或描述的所有特征或方面的情况下实现本说明书中示出的实施例。本领域技术人员将理解,尽管出于说明的目的描述了系统和方法的特定示例和实施例,但是在不脱离本申请的精神和范围的情况下可以进行各种修改。此外,一个实施例的特征可以结合到其他实施例中,即使在本文档中的单个实施例中没有一起描述那些特征的情况下也是如此。因此,本申请由所附权利要求描述。
Claims (17)
1.一种频率合成器,包括:
鉴频鉴相器,被配置为接收频率信号和参考时钟,并根据所述频率信号与所述参考时钟之间的相位差和频率差输出相位差;
电荷泵,通信地耦合到所述鉴频鉴相器并被配置为根据所述相位差产生电流;
环路滤波器,通信地耦合到所述电荷泵并且被配置为基于所述电流产生第一电压信号;
包含N个支路的N路滤波器,通信地耦合到所述环路滤波器,N路滤波器的N个支路中的每一个包括一个开关和一个支路滤波器,其中N路滤波器被配置为基于所述第一电压信号产生N个支路的滤波电压;
压控振荡器,通信地耦合到所述N路滤波器,并且被配置为基于所述N个支路的滤波电压的总和产生第二电压信号;
分频器,通信地耦合到所述压控振荡器和所述鉴频鉴相器,并且被配置为根据所述第二电压信号和可变分频比产生频率信号;以及
Σ-Δ调制器(SDM),通信地耦合到所述分频器并且被配置为基于分数分频比的数字表示和SDM参考时钟来产生所述可变分频比。
2.如权利要求1所述的频率合成器,还包括加法器,通信地耦合在所述N路滤波器和所述压控振荡器之间,并且被配置为通过将所述N个支路的滤波电压相加以产生所述N个支路的滤波电压的和。
3.如权利要求1所述的频率合成器,其特征在于,所述压控振荡器还包括:
N个压控振荡单元,所述N个压控振荡单元中的每一个被配置为基于所述N个支路的滤波电压中的相应一个产生一个振荡电压信号;以及
加法器,通信地耦合到所述N个压控振荡单元,并且被配置为通过对N个振荡电压信号进行相加以产生所述第二电压信号。
4.如权利要求1所述的频率合成器,其特征在于,所述环路滤波器还包括:
采样开关,通信地耦合到所述电荷泵并且配置为接收所述电流;
保持开关,通信地耦合到所述采样开关和复位开关,并且被配置为输出内部输出电压信号,其中,所述复位开关被配置为接收第一参考电压;
采样电容器,所述采样电容器的第一极板通信地耦合到具有第二参考电压的电压参考点,所述采样电容器的第二极板通信地耦合到所述采样开关、所述复位开关和所述保持开关;以及
保持电容器,所述保持电容器的第一极板通信地耦合到所述保持开关且被配置为使电流平滑,所述保持电容器的第二极板通信地耦合到所述具有第二参考电压的电压参考点。
5.如权利要求1所述的频率合成器,其特征在于,所述N路滤波器的每个支路包括第二电容器。
6.如权利要求1所述的频率合成器,其特征在于,所述N路滤波器的每个支路包括第一电阻器和与所述第一电阻器串联连接的第三电容器。
7.如权利要求1所述的频率合成器,其特征在于,所述N路滤波器的每个支路包括第四电容器、第二电阻器以及与所述第二电阻器串联连接的第五电容器,其中所述第四电容器并联连接到所述第二电阻和所述第五电容器的串联组合上。
8.如权利要求1所述的频率合成器,其特征在于,所述N路滤波器的每个支路的相应开关由相应支路的相位控制信号控制,其中所述相应支路的相位控制信号和与所述相应支路的相位控制信号相邻的相位控制信号之间的相位差等于2π/N。
9.一种频率合成器的操作方法,包括:
通过频率合成器中的鉴频鉴相器接收频率信号和参考时钟;
通过所述鉴频鉴相器根据所述频率信号和所述参考时钟之间的相位差和频率差输出相位差;
通过通信地耦合到所述鉴频鉴相器的电荷泵根据所述相位差产生电流;
通过通信地耦合到所述电荷泵的环路滤波器,基于所述电流产生第一电压信号;
通过通信地耦合到所述环路滤波器的N路滤波器的N个支路中的每个支路基于所述第一电压信号产生滤波电压,其中所述N路滤波器的N个支路中的每个支路包括一个开关和一个支路滤波器;
通过通信地耦合到所述N路滤波器的压控振荡器基于所述N个支路的滤波电压的和,产生第二电压信号;
通过通信地耦合到所述压控振荡器和所述鉴频鉴相器的分频器基于所述第二电压信号和可变分频比产生频率信号;以及
通过通信地耦合到所述分频器的Σ-Δ调制器(SDM)基于分数分频比的数字表示和SDM参考时钟的产生可变分频比。
10.如权利要求9所述的方法,还包括:
通过通信地耦合在所述N路滤波器和所述压控振荡器之间的加法器,将所述N个支路的滤波电压相加产生所述N个支路的滤波电压的和。
11.如权利要求9所述的方法,其特征在于,通过通信地耦合到所述N路滤波器的压控振荡器基于所述N条滤波电压的和,产生第二电压信号;所述第二电压信号进一步通过以下方式实现:
通过N个压控振荡单元中的每一个基于N个支路的滤波电压中的相应一个产生振荡电压信号;以及
通过通信地耦合到所述N个压控振荡单元的加法器将N个所述振荡电压信号相加以产生第二电压信号。
12.如权利要求9所述的方法,其特征在于,通过通信地耦合到所述电荷泵的环路滤波器基于所述电流产生第一电压信号,所述第一电压信号进一步通过以下方式实现:
通过通信地耦合到所述电荷泵的采样开关接收所述电流;
通过通信地耦合到所述采样开关和复位开关的保持开关输出内部输出电压信号;以及
通过所述复位开关接收参考电压;
其中第一电容器的第一极板被通信地耦合到地且所述第一电容器的第二极板被通信地耦合到所述采样开关,所述复位开关和所述保持开关。
13.如权利要求12所述的方法,其特征在于,所述环路滤波器还包括电阻-电容滤波器,所述电阻-电容滤波器通信地耦合到所述保持开关并且被配置为滤除所述电流中的毛刺。
14.如权利要求9所述的方法,其特征在于,所述N路滤波器的每一个支路包括第二电容器。
15.如权利要求9所述的方法,其特征在于,所述N路滤波器中的每一个支路包括第一电阻器和与所述第一电阻器串联连接的第三电容器。
16.如权利要求9所述的方法,其特征在于,所述N路滤波器的每一个支路包括第四电容器,第二电阻器和串联连接到所述第二电阻器的第五电容器,其中所述第四电容器并联连接到所述第二电阻器和所述第五个电容器的串联组合上。
17.如权利要求9所述的方法,其特征在于,所述N路滤波器的每一个支路的相应开关由相应的相位控制信号控制,其中所述相应的相位控制信号和与所述相应的相位控制信号相邻的相位控制信号之间的相位差等于2π/N。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910402581.4A CN111953340B (zh) | 2019-05-15 | 2019-05-15 | 频率合成器及其操作方法 |
US16/508,049 US10666271B1 (en) | 2019-05-15 | 2019-07-10 | Frequency synthesizer and method of operating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910402581.4A CN111953340B (zh) | 2019-05-15 | 2019-05-15 | 频率合成器及其操作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111953340A true CN111953340A (zh) | 2020-11-17 |
CN111953340B CN111953340B (zh) | 2024-02-09 |
Family
ID=70775111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910402581.4A Active CN111953340B (zh) | 2019-05-15 | 2019-05-15 | 频率合成器及其操作方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10666271B1 (zh) |
CN (1) | CN111953340B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024055589A1 (zh) * | 2022-09-16 | 2024-03-21 | 武汉市聚芯微电子有限责任公司 | 相位追踪电路和方法及电子设备 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113644912B (zh) * | 2021-07-27 | 2024-04-16 | 矽力杰半导体技术(杭州)有限公司 | 锁相环电路及其控制方法 |
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CN208445546U (zh) * | 2018-10-19 | 2019-01-29 | 贵州航天计量测试技术研究所 | 一种基于光电振荡器的宽带低相噪频率合成器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110000766A (ko) * | 2009-06-29 | 2011-01-06 | 삼성전자주식회사 | 주파수 합성기 및 폴라 송신기 |
US8222932B2 (en) * | 2010-02-23 | 2012-07-17 | Agilent Technologies, Inc. | Phase-locked loop with switched phase detectors |
-
2019
- 2019-05-15 CN CN201910402581.4A patent/CN111953340B/zh active Active
- 2019-07-10 US US16/508,049 patent/US10666271B1/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US10666271B1 (en) | 2020-05-26 |
CN111953340B (zh) | 2024-02-09 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |