KR20110000766A - 주파수 합성기 및 폴라 송신기 - Google Patents

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Abstract

주파수 합성기는 분산형 위상 검출기 회로, 다중 차지 펌프, 루프 필터, 전압 제어 발진기 및 분주 회로를 포함한다. 분산형 위상 검출기는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각의 위상차에 기초한 복수비트의 업 신호와 다운 신호를 지연시켜 지연된 업 신호와 지연된 다운 신호를 제공한다. 다중 차지 펌프는 지연된 업 신호와 지연된 다운 신호의 각 비트에 기초하여 복수의 전류 펄스들로 구성되는 분산된 전류 신호를 제공한다. 루프 필터는 상기 분산된 전류 신호를 필터링하여 제어 전압으로 제공한다. 전압 제어 발진기는 제어 전압에 기초하여 발진 주파수 신호를 제공한다. 분주 회로는 복수의 제어 신호들에 응답하여 발진 주파수 신호를 분주하여 복수의 분주 주파수 신호들로 제공한다.

Description

주파수 합성기 및 폴라 송신기{Frequency synthesizer and polar transmitter}
본 발명은 주파수 합성 분야에 관한 것으로, 보다 상세하게는 주파수 합성기 및 상기 주파수 합성기를 구비하는 송신기에 관한 것이다.
위상 고정 루프(PLL)는 주파수를 합성하는데 널리 사용된다.
PLL을 사용한 주파수 합성기에는 정수-N 방식과 분수-N 방식이 있다. 정수-N 방식은 출력 주파수를 분주하는 N 값을 고정하여 사용하는 것이고, 분수-N 방식은 N을 둘 이상의 값을 선택함으로써, 여러번의 분주를 통해 선택된 값들을 보간하는 결과를 얻음으로서 분주되는 값이 소수가 되는 방식이다. 통상적으로 정수-N 방식은 루프 대역폭(loop bandwidth)과 채널 간격(channel spacing)과의 트레이드-오프(trade-off) 때문에 다양한 규격을 만족하기가 어려운 반면, 분수-N 방식은 대역폭이 넓고, 채널 간격은 좁게 구현 가능하므로 PLL 제한점들을 완화시킨다고 알려져 있다. 하지만 이러한 분수-N 방식에서는 프랙셔널 스퍼가 존재하게 된다. 이러한 프랙셔널 스퍼를 줄이기 위하여 시그마/델타 변조기를 이용한 주파수 합성기가 도입되었으나 이러한 시그마/델타 변조기를 이용한 주파수 합성기에서는 정량화 노 이즈를 비롯한 시그마/델타 변조 노이즈가 발생하는 문제점이 있고, 또한 스퍼에 의한 시그마/델타 변조 노이즈가 증가하는 문제점이 있다.
본 발명의 일 목적은 스퍼를 감소시켜 시그마-델타 노이즈를 감소시킬 수 있는 주파수 합성기를 제공하는데 있다.
본 발명의 일 목적은 상기 주파수 합성기를 구비하는 폴라 송신기를 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 주파수 합성기는 분산형 위상 검출기 회로, 다중 차지 펌프, 루프 필터, 전압 제어 발진기 및 분주 회로를 포함한다. 상기 분산형 위상 검출기 회로는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각의 위상차에 기초한 복수비트의 업 신호와 다운 신호를 지연시켜 지연된 업 신호와 지연된 다운 신호로 제공한다. 상기 다중 차지 펌프는 상기 지연된 업 신호와 상기 지연된 다운 신호의 각 비트에 기초하여 복수의 전류 펄스들로 구성되는 분산된 전류 신호를 제공한다. 상기 루프 필터는 상기 분산된 전류 신호를 필터링하여 제어 전압으로 제공한다. 상기 전압 제어 발진기는 상기 제어 전압에 기초하여 발진 주파수 신호를 제공한다. 상기 분주 회로는 복수의 제어 신호들에 응답하여 상기 발진 주파수 신호를 분주하여 상기 복수의 분주 주파수 신호들로 제공한다.
실시예에 있어서, 상기 주파수 합성기는 시그마-델타 변조기와 제1 지연부를 더 포함할 수 있다. 상기 시그마-델타 변조기는 상기 복수의 분주 주파수 신호들 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호와 데이터를 시그마-델타 변조하여 변조 신호로 제공할 수 있다. 상기 제1 지연부는 상기 변조 신호를 평균화하여 상기 위상 고정루프에 제어 신호들로 제공할 수 있다.
실시예에 있어서, 상기 분산형 위상 검출기 회로는 상기 기준 주파수 신호와 상기 분주 주파수 신호들 각각의 위상차에 기초한 상기 복수비트의 업 신호와 다운 신호를 생성하는 다중 위상 검출기 및 상기 업 신호와 상기 다운 신호를 상기 기준 주파수 신호의 주기 내에서 서로 다른 지연시간만큼 지연시켜 상기 지연된 업 신호와 상기 지연된 다운 신호로 제공하는 복수의 지연 회로들을 포함하는 제2 지연부를 포함할 수 있다.
상기 서로 다른 지연 시간은 상기 한 주기 내에서 시간에 따라 증가할 수 있다. 또한 상기 서로 다른 지연 시간은 한 주기 내에서 시간에 따라 감소할 수 있다.
실시예에 있어서, 상기 분주 회로는 상기 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 중간 주파수 신호들을 생성하는 프리스케일러 및 상기 프리스케일러에 공통으로 연결되고 상기 복수의 중간 주파수 신호들을 상기 제어 신호에 응답하여 각각의 분주율로 분주하여 상기 복수의 분주 주파수 신호들을 제공하는 복수의 모듈러스 분주기들을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따 른 주파수 합성기는 다중 위상 검출기, 다중 차지 펌프, 루프 필터, 전압 제어 발진기, 분주 회로 및 위상 제어부를 포함한다. 상기 다중 위상 검출기는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각의 위상차에 기초한 복 복수비트의 업 신호와 다운 신호를 제공한다. 상기 다중 차지 펌프는 상기 업 신호와 상기 다운 신호의 각 비트에 기초하여 제공되는 복수의 전류 펄스 신호들을 포함하는 전류 신호를 제공한다. 상기 루프 필터는 기 전류 신호를 필터링하여 제어 전압으로 변환하여 제공한다. 상기 전압 제어 발진기는 상기 제어 전압에 기초하여 발진 주파수 신호를 제공한다. 상기 분주 회로는 복수의 제어 신호들에 응답하여 상기 발진 주파수 신호를 분주하여 복수의 분주 주파수 신호들로 제공한다. 상기 위상 제어부는 상기 기준 주파수 신호를 동일한 위상 차이를 갖는 복수의 제1 주파수 신호들로 분주하고, 상기 복수의 분주 주파수 신호들 각각을 동일한 위상 차이를 갖는 복수의 제2 주파수 신호들로 분주하여, 상기 복수의 제2 주파수 신호들 중 상기 복수의 제1 주파수 신호들과 동일한 위상이 주파수 신호들을 상기 복수의 위상 분주 주파수 신호들로 제공한다.
실시예에 있어서, 상기 위상 제어부는 상기 기준 주파수 신호에 기초하여 상기 제1 주파수 신호들을 제공하는 제1 분주기 및 상기 분주 주파수 신호들에 기초하여 상기 제2 주파수 신호들을 제공하는 복수의 제2 분주기들을 포함할 수 있다.
실시예에 있어서, 상기 다중 위상 검출기는 상기 제1 주파수 신호들과 상기 위상 분주 주파수 신호들 각각의 위상 차이를 각각 검출하는 복수의 위상 검출기들을 포함할 수 있다.
상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 폴라 송신기는 데이터 처리부, 주파수 합성기 및 파워 증폭기를 포함한다. 상기 데이터 처리부는 기저 대역 데이터를 처리하여 진폭 신호와 위상 신호로 변환한다. 상기 주파수 합성기는 기준 주파수 신호와 상기 위상 신호에 기초하여 발진 주파수 신호를 생성한다. 상기 파워 증폭기는 상기 발진 주파수와 상기 진폭 신호를 합성하여 전송 신호를 출력한다. 상기 주파수 합성기는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각에 기초하여 발진 주파수 신호를 제공하며, 상기 기준 주파수 신호와 상기 분주 주파수 신호들의 주파수 차이에 따른 업 신호와 다운 신호를 시간적으로 분산시켜 중첩을 방지하는 분산형 차지 펌프를 포함한다.
본 발명에 실시예들에 따르면, 주파수 합성기에 포함되는 다중 차지 펌프의 복수의 출력들 또는 입력들을 서로 다른 지연량만큼 지연시켜 스퍼를 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 주파수 합성기를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 주파수 합성기(10)는 위상 고정 루프(100), 제1 지연부(400) 및 시그마-델타 모듈레이터(sigma-delta modulator, SDM, 500)를 포함한다.
위상 고정 루프(100)는 분산형 위상 검출기 회로(110), 다중 차지 펌프(140), 루프 필터(150), 전압 제어 발진기(VCO, 200) 및 분주 회로(300)를 포함하여 구성될 수 있다. 또한 분산형 위상 검출기 회로(110)는 다중 위상 검출기(120) 및 제2 지연부(130)를 포함하여 구성될 수 있다.
다중 위상 검출기(120)는 복수의 위상 검출기들(PFD1~PFD1)을 포함하고, 기준 주파수 신호(FR)와 복수의 분주 주파수 신호들(FD1~FDN) 각각의 위상차에 기초한 복수비트의 업 신호(UP)와 다운 신호(DN)를 제공한다. 즉 복수의 위상 검출기들(PFD1~PFD1) 각각에서 단일 비트의 업 신호(UP)와 다운 신호(DN)가 제공된다.
제2 지연부(130)는 복수의 지연 회로들(DELAY1~DELAY2)을 포함하고, 복수의 지연 회로들(DELAY1~DELAYN) 각각은 복수비트의 업 신호(UP)와 다운 신호(DN)를 서로 다른 지연시간 만큼 지연시켜 복수비트의 지연된 업 신호(UPD)와 지연된 다운 신호(DND)로 제공한다.
다중 차지 펌프(140)는 복수의 차지 펌프들(CP1~CPN)을 포함하고, 각각이 단일 비트의 지연된 업 신호(UPD)와 지연되 다운 신호(DND)에 기초하여 복수의 전류 펄스 신호들(ICPD1~ICPDN, 도 2 참조)을 각각 제공한다. 즉 다중 차지 펌프는 지연된 업 신호(UPD)와 지연된 다운 신호(DND)에 기초하여 복수의 전류 펄스 신호들(ICP1~ICPN)로 구성되는 분산된 전류 신호(ICPD)를 제공한다.
루프 필터(150)는 분산된 전류 신호(ICPD)의 고 주파수 부분을 필터링하여 제어 전압(VC)으로 제공한다. 전압 제어 발진기(200)는 제어 전압(VC)에 기초하여 발진 주파수 신호(FV)를 제공한다. 여기서 발진 주파수 신호(FV)는 싱글-엔디드(single-ended) 신호일 수도 있고 차동(differential) 신호일 수도 있다. 분주 회로(300)는 제어 신호들(MC)에 응답하여 발진 주파수 신호(FV)를 분주하여 복수의 분주 주파수 신호들(FD1~FDN)로 제공한다. 시그마/델타 변조기(500)는 복수의 분주 주파수 신호들(FD1~FDN) 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신 호(CLK)와 데이터(DATA)를 시그마-델타 변조하여 변조 신호(MS)로 제공한다. 지연부(400)는 변조 신호(MS)를 N 번 지연시켜 제어 신호들(MC1~MCN)을 생성하고, 생성된 제어 신호들(MC1~MCN)을 분주 회로(300)에 인가한다.
도 2는 도 1에서 복수의 위상 검출기들(PFD1~PFD1), 복수의 지연 회로들(DELAY1~DELAYN) 및 복수의 차지 펌프들(CP1~CPN)Y1~DELAYN)의 연결관계를 나타낸다.
도 3a 및 도 3b는 도 2에서 복수의 지연 회로들(DELAY1~DELAYN) 각각의 지연값을 나타낸다.
도 2 내지 도 3b를 참조하면, 위상 검출기들(PFD1~PFD1) 각각은 지연 회로들(DELAY1~DELAYN) 각각과 연결되고, 지연 회로들(DELAY1~DELAYN) 각각차지 펌프들(CP1~CPN) 각각과 연결된다. 또한 지연 회로들(DELAY1~DELAYN)은 순서에 따라 지연값이 시간에 따라 증가할 수도 있고, 시간에 따라 감소할 수도 있다.
도 4a는 제2 지연부가 포함되지 않는 경우의 시간에 따른 복수의 전류 펄스 신호들(ICP1~ICPN)과 전류 신호(ICP)를 나타낸다. 즉, 도 4a는 도 1에서 제2 지연부(130)가 포함되지 않는 경우의 다중 차지 펌프(140)의 출력을 나타낸다.
도 4a를 참조하면, 복수의 전류 펄스 신호들(ICP1~ICPN)이 합산되어 전류 신호(CP)로 제공됨을 알 수 있다. 만일 전류 신호(CP)가 루프 필터(150)로 직접 입력되는 경우에, 루프 필터(150)는 저역 통과 필터이기는 하나 복수의 전류 펄스 신호들(ICP1~ICPN)이 합산되었으므로 고주파 성분을 완전히 제거하지는 못하게 된다. 따라서 루프 필터(150)의 출력인 제어 전압(VC)에는 리플이 발생하게 된다. 이 리 플로 인하여 스퍼가 발생하게 되며 시그마-델타 변조 노이즈가 증가할 수 있다.
도 4b 및 4c는 시간에 따른 복수의 전류 펄스들(ICPD1~ICPDN)과 분산된 전류 신호(ICPD)를 나타낸다. 즉 도 4b 및 도 4c는 도 1에서 제2 지연부(130)가 포함된 경우의 다중 차지 펌프(140)의 출력을 나타낸다.
도 4b 및 4c를 참조하면, 전류 펄스들(ICPD1~ICPDN)이 기준 주파수 신호(FR)의 한 주기(1/fFR)내에서 서로 중첩 되지 않도록 지연되어 출력되는 것을 알 수 있다. 따라서 이러한 전류 펄스들(ICPD1~ICPDN)의 합으로 나타나는 분산된 전류 신호(ICPD)에는 전류 펄스들(ICPD1~ICPDN)의 중첩되는 부분이 거의 나타나지 않게 된다. 따라서 분산된 전류 신호(ICPD)가 루프 필터(150)로 입력되면 고주파 성분이 거의 제거된다. 따라서 루프 필터(150)의 출력인 제어 전압(VC)에는 리플이 발생하지 않는다. 그러므로 스퍼가 발생하지 않고, 시그마-델타 변조 노이즈가 감소할 수 있다. 도 4b는 한주기 내에서 전류 펄스들(ICPD1~ICPDN)의 지연값(Δ*D~Δ*(N-1)D)이 시간에 따라 증가하고 도 4c는 지연값(Δ*D~Δ*(N-1)D)이 시간에 따라 감소하는 것을 나타낸다. 따라서 지연 회로들(DELAY1~DELAYN) 각각의 지연량을 조절하여 복수의 전류 펄스들(ICPD1~ICPDN)이 중첩되지 않도록 할 수 있다는 것을 알 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 1의 분주회로를 나타내는 블록도이다.
도 5를 참조하면, 분주 회로(300)는 프리스케일러(310)와 복수의 모듈러스 분주기들(320)을 포함한다.
도 5의 분주 회로(300)에서 프리스케일러(310)는 고정된 분주율, 예를 들어 4의 분주율을 갖는 분주기로 구현될 수 있다.
도 6은 도 5의 모듈러스 분주기들 중 모듈러스 분주기(MD1, 321)의 구성을 나타낸다.
모듈러스 분주기(321)는 위상 선택부(230), 제1 분주기(232), 카운팅부(240) 및 로직 게이트(234)를 포함한다. 위상 선택부(230)는 위상 제어기(231) 및 위상 스위치(233)를 포함한다. 카운팅부(240)는 메인 카운터(241)와 스왈로우 카운터(242)를 포함한다.
위상 선택부(230)는 위상 제어 신호(PCS)에 응답하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택하여 선택 주파수 신호(FS)로 제공한다. 위상 제어기(233)는 위상 제어 신호(PCS)에 따라 주파수 선택 신호(FSS)를 위상 스위치(231)에 제공한다. 위상 스위치(231)는 주파수 선택 신호(FSS)에 따라 스위칭하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택한다. 제1 분주기(232)는 고정된 제1 분주율, 예를 들어 16으로 분주하여 분주된 선택 주파수 신호(FSD)로 제공한다. 상기 카운팅부(240)는 제어 신호(MC)에 응답하여 분주된 선택 주파수 신호(FSD)를 카운팅하여 분주 주파수 신호(FD1)로 제공하고, 분주된 선택 주파수 신호(FSD)의 카운팅 구간을 나누어 모듈러스 제어 신호(MCS)로 제공한다. 메인 카운터(241)는 제어 신호(MC)에 응답하여 분주된 선택 주파수 신호(FSD)를 카운팅하여 카운팅 결과를 분주 주파수 신호(FD1)로 제공한다. 스왈로우 카운터(242) 는 상기 분주된 선택 주파수 신호(FSD)의 카운팅 구간을 나누어 상기 모듈러스 제어 신호(MCS)를 제공하고, 상기 분주 주파수 신호(FD1)에 의하여 리셋된다. 로직 게이트(234)는 모듈러스 제어 신호(MCS)와 분주된 선택 주파수 신호(FSD)를 낸드 연산하여 상기 위상 제어 신호(PCS)로 제공한다.
도 6의 모듈러스 분주기(321)도 복수개가 도 5의 프리스케일러(310)에 공통으로 연결된다.
도 7은 도 1의 제1 지연부를 나타내는 블록도이다.
도 7을 참조하면, 제1 지연부(400)는 지연 레지스터(410)와 재동기화기(420)를 포함할 수 있다. 제1 지연부(400)는 지연 레지스터(410)만을 포함하여 구성될 수도 있고, 또한 지연 레지스터(410)와 재동기화기(420)를 포함하여 구성될 수 있다.
도 8을 참조하여 후술하겠지만, 지연 레지스터(410)는 변조 신호(MS)를 지연시켜 N개의 제어 신호(MC1~MCN)를 생성한다. N 개의 제어 신호(MC1~MCN)의 지연 시간은 각각 다르다. 이렇게 생성된 제어 신호들(MC1~MCN)을 모듈러스 분주기들(320) 각각에 인가된다. 지연 레지스터(410)는 병렬 또는 직렬 연결된 복수의 지연셀들로 구성될 수 있다.
도 8은 도 7의 지연 레지스터를 나타내는 블록도이다.
도 8을 참조하면, 지연 레지스터(410)는 복수개의 지연셀들(delay cell, 411, 412, ...)이 직렬 연결되어 구성된다. 지연셀(411)은 변조 신호(MS)를 입력받는다. 지연셀들(411, 412,...) 각각은 제어 신호들(MC1, MC2,..., MCN)을 분주 회 로(350)에 제공한다. 따라서 지연 레지스터(410)는 변조 신호(MS)에 포함된 정량화 노이즈(즉 시그마-델타 변조 노이즈)의 고주파 성분을 PLL 루프를 거치면서 평균화하므로 정량화 노이즈의 레벨을 낮추는 역할을 한다. 재동기화기(420)는 지연 레지스터(410)의 출력을 재동기시켜 제어 신호들(MC1, ..., MCN)로 제공할 수 있다. 도 12b에서는 지연 레지스터(410)가 직렬 연결된 지연셀들(411, 412, ...)로 구성되는 실시예를 나타내었으나 지연 레지스터(410)는 복수개의 지연셀들이 병렬 연결되어 구성될 수도 있다.
도 9는 도 1의 시그마/델타 변조기 채용될 수 있는 본 발명의 일 실시예에 따른 4차 시그마/델타 변조기를 나타낸다.
도 9를 참조하면, 4차 시그마/델타 변조기(505)는 제1 내지 제4 지연기들(511, 512, 513, 514), 제1 내지 제6 가산기들(521, 522, 523, 524, 525, 526), 제1 내지 제4 피드백 계수 곱셈기들(531, 532, 533, 534) 및 양자화기(540)를 포함한다. 4차 시그마/델타 변조기(505)의 입력데이터(P)가 20비트인 경우 출력(Q)은 7-레벨일 수 있다.
도 10은 도 1의 시그마/델타 변조기에 채용될 수 있는 본 발명의 일 실시예에 따른 5차 시그마/델타 변조기를 나타낸다.
도 10을 참조하면, 5차 시그마/델타 변조기(555)는 제1 내지 제5 지연기들(561, 562, 563, 564, 565), 제1 내지 제7 가산기들(571, 572, 573, 574, 575, 576, 577), 제1 내지 제7 피드백 계수 곱셈기들(581, 582, 583, 584, 585) 및 양자화기(590)를 포함한다. 5차 시그마/델타 변조기(555)의 입력 데이터(P)가 20비트인 경우 출력(Q)은 13-레벨일 수 있다.
도시하지는 않았지만, 도 9 및 도 10의 시그마/델타 변조기의 출력(Q)에는 한 단(one-tap)의 디지털 FIR 필터(1+z-1) 가 연결되어 성능 비교에 이용될 수도 있다. 4차 및 5차 시그마/델타 변조기를 사용하여 정량화 노이즈를 저주파 영역에서 고주파 영역으로 옮길 수 있으므로 노이즈 특성이 향상된다.
도 11은 본 발명의 다른 실시예에 따른 주파수 합성기를 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 주파수 합성기(600)는 다중 위상 검출기(610), 다중 차지 펌프(620), 루프 필터(630), 전압 제어 발진기(640), 분주 회로(650), 지연부(660), 시그마-델타 모듈레이터(670) 및 위상 제어 유닛(680)을 포함한다.
다중 위상 검출기(610)는 복수의 위상 검출기들(PFD1~PFD1)을 포함하고, 기준 주파수 신호(FR)와 복수의 위상 분주 주파수 신호들(FDC1~FDCN) 각각의 위상차에 기초한 복수비트의 업 신호(UP)와 다운 신호(DN)를 제공한다. 즉 복수의 위상 검출기들(PFD1~PFD1) 각각에서 단일 비트의 업 신호(UP)와 다운 신호(DN)가 제공된다.
다중 차지 펌프(620)는 복수의 차지 펌프들(CP1~CPN)을 포함하고, 각각이 단일 비트의 업 신호(UP)와 다운 신호(DN)에 기초하여 복수의 전류 펄스 신호들(ICP1~ICPN, 도 2 참조)을 각각 제공한다. 즉 다중 차지 펌프는 업 신호(UP)와 다운 신호(DN)에 기초하여 복수의 전류 펄스 신호들(ICP1~ICPN)로 구성되는 전류 신호(ICP)를 제공한다.
루프 필터(630)는 전류 신호(ICP)의 고 주파수 부분을 필터링하여 제어 전압(VC)으로 제공한다. 전압 제어 발진기(640)는 제어 전압(VC)에 기초하여 발진 주파수 신호(FV)를 제공한다. 여기서 발진 주파수 신호(FV)는 싱글-엔디드(single-ended) 신호일 수도 있고 차동(differential) 신호일 수도 있다. 분주 회로(650)는 제어 신호들(MC)에 응답하여 발진 주파수 신호(FV)를 분주하여 복수의 분주 주파수 신호들(FD1~FDN)로 제공한다. 시그마/델타 변조기(670)는 복수의 분주 주파수 신호들(FD1~FDN) 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호(CLK)와 데이터(DATA)를 시그마-델타 변조하여 변조 신호(MS)로 제공한다. 지연부(660)는 변조 신호(MS)를 N 번 지연시켜 제어 신호들(MC1~MCN)을 생성하고, 생성된 제어 신호들(MC1~MCN)을 분주 회로(650)에 인가한다.
위상 제어 유닛(680)은 복수의 분주 주파수 신호들(FD1~FDN)과 기준 주파수 신호(FR)를 수신하고, 복수의 위상 분주 주파수 신호들(FDC1~FDCN)을 제공한다.
도 12는 도 11의 위상 제어 유닛의 구성을 나타내는 블록도이다.
도 12를 참조하면, 위상 제어 유닛(680)은 제1 분주기(681) 및 복수의 제2 분주기들(682, 683, 684, 685)을 포함한다. 도 12의 실시예에서는 분주기들(681~685)의 분주율이 2이고, N이 4이고, 분주 주파수 신호들(FD1~FDN)과 기준 주파수 신호(FR)가 차동 신호인 경우의 실시예이다.
다시 도 12를 참조하면, 제1 분주기(681)는 기준 주파수 신호(FR)을 2분주하 여 제1 주파수 신호들(FRD0, FRD90, FRD180, FRD270)을 제공한다. 제1 주파수 신호들(FRD0, FRD90, FRD180, FRD270)은 서로 90도의 위상 차이를 갖는다. 분주기(682)는 분주 주파수 신호(FD1)를 2 분주하여 제2 주파수 신호들(FD1D0, FD1D90, FD1D180, FD1D270)을 제공한다. 제2 주파수 신호들(FD1D0, FD1D90, FD1D180, FD1D270)도 서로 90도의 위상 차이를 갖는다. 분주기(683)는 분주 주파수 신호(FD2)를 2 분주하여 제2 주파수 신호들(FD2D0, FD2D90, FD2D180, FD2D270)을 제공한다. 제2 주파수 신호들(FD2D0, FD2D90, FD2D180, FD2D270)도 서로 90도의 위상 차이를 갖는다. 분주기(684)는 분주 주파수 신호(FD3)를 2 분주하여 제2 주파수 신호들(FD3D0, FD3D90, FD3D180, FD3D270)을 제공한다. 제2 주파수 신호들(FD3D0, FD3D90, FD3D180, FD3D270)도 서로 90도의 위상 차이를 갖는다. 분주기(685)는 분주 주파수 신호(FD4)를 2 분주하여 제2 주파수 신호들(FD4D0, FD4D90, FD4D180, FD4D270)을 제공한다. 제2 주파수 신호들(FD4D0, FD4D90, FD4D180, FD4D270)도 서로 90도의 위상 차이를 갖는다.
제1 분주기(681)는 제1 주파수 신호들(FRD0, FRD90, FRD180, FRD270)을 각각 위상 검출기들(PFD1, PFD2, PFD3, PFD4)에 제공한다. 즉 주파수 신호(FRD0)는 위상 검출기(PFD1)에 제공되고, 주파수 신호(FRD1)는 위상 검출기(PFD2)에 제공되고, 주파수 신호(FRD3)는 위상 검출기(PFD3)에 제공되고, 주파수 신호(FRD4)는 위상 검출기(PFD4)에 제공된다. 또한 주파수 신호(FD1D0)는 위상 검출기(PFD1)에 제공되고, 주파수 신호(FD2D90)는 위상 검출기(PFD2)에 제공되고, 주파수 신호(FD3D180)는 위상 검출기(PFD3)에 제공되고, 주파수 신호(FD4D270)는 위상 검출기(PFD4)에 제공된 다. 따라서 주파주 검출기(PFD1)는 주파수 신호(FRD0)와 주파수 신호(FD1D0)신호의 위상 차이를 검출하고, 위상 검출기(PFD2)는 주파수 신호(FRD90)와 주파수 신호(FD2D90)신호의 위상 차이를 검출하고, 위상 검출기(PFD3)는 주파수 신호(FRD180)와 주파수 신호(FD3D180)신호의 위상 차이를 검출하고, 위상 검출기(PFD4)는 주파수 신호(FRD270)와 주파수 신호(FD4D270)의 위상 차이를 검출한다.
즉 위상 제어부(680)는 기준 주파수 신호(FR)를 동일한 위상 차이를 갖는 복수의 제1 주파수 신호들(FRD0, FRD90, FRD180, FRD270)로 분주하고, 복수의 분주 주파수 신호들(FD1~FD4) 각각을 동일한 위상 차이를 갖는 복수의 제2 주파수 신호들(FD1D0, FD1D90, FD1D180, FD1D270, FD2D0, FD2D90, FD2D180, FD2D270, FD3D0, FD3D90, FD3D180, FD3D270, FD4D0, FD4D90, FD4D180, FD4D270)로 분주하여, 복수의 제2 주파수 신호들(FD1D0, FD1D90, FD1D180, FD1D270, FD2D0, FD2D90, FD2D180, FD2D270, FD3D0, FD3D90, FD3D180, FD3D270, FD4D0, FD4D90, FD4D180, FD4D270) 중 복수의 제1 주파수 신호들(FRD0, FRD90, FRD180, FRD270)과 동일한 위상의 주파수 신호들(FD1D0, FD2D90, FD3D180, FD4D270)을 복수의 위상 분주 주파수 신호들(FDC1, FDC4)로 제공한다.
여기서 90도의 위상 차이는 T(주기)/4 만큼의 딜레이를 의미하므로 상 검출기들(PFD1, PFD2, PFD3, PFD4) 각각에서 출력되는 업 신호(PU)와 다운 신호(DN)도 T(주기)/4 만큼의 딜레이를 가지게 된다. 따라서 차지 펌프들(CP1~CP4)에서 출력되는 전류 펄스 신호(ICP1~ICP4)들 각각도 (주기)/4 만큼의 딜레이를 가지게 되어 전류 신호(ICP)가 서로 겹치지 않게 된다. 따라서 전류 신호(ICP)가 루프 필터(630) 로 입력되면 고주파 성분이 거의 제거된다. 따라서 루프 필터(630)의 출력인 제어 전압(VC)에는 리플이 발생하지 않는다. 그러므로 스퍼가 발생하지 않고, 시그마-델타 변조 노이즈가 감소할 수 있다. 다시 말하면, 도 1의 실시예에서는 제2 지연부(140)를 이용하여 다중 차지 펌프(130)의 출력들을 지연시켜서 스퍼를 방지하였으나, 도 11의 실시예에서는 위상 제어부(680)를 이용하여 다중 차지 펌프(620)의 입력들을 지연시켜 스퍼를 방지함을 알 수 있다.
도 13을 본 발명의 실시예에 따른 주파수 합성기가 채용될 수 있는 응용 회로(application circuit)를 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 응용 회로(700)는 데이터 처리부(710), 주파수 합성기(800) 및 파워 증폭기(720)를 포함한다.
데이터 처리부(710)는 동상 신호(I)와 직교 신호(Q)로 구성되는 기저 대역 데이터(BASEBAND)를 처리하여 진폭 신호(A)와 위상 신호(P)로 분리한다. 주파수 합성기(800)는 기준 주파수 신호(FR)와 위상 신호(P)에 기초하여 발진 주파수 신호(FV)를 생성한다. 파워 증폭기(620)는 발진 주파수 신호(FV)와 진폭 신호(A)를 합성하여 송신 신호(TS)를 출력한다.
여기서 데이터 처리부(710)는 CORDIC(Coordinate Rotational Digital Computer)로 구현되어 좌표계상에서 I 신호축과 Q 신호축에 대한 좌표 성분으로 표시된 기저대역 데이터(BASEBAND)를 위상 성분, 즉 위상 신호(P)와 진폭 성분, 즉 진폭 신호(A)로 변환한다. 주파수 합성기(800)는 위상 신호(P)에 기초하여 기준 주파수 신호(FR)로부터 발진 주파수 신호(FV)를 생성하고, 파워 증폭기(620)는 발진 주파수 신호(FV)를 수신하고 진폭 신호(A)에 부합하는 출력 레벨을 갖는 전송 신호(TS), 즉 반송파가 출력되도록 한다.
도 13의 응용 회로(700)의 주파수 합성기(700)에는 도 1 및 도 11의 주파수 합성기(10, 600)가 채용될 수 있다. 이 경우 도 13의 응용회로(700)는 폴라 송신기(polar transmitter)일 수 있다.
일반적으로 극 변조 방식에서 기저대역의 대역폭이 PLL의 루프 대역폭보다 크면 전송 신호에서 루프 대역폭보다 큰 영역은 손실되게 된다. 이를 방지하기 위하여 PLL의 루프 대역폭을 늘리면 시그마/델타 변조 노이즈가 증가하여 전송 신호에 노이즈 성분이 많이 섞이게 된다.
하지만 본 발명의 주파수 합성기를 포함하는 도 13의 응용 회로(폴라 송신기) 상기한 바와 같이 스퍼를 감소시켜 시그마/델타 변조 노이즈를 감소시킬 수 있다. 따라서 WCDMA와 같은 기저대역 데이터의 대역폭이 넓은 경우에도 PLL의 루프 대역폭을 넓힐 수 있으므로 기저대역 데이터의 손실 없이 전송 신호(TS)를 생성할 수 있다.
본 발명에 실시예들에 따르면, 주파수 합성기에 포함되는 다중 차지 펌프의 복수의 출력들 또는 입력들을 서로 다른 지연량만큼 지연시켜 스퍼를 감소시킬 수 있다. 따라서 이러한 PLL을 직접상 변조(direct phase modulation) 분야에 사용할 경우 넓은 기저 대역 데이터의 대역폭이 요구되는 분야에 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 주파수 합성기를 나타내는 블록도이다.
도 2는 도 1에서 복수의 위상 검출기들, 복수의 차지 펌프들 및 복수의 지연 회로들의 연결관계를 나타낸다.
도 3a 및 도 3b는 도 2에서 복수의 지연 회로들 각각의 지연값을 나타낸다.
도 4a는 제2 지연부가 포함되지 않는 경우의 시간에 따른 복수의 전류 펄스들과 전류 신호를 나타낸다.
도 4b 및 4c는 시간에 따른 복수의 전류 펄스들과 분산된 전류 신호를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 도 1의 분주회로를 나타내는 블록도이다.
도 6은 도 5의 모듈러스 분주기들 중 하나의 모듈러스 분주기의 구성을 나타낸다.
도 7은 도 1의 제1 지연부를 나타내는 블록도이다.
도 8은 도 7의 지연 레지스터를 나타내는 블록도이다.
도 9는 도 1의 시그마/델타 변조기 채용될 수 있는 본 발명의 일 실시예에 따른 4차 시그마/델타 변조기를 나타낸다.
도 10은 도 1의 시그마/델타 변조기에 채용될 수 있는 본 발명의 일 실시예에 따른 5차 시그마/델타 변조기를 나타낸다.
도 11은 본 발명의 다른 실시예에 따른 주파수 합성기를 나타내는 블록도이 다.
도 12는 도 11의 위상 제어 유닛의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예에 따른 주파수 합성기가 채용될 수 있는 응용 회로(application circuit)를 나타내는 블록도이다.

Claims (10)

  1. 기준 주파수 신호와 복수의 분주 주파수 신호들 각각의 위상차에 기초한 복수비트의 업 신호와 다운 신호를 지연시켜 지연된 업 신호와 지연된 다운 신호로 제공하는 분산형 위상 검출기 회로;
    상기 지연된 업 신호와 상기 지연된 다운 신호의 각 비트에 기초하여 복수의 전류 펄스들로 구성되는 분산된 전류 신호를 제공하는 다중 차지 펌프;
    상기 분산된 전류 신호를 필터링하여 제어 전압으로 제공하는 루프 필터;
    상기 제어 전압에 기초하여 발진 주파수 신호를 제공하는 전압 제어 발진기; 및
    복수의 제어 신호들에 응답하여 상기 발진 주파수 신호를 분주하여 상기 복수의 분주 주파수 신호들로 제공하는 분주 회로를 포함하는 주파수 합성기.
  2. 제1항에 있어서,
    상기 복수의 분주 주파수 신호들 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호와 데이터를 시그마-델타 변조하여 변조 신호로 제공하는 시그마-델타 변조기; 및
    상기 변조 신호를 평균화하여 상기 위상 고정루프에 제어 신호들로 제공하는 제1 지연부를 더 포함하는 것을 특징으로 하는 주파수 합성기.
  3. 제1항에 있어서,
    상기 분산형 위상 검출기 회로는,
    상기 기준 주파수 신호와 상기 분주 주파수 신호들 각각의 위상차에 기초한 상기 복수비트의 업 신호와 다운 신호를 생성하는 다중 위상 검출기; 및
    상기 업 신호와 상기 다운 신호를 상기 기준 주파수 신호의 주기 내에서 서로 다른 지연시간만큼 지연시켜 상기 지연된 업 신호와 상기 지연된 다운 신호로 제공하는 복수의 지연 회로들을 포함하는 제2 지연부를 포함하는 것을 특징으로 하는 주파수 합성기.
  4. 제3항에 있어서, 상기 서로 다른 지연 시간은 상기 한 주기 내에서 시간에 따라 증가하는 것을 특징으로 하는 주파수 합성기.
  5. 제3항에 있어서, 상기 서로 다른 지연 시간은 상기 한 주기 내에서 시간에 따라 감소하는 것을 특징으로 하는 주파수 합성기.
  6. 제1항에 있어서,
    상기 분주 회로는,
    상기 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 중간 주파수 신호들을 생성하는 프리스케일러; 및
    상기 프리스케일러에 공통으로 연결되고 상기 복수의 중간 주파수 신호들을 상기 제어 신호에 응답하여 각각의 분주율로 분주하여 상기 복수의 분주 주파수 신호들을 제공하는 복수의 모듈러스 분주기들을 포함하는 분주 회로.
  7. 기준 주파수 신호와 복수의 분주 주파수 신호들 각각의 위상차에 기초한 복 복수비트의 업 신호와 다운 신호를 제공하는 다중 위상 검출기;
    상기 업 신호와 상기 다운 신호의 각 비트에 기초하여 제공되는 복수의 전류 펄스 신호들을 포함하는 전류 신호를 제공하는 다중 차치 펌프;
    상기 전류 신호를 필터링하여 제어 전압으로 변환하여 제공하는 루프 필터;
    상기 제어 전압에 기초하여 발진 주파수 신호를 제공하는 전압 제어 발진기;
    복수의 제어 신호들에 응답하여 상기 발진 주파수 신호를 분주하여 복수의 분주 주파수 신호들로 제공하는 분주 회로; 및
    상기 기준 주파수 신호를 동일한 위상 차이를 갖는 복수의 제1 주파수 신호들로 분주하고, 상기 복수의 분주 주파수 신호들 각각을 동일한 위상 차이를 갖는 복수의 제2 주파수 신호들로 분주하여, 상기 복수의 제2 주파수 신호들 중 상기 복수의 제1 주파수 신호들과 동일한 위상이 주파수 신호들을 상기 복수의 위상 분주 주파수 신호들로 제공하는 위상 제어부를 포함하는 주파수 합성기.
  8. 제7항에 있어서, 상기 위상 제어부는
    상기 기준 주파수 신호에 기초하여 상기 제1 주파수 신호들을 제공하는 제1 분주기; 및
    상기 분주 주파수 신호들에 기초하여 상기 제2 주파수 신호들을 제공하는 복수의 제2 분주기들을 포함하는 것을 특징으로 하는 주파수 합성기.
  9. 제8항에 있어서, 상기 다중 위상 검출기는,
    상기 제1 주파수 신호들과 상기 위상 분주 주파수 신호들 각각의 위상 차이를 각각 검출하는 복수의 위상 검출기들을 포함하는 것을 특징으로 하는 주파수 합성기.
  10. 기저 대역 데이터를 처리하여 진폭 신호와 위상 신호로 변환하는 데이터 처리부;
    기준 주파수 신호와 상기 위상 신호에 기초하여 발진 주파수 신호를 생성하는 주파수 합성기; 및
    상기 발진 주파수와 상기 진폭 신호를 합성하여 전송 신호를 출력하는 파워 증폭기를 포함하고,
    상기 주파수 합성기는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각에 기초하여 발진 주파수 신호를 제공하며, 상기 기준 주파수 신호와 상기 분주 주파수 신호들의 주파수 차이에 따른 업 신호와 다운 신호를 시간적으로 분산시켜 중첩을 방지하는 분산형 위상 검출기 회로를 포함하는 폴라 송신기(polar transmitter).
KR1020090058018A 2009-06-29 2009-06-29 주파수 합성기 및 폴라 송신기 KR20110000766A (ko)

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