KR101575199B1

KR101575199B1 - 분주 회로, 주파수 합성기 및 응용 회로

Info

Publication number: KR101575199B1
Application number: KR1020090018606A
Authority: KR
Inventors: 수에이 위; 이우근; 고상수; 박병하; 안형기; 추우승; 위안펑 순; 지후아 왕
Original assignee: 칭화대학교; 삼성전자주식회사
Priority date: 2009-03-04
Filing date: 2009-03-04
Publication date: 2015-12-07
Also published as: US8446190B2; KR20100099985A; US20100225361A1

Abstract

분주회로 및 이를 구비하는 주파수 합성기가 개시된다. 분주회로는 프리스케일러 및 복수의 모듈러스 분주기들을 포함한다. 프리스케일러는 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 중간 주파수 신호들을 생성하고, 제1 주파수로 동작한다. 복수의 모듈러스 분주기들은 프리스케일러에 공통으로 연결되고 복수의 중간 주파수 신호들을 제어 신호에 따른 각각의 분주율로 분주하여 복수의 분주 주파수 신호들을 각각 제공한다.

Description

분주 회로, 주파수 합성기 및 응용 회로{Frequency divider, frequency synthesizer and application circuit}

본 발명은 주파수 합성 분야에 관한 것으로, 보다 상세하게는 분주 회로, 이를 포함하는 주파수 합성기 및 이를 상기 주파수 합성기를 구비하는 응용 회로에 관한 것이다.

위상 고정 루프(PLL)는 주파수를 합성하는데 널리 사용된다.

PLL을 사용한 주파수 합성기에는 정수-N 방식과 분수-N 방식이 있다. 정수-N 방식은 출력 주파수를 분주하는 N 값을 고정하여 사용하는 것이고, 분수-N 방식은 N을 둘 이상의 값을 선택함으로써, 여러번의 분주를 통해 선택된 값들을 보간하는 결과를 얻음으로서 분주되는 값이 소수가 되는 방식이다. 통상적으로 정수-N 방식은 루프 대역폭(loop bandwidth)과 채널 간격(channel spacing)과의 트레이드-오프(trade-off) 때문에 다양한 규격을 만족하기가 어려운 반면, 분수-N 방식은 대역폭이 넓고, 채널 간격은 좁게 구현 가능하므로 PLL 제한점들을 완화시킨다고 알려져 있다. 하지만 이러한 분수-N 방식에서는 프랙셔널 스퍼가 존재하게 된다. 이러한 프랙셔널 스퍼를 줄이기 위하여 시그마/델타 변조기를 이용한 주파수 합성기가 도입되었으나 이러한 시그마/델타 변조기를 이용한 주파수 합성기에서는 정량화 노이즈를 비롯한 시그마/델타 변조 노이즈가 발생하는 문제점이 있다.

본 발명의 일 목적은 전력 소모 및 회로 크기를 감소시킬 수 있는 멀티-모듈러스 분주 회로를 제공하는데 있다.

본 발명의 다른 목적은 전력 소모 및 회로 크기를 감소시키고 시그마/델타 변조 노이즈를 감소할 수 있는 주파수 합성기를 제공하는데 있다.

본 발명의 또 다른 목적은 상기 주파수 합성기를 구비하는 응용 회로를 제공하는데 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 분주 회로는 프리스케일러 및 복수의 모듈러스 분주기들을 포함한다. 상기 프리스케일러는 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 중간 주파수 신호들을 생성하며, 제1 주파수로 동작한다. 상기 복수의 모듈러스 분주기들은 상기 프리스케일러에 공통으로 연결되고 상기 복수의 중간 주파수 신호들을 제어 신호에 응답하여 각각의 분주율로 분주하여 복수의 분주 주파수 신호들을 제공하며, 상기 제1 주파수 보다 낮은 제2 주파수로 동작한다.

실시예에 있어서, 상기 프리스케일러는 제1 분주기, 로직 레벨 변환기 및 중첩 방지 회로를 포함할 수 있다. 상기 제1 분주기는 상기 발진 주파수 신호를 고정 된 제1 분주율로 분주하여 서로 동일한 위상차를 갖는 복수의 제1 주파수 신호들로 제공한다. 상기 로직 레벨 변환기는 상기 제1 주파수 신호들을 제1 레벨에서 제2 레벨로 변환하여 서로 동일한 위상차를 갖는 제2 주파수 신호들로 제공한다. 상기 중첩 방지 회로는 상기 복수의 제2 주파수 신호들 중 인접하는 두 신호들의 중첩을 방지하여 상기 복수의 중간 주파수 신호들로 제공한다.

실시예에 있어서, 상기 제1 레벨은 전류-모드 로직 레벨이고, 상기 제2 레벨은 씨모스 로직 레벨일 수 있다.

상기 중첩 방지 회로는 상기 인접하는 두 신호들 중 위상이 빠른 제2 주파수 신호를 지연시키는 지연셀, 및 상기 위상이 빠른 제2 주파수 신호의 반전 신호와 상기 인접하는 두 신호들 중 위상이 느린 제2 주파수 신호를 논리곱 연산하는 앤드 게이트를 포함할 수 있다.

실시예에 있어서, 상기 복수의 모듈러스 분주기들 각각은 상기 제어 신호중 복수의 위상 제어 비트들에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 제1 클럭 신호로 제공하는 위상 쉬프터 및 상기 제어 신호중 복수의 모듈러스 제어 비트들에 응답하여 상기 제1 클럭 신호를 제1 분주 범위 중 하나의 분주율로 분주하여 상기 분주 주파수 신호로 제공하는 프로그래머블 카운터를 포함할 수 있다.

상기 위상 쉬프터는 제어 워드에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 상기 제1 클럭 신호로 제공하는 제1 선택기, 상기 제어 워드에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 상기 제1 클럭 신호보다 90도 위상이 앞서는 제2 클럭 신호로 제공하는 제2 선택기, 상기 제1 클럭 신호에 동기되어 상기 제어 워드를 로딩하는 제1 레지스터, 상기 제2 클럭 신호에 동기되어 상기 로딩된 제어 워드를 버퍼링하는 제2 레지스터, 및 상기 프로그래머블 카운터로부터 제공되는 인에이블 신호의 논리 레벨에 따라 상기 위상 제어 비트들이 상기 제어 워드로서 상기 제1 레지스터에 입력되는 것을 결정하는 논리 게이트를 포함할 수 있다.

상기 프로그래머블 카운터는 상기 모듈러스 제어 비트들 각각에 응답하여 제2 분주율 및 제3 분주율 중 하나의 분주율로 입력클럭 신호를 분주하는 복수의 캐스캐이드 연결된 제2 분주기들을 포함하고, 상기 인에이블 신호는 상기 분주 주파수 신호의 한 주기 동안 한번 인에이블될 수 있다.

상기 제2 분주기들 각각은 상기 제어 비트들 각각이 제1 논리 레벨인 경우는 상기 제2 분주율로 분주하고, 상기 제어 비트들 각각이 제2 논리 레벨인 경우는 상기 제3 분주율로 분주할 수 있다.

실시예에 있어서, 상기 복수의 모듈러스 분주기들 각각은 위상 선택부, 제1 분주기, 카운팅부 및 논리 게이트를 포함할 수 있다. 상기 위상 선택부는 위상 제어 신호에 응답하여 상기 복수의 중간 주파수 신호들중 하나를 선택하여 선택 주파수 신호로 제공한다. 상기 제1 분주기는 상기 선택 주파수 신호를 고정된 제1 분주율로 분주하여 분주된 선택 주파수 신호로 제공한다. 상기 카운팅부는 상기 제어 신호에 응답하여 상기 분주된 선택 주파수 신호를 카운팅하여 상기 분주 주파수 신호로 제공하고, 상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 모듈러스 제어 신호로 제공한다. 상기 논리 게이트는 상기 모듈러스 제어 신호와 상기 분주된 선택 주파수 신호에 응답하여 상기 위상 제어 신호를 제공하는 로직 게이트를 포함할 수 있다.

상기 위상 선택부는 상기 분주 제어 신호에 응답하여 주파수 선택 신호를 제공하는 위상 제어기, 및 상기 주파수 선택 신호에 따라 스위칭하여 상기 복수의 비중첩 주파수들 중 하나를 선택하는 위상 스위치를 포함할 수 있다.

상기 카운팅부는 상기 제어 신호에 응답하여 상기 분주된 선택 주파수 신호를 카운팅하고 카운팅 결과를 상기 분주 주파수 신호로 제공하는 메인 카운터, 및 상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 상기 모듈러스 제어 신호를 제공하고, 상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 서로 다른 카운팅 계수로 카운팅하여 상기 모듈러스 제어 신호를 제공하고, 상기 분주 주파수 신호에 의하여 리셋되는 스왈로우 카운터를 포함할 수 있다.

본 발명이 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 주파수 합성기는 위상고정루프, 시그마/델타 변조기 및 지연부를 포함한다. 상기 위상고정루프는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각에 기초하여 발진 주파수 신호를 제공하고, 프리스케일러와 상기 프리스케일러를 공유하여 상기 복수의 분주 주파수 신호들을 제공하는 복수의 모듈러스 분주기들로 구성되는 분주 회로를 구비한다. 상기 시그마/델타 변조기는 상기 복수의 분주 주파수 신호들 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호와 데이터를 시그마-델타 변조하여 변조 신호로 제공한다. 상기 지연부는 상기 변조 신호를 평균화하여 상기 위상 고정 루프에 제어 신호들로 제공한다.

실시예에 있어서, 상기 위상 고정 루프는 멀티플 위상 검출기, 멀티플 차지 펌프, 루프 필터, 전압 제어 발진기를 더 포함할 수 있다. 상기 멀티플 위상 검출기는 상기 기준 주파수 신호와 상기 분주 주파수 신호들 각각의 위상차에 기초한 복수비트의 업 신호와 다운 신호를 제공한다. 상기 멀티플 차지 펌프는 상기 업 신호와 상기 다운 신호에 기초하여 전류 신호를 제공한다. 상기 루프 필터는 상기 전류 신호를 필터링하고 제어 전압으로 변환하여 제공한다. 상기 전압 제어 발진기는 제어 전압에 기초하여 상기 발진 주파수 신호를 제공한다.

실시예에 있어서, 상기 하나의 프리스케일러는 제1 주파수로 동작하며 상기 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 복수의 중간 주파수 신호들을 생성하고, 상기 모듈러스 분주기들은 상기 제1 주파수보다 낮은 제2 주파수로 동작하고, 제어 신호에 응답하여 상기 복수의 중간 주파수 신호들을 각각의 분주율로 분주하여 상기 분주 주파수 신호들로 제공할 수 있다.

실시예에 있어서, 상기 복수의 모듈러스 분주기들 각각은 상기 제어 신호중 복수의 위상 제어 비트들에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 제1 클럭 신호로 제공하는 위상 쉬프터 및 상기 제어 신호중 복수의 모듈러스 제어 비트들에 응답하여 상기 제1 클럭 신호를 가변 분주율로 분주하여 상기 분주 주파수 신호로 제공하는 프로그래머블 카운터를 포함할 수 있다.

실시예에 있어서, 상기 복수의 모듈러스 분주기들 각각은 위상 제어 신호에 응답하여 상기 복수의 중간 주파수 신호들중 하나를 선택하여 선택 주파수 신호로 제공하는 위상 선택부, 상기 선택 주파수 신호를 고정된 제1 분주율로 분주하여 분주된 선택 주파수 신호로 제공하는 제1 분주기, 상기 제어 신호에 응답하여 상기 분주된 선택 주파수 신호를 카운팅하여 상기 분주 주파수 신호로 제공하고, 상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 모듈러스 제어 신호로 제공하는 카운팅부 및 상기 모듈러스 제어 신호와 상기 분주된 선택 주파수 신호에 응답하여 상기 위상 제어 신호를 제공하는 논리 게이트를 포함할 수 있다.

실시예에 있어서, 상기 지연부는 상기 변조 신호를 평균화하여 상기 변조 신호의 정량화 노이즈를 감소시켜 상기 제어 신호들로 제공하는 지연 레지스터를 포함할 수 있다.

상기 지연부는 상기 변조 신호를 평균화하여 상기 변조 신호의 정량화 노이즈를 감소키는 지연 레지스터 및 상기 지연 레지스터의 출력을 재동기시켜 상기 제어 신호들로 제공하는 재동기화기를 포함할 수 있다.

상기 시그마/델타 변조기는 4차 또는 5차 시그마/델타 변조기일 수 있다.

본 발명이 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 응용 회로는 데이터 처리부, 주파수 합성기 및 파워 증폭기를 포함한다. 상기 데이터 처리부는 기저 대역 데이터를 처리하여 진폭 신호와 위상 신호로 변환한다. 상기 주파수 합성기는 기준 주파수 신호와 상기 위상 신호에 기초하여 발진 주파수 신호를 생성한다. 상기 파워 증폭기는 상기 발진 주파수와 상기 진폭 신호를 합성하여 전송 신호를 출력한다. 상기 주파수 합성기는 상기 주파수 합성기는 기준 주파수 신호와 복수의 분주 주파수 신호들 각각에 기초하여 발진 주파수 신호를 제공하며, 프리스케일러와 상기 프리스케일러를 공유하여 상기 복수의 분주 주파수 신호들을 제공하는 복수의 모듈러스 분주기들을 갖는 분주회로를 구비하는 위상 고정 루프를 포함한다.

상기 주파수 합성기는 상기 복수의 분주 주파수 신호들 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호와 데이터를 시그마-델타 변조하여 변조 신호로 제공하는 시그마/델타 변조기 및 상기 변조 신호를 평균화하여 상기 위상 고정루프에 제어 신호들로 제공하는 지연부를 더 포함할 수 있다.

상기 응용 회로는 폴라 송신기일 수 있다.

본 발명에 실시예들에 따르면, 고정된 고주파수로 동작하는 하나의 프리스케일러와 이를 공유하며 가변 저주파수로 동작하는 복수의 모듈러스 분주기들을 구비하는 멀티-모듈러스 분주회로를 이용하여 주파수를 합성하므로 전력소모 및 회로 크기를 감소시킬 수 있으며 지연 레지스터를 구비하는 주파수 합성기를 이용하여 시그마/델타 노이즈를 감소시킬 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 분주 회로를 나타내는 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 분주 회로(10)는 프리스케일러(100) 및 복수의 모듈러스 분주기들(200, MD1,.., MDN)을 포함한다.

상기 프리스케일러(100)는 발진 주파수 신호(FV)에 기초하여 복수의 중간 주파수 신호들, 여기서는4 개의 중간 주파수 신호들(F0, F90, F180, F270)을 생성한다. 여기서 발진 주파수 신호(FV)는 싱글-엔디드(single-ended) 신호일 수도 있고, 차동(differential) 신호일 수도 있다. 또한 발진 주파수 신호(FV)는 제1 로직 레벨의 신호일 수 있다. 또한 상기 프리스케일러(100)는 발진 주파수 신호(FV)의 주파수로 동작하므로 상대적으로 높은 주파수로 동작하여 전력 소모가 크다.

중간 주파수 신호들(F0, F90, F180, F270)은 서로 동일한 위상차를 갖는 주파수 신호들이며 제2 로직 레벨의 신호들이다. 예를 들어, 중간 주파수 신호들(F0, F90, F180, F270)은 서로 90도의 위상차를 갖을 수 있다. 실시예에서 제1 로직 레벨은 CML(current mode level) 레벨이고, 제2 로직 레벨은 CMOS 로직 레벨일 수 있다.

복수의 모듈러스 분주기들(200, MD1,.., MDN)은 상기 프리스케일러(100)에 공통으로 연결되고, 복수의 모듈러스 분주기들(MD1,.., MDN) 각각은 제어 신호(MC)에 따라 각각의 분주율로 중간 주파수 신호들(F0, F90, F180, F270)을 분주하여 복수의 분주 주파수 신호들(FD1, FD2, ...,FDN)로 제공한다.

도 2는 본 발명의 일 실시예에 따라 도 1의 프리스케일러의 구성을 나타내는 블록도이다.

도 2를 참조하면, 프리스케일러(100)는 제1 분주기(110), 로직 레벨 변환기(120), 및 중첩 방지 회로(130)를 포함한다. 제1 분주기(100)는 상기 발진 주파수 신호(FV)를 고정된 분주율, 예를 들어 4로 분주하여 서로 동일한 위상차를 갖는 제1 주파수 신호들(FI0, FI90, FI180, FI270)을 제공한다. 제1 주파수 신호들(FI0, FI90, FI180, FI270)로 서로 동일한 위상 차이, 예를 들어 90도의 위상차이를 갖으며 CML 레벨의 신호들이다. 상기 로직 레벨 변환기(120)는 제1 주파수 신호들(FI0, FI90, FI180, FI270)의 로직 레벨을 CML 레벨에서 CMOS 레벨로 변환하여 제2 주파수 신호들((FO0, FO90, FO180, FO270)로 제공한다. 중첩 방지 회로(130)는 제2 주파수 신호들(FO0, FO90, FO180, FO270)중 인접하는 두 신호들, 즉 서로 90도의 위상차이가 나는 신호들의 중첩을 방지하여 중간 주파수 신호들(F0, F90, F180, F270)로 제공한다.

도 3은 도 2의 중첩 방지 회로(130)를 나타내는 회로도이다.

도 3을 참조하면, 중첩 방지 회로(130)는 지연셀(131) 및 논리 게이트(133)를 포함한다. 지연셀(131)은 제2 주파수 신호들((FO0, FO90, FO180, FO270)의 인접하는 두 주파수 신호들(FOi+1, FOi) 중 위상이 빠른 주파수 신호(FOi+1)를 지연시킨다. 논리 게이트(133)는 위상이 빠른 주파수 신호(FOi+1)가 반전된 신호와 위상이 90도 느린 주파수 신호(FOi)를 논리곱 연산하여 중간 주파수 신호(Fi)로 제공한다.

다음의 [표 1]은 위상이 빠른 주파수 신호(FOi+1), 위상이 90도 느린 주파수 신호(FOi) 및 중간 주파수 신호(Fi)의 관계를 나타낸다.

[표 1]

FOi+1	FOi	Fi
FO90	FO0	F0
FO180	FO90	F90
FO270	FO180	F180
FO0	FO270	F270

도 4는 도 1의 모듈러스 분주기들(200) 중 하나의 모듈러스 분주기(MD1)를 나타내는 블록도이다. 도 1의 모듈러스 분주기들(200) 각각은 모듈러스 분주기(MD1)와 동일한 구성을 가지므로 모듈러스 분주기(MD1)에 대하여만 설명한다.

도 4를 참조하면, 모듈러스 분주기(210)는 위상 쉬프터(220) 및 프로그래머 블 카운터(260)를 포함한다. 이하에서는 제어 신호(MC)가 6비트 신호이고, 하위 2 비트는 위상 제어 비트이고 상위 4비트는 모듈러스 제어 비트라고 한다.

위상 쉬프터(220)는 제어 신호(MC[5:0]) 중 위상 제어 비트(MC[1:0])에 따라서 중간 주파수 신호들(F0, F90, F180, F270)들 중 하나의 주파수 신호를 선택하여 제1 클럭 신호(CLK1)로 제공한다. 또한 위상 쉬프터(220)는 위상 제어 비트(MC[1:0])에 따라서 4~7의 분주율 중 하나의 분주율로 중간 주파수 신호들(F0, F90, F180, F270)을 분주한다. 프로그래머블 카운터(260)는 모듈러스 제어 비트(MC[5:2])에 응답하여 제1 클럭 신호(CLK1)를 분주하여 분주 주파수 신호(FD1)로 제공한다.

도 5는 도 4의 위상 쉬프터(220)의 구성을 나타낸다.

도 5를 참조하면, 위상 쉬프터(220)는 논리 게이트(221), 합산기(222), 제1 레지스터(223), 제2 레지스터(224), 제1 선택기(225), 제2 선택기(226)를 포함한다. 제1 선택기(225)는 제어 워드(CW)에 응답하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택하여 제1 클럭 신호(CLK1)로 제공한다. 제2 선택기(226)는 제어 워드(CW)에 응답하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택하여 제2 클럭 신호(CLK2)로 제공한다. 여기서 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK)보다 위상이 90 앞선다. 아래의 [표 2]는 제어 워드(CW)에 따라 선택되는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 나타낸다.

[표 2]

CLK1	CLK2
F270	F0
F180	F270
F90	F180
F0	F90

제1 레지스터(223)는 제1 클럭 신호(CLK1)에 동기되어 제어 워드(WC)를 로딩한다. 제2 레지스터(224)는 제2 클럭 신호(CLK2)에 동기되어 상기 제1 레지스터(223)에 로딩된 제어 워드(WC)를 버퍼링한다. 제1 레지스터(223)와 제2 레지스터(224)는 디-플립플롭으로 구현될 수 있다.

논리 게이트(221)는 인에이블 신호(EN)의 논리 레벨에 따라 위상 제어 비트(MC[1:0])가 제어 워드로서 상기 제1 레지스터(223)에 입력되는 것을 결정한다. 상기 인에이블 신호(EN)가 로직 로우인 경우에는 제1 레지스터(223)에는 제2 레지스터(224)의 출력이 피드백되어 입력된다. 상기 인에이블 신호(EN)가 로직 하이인 경우에는 제1 레지스터(223)에는 위상 제어 비트(MC[1:0])와 제2 레지스터(224)의 출력이 합산기(221)에서 합산되어 입력된다.

아래의 [표 3]은 위상 제어 비트(MC[1:0])에 따른 위상 쉬프터(220)의 평균 분주율을 나타낸다.

[표 3]

MC[1:0]	평균 분주율
00	4/4=1.00
01	5/4=1.25
10	6/4=1.50
11	7/4=1.75

도 6은 도 4의 프로그래머블 카운터(260)를 나타내는 블록도이다.

도 6을 참조하면, 프로그래머블 카운터(260)는 캐스캐이드 연결된 복수의 분주기들(261, 262, 263, 264)을 포함하여 구성된다. 분주기(261)는 제1 클럭 신 호(CLK)를 입력받고 모듈러스 제어 비트(MC[2])에 따라 2 또는 3 중에서 하나로 제1 클럭 신호(CLK1)를 분주하여 출력 신호(OUT1)로 제공한다. 분주기(262)는 출력 신호(OUT1)를 입력받고 모듈러스 제어 비트(MC[3])에 따라 2 또는 3 중에서 하나로 출력 신호(OUT1)를 분주하여 출력 신호(OUT2)로 제공한다. 분주기(263)는 출력 신호(OUT2)를 입력받고 모듈러스 제어 비트(MC[4])에 따라 2 또는 3 중에서 하나로 출력 신호(OUT2)를 분주하여 출력 신호(OUT3)로 제공한다. 분주기(264)는 출력 신호(OUT3)를 입력받고 모듈러스 제어 비트(MC[5])에 따라 2 또는 3 중에서 하나로 출력 신호(OUT3)를 분주하여 분주 주파수 신호(FD1)로 제공한다. 여기서 2 또는 3의 분주율은 하나의 실시예이고 다른 분주율도 가능하다. 또한 분주기(264)는 인에이블 출력(ENO)은 분주기(263)의 인에이블 입력(ENI)과 연결되고, 분주기(263)의 인에이블 출력(ENO)은 분주기(262)의 인에이블 입력(ENI)와 연결되고, 분주기(262)의 인에이블 출력(ENI)은 분주기(261)의 인에이블 입력(ENI)과 연결되고, 분주기(261)의 인에이블 출력(ENO)에서는 인에이블 신호(EN)가 제공된다. 인에이블 신호(EN)는 도 5에서와 마찬가지로 위상 쉬프터(220)에 제공되어 인에이블 신호(EN)는 분주 주파수 신호(FD1)의 한 주기 동안에 한번만 인에이블 된다.

아래의 [표 4]는 모듈러스 제어 비트(MC[5:2])에 따른 프로그래머블 카운터(260)의 분주율을 나타내는 표이다.

[표 4]

MC[5:2]	분주율
0000	16
0001	17
0010	18
...	...
1111	31

[표 4]에 나타나듯이 복수의 분주기들(261, 262, 263, 264)에 입력되는 모듈러스 제어 비트(MC[5:2])의 각 비트가 로직 하이이면 분주기들(261, 262, 263, 264) 각각은 3으로 분주하고 로직 로우이면 분주기들(261, 262, 263, 264) 각각은 2로 분주한다. 물론 다른 실시예에서는 모듈러스 제어 비트(MC[5:2])의 각 비트가 로직 로우이면 분주기들(261, 262, 263, 264) 각각은 3으로 분주하고 로직 하이이면 분주기들(261, 262, 263, 264) 각각은 2로 분주할 수도 있다. 따라서 프로그래머블 카운터(260)는 모듈러스 제어 비트(MC[5:2])에 따라서 16 내지 31의 분주율 중 하나로 제1 클럭 신호를 분주하여 분주 주파수 신호(FD1)로 제공한다.

도 7은 도 2의 프리스케일러에서 제공되는 중간 주파수 신호들(F0, F90, F180, F270)을 나타내는 파형도이다.

도 7을 참조하면, 중간 주파수 신호들(F0, F90, F180, F270)을 모두 동일한 주파수를 가지며, 서로 90도의 위상차이를 가진다는 것을 알 수 있다.

도 8a 내지 도 8c는 위상 제어 비트(MC[1:0])와 모듈러스 제어 비트(MC[5:2])에 따라 도 6의 인에이블 신호(EN)와 출력 신호들(OUT1, OUT2, OUT3, OUT)을 나타내는 파형도이다.

도 8a 내지 도 8c에서 출력 신호(OUT)는 도 6의 분주 주파수 신호(FD1)에 해당한다. 또한 도 8a 내지 도 8c에서는 설명의 편의상 도 7의 중간 주파수 신호 들(F0, F90, F180, F270)을 같이 도시하였다.

도 8a는 위상 제어 비트(MC[1:0])가 '01'이고, 모듈러스 제어 비트(MC[5:2])가 '0000'인 경우이다. 도 8b는 위상 제어 비트(MC[1:0])가 '01'이고, 모듈러스 제어 비트(MC[5:2])가 '0001'인 경우이다. 도 8는 위상 제어 비트(MC[1:0])가 '01'이고, 모듈러스 제어 비트(MC[5:2])가 '0011'인 경우이다.

도 8a 내지 도 8c를 참조하면, 인에이블 신호(EN)는 출력 신호(OUT), 즉 분주 주파수 신호(FD1)의 한 주기 동안에 한번만 인에이블되는 것을 알 수 있다. 또한 로직 하이인 모듈러스 제어 비트(MC[5:2])를 입력받는 분주기의 출력 신호(OUT2 또는 OUT3)는 분주 주파수 신호(FD1)의 한 주기 동안에 한번만 분주율 3으로 분주하는 것을 알 수 있다.

도 5의 멀티-모듈러스 분주회로(210)는 복수개가 도 1의 프리스케일러(100)에 공통으로 연결된다. 또한 프리스케일러(100)에 포함되는 제1 분주기(110)만이 고정된 분주율을 가지고 발진 주파수 신호(FV)의 주파수로 동작하게 되므로 전력 소모와 회로 면적을 감소시킬 수 있다.

도 9는 본 발명의 다른 실시예에 따른 도 1의 분주회로를 나타내는 블록도이다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 분주회로(20)는 프리스케일러(105)와 복수의 모듈러스 분주기들(215)을 포함한다.

도 9의 분주 회로(20)에서 프리스케일러(105)는 고정된 분주율, 예를 들어 4의 분주율을 갖는 분주기(105)로 구현될 수 있다.

도 10은 도 9의 모듈러스 분주기들(215)중 모듈러스 분주기(216, MD2)의 구성을 나타낸다.

모듈러스 분주기(216)는 위상 선택부(230), 제1 분주기(232), 카운팅부(240) 및 로직 게이트(234)를 포함한다. 위상 선택부(230)는 위상 제어기(231) 및 위상 스위치(233)를 포함한다. 카운팅부(240)는 메인 카운터(241)와 스왈로우 카운터(242)를 포함한다.

위상 선택부(230)는 위상 제어 신호(PCS)에 응답하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택하여 선택 주파수 신호(FS)로 제공한다. 위상 제어기(233)는 위상 제어 신호(PCS)에 따라 주파수 선택 신호(FSS)를 위상 스위치(231)에 제공한다. 위상 스위치(231)는 주파수 선택 신호(FSS)에 따라 스위칭하여 중간 주파수 신호들(F0, F90, F180, F270) 중 하나를 선택한다. 제1 분주기(232)는 고정된 제1 분주율, 예를 들어 16으로 분주하여 분주된 선택 주파수 신호(FSD)로 제공한다. 상기 카운팅부(240)는 제어 신호(MC)에 응답하여 분주된 선택 주파수 신호(FSD)를 카운팅하여 분주 주파수 신호(FD1)로 제공하고, 분주된 선택 주파수 신호(FSD)의 카운팅 구간을 나누어 모듈러스 제어 신호(MCS)로 제공한다. 메인 카운터(241)는 제어 신호(MC)에 응답하여 분주된 선택 주파수 신호(FSD)를 카운팅하여 카운팅 결과를 분주 주파수 신호(FD1)로 제공한다. 스왈로우 카운터(242)는 상기 분주된 선택 주파수 신호(FSD)의 카운팅 구간을 나누어 상기 모듈러스 제어 신호(MCS)를 제공하고, 상기 분주 주파수 신호(FD1)에 의하여 리셋된다. 로직 게이트(234)는 모듈러스 제어 신호(MCS)와 분주된 선택 주파수 신호(FSD)를 낸드 연산하여 상기 위상 제어 신호(PCS)로 제공한다.

도 10의 멀티-모듈러스 분주회로(216)도 복수개가 도 9의 프리스케일러(105)에 공통으로 연결된다. 또한 프리스케일러(105)는 고정된 분주율을 가지고 발진 주파수 신호(FV)의 주파수로 동작하므로 전력 소모와 회로 면적을 감소시킬 수 있다.

도 11은 본 발명의 일 실시예에 따른 주파수 합성기를 나타내는 블록도이다.

도 11을 참조하면, 본 발명의 일 실시예에 따른 주파수 합성기(300)는 위상 고정 루프(PLL; 305), 지연부(400), 및 시그마/델타 변조기(500)를 포함한다.

PLL(305)은 기준 주파수 신호(FR)와 복수의 분주 주파수 신호들(FD1~FDN) 각각에 기초하여, 발진 주파수 신호(FV)를 제공한다. 여기서 발진 주파수 신호(FV)는 싱글-엔디드(single-ended) 신호일 수도 있고 차동(differential) 신호일 수도 있다. 시그마/델타 변조기(500)는 복수의 분주 주파수 신호들(FD1~FDN) 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호(CLK)와 데이터(DATA)를 시그마-델타 변조하여 변조 신호(MS)로 제공한다. 지연부(400)는 변조 신호(MS)를 N 번 지연시켜 제어 신호들(MC1~MCN)을 생성하고, 생성된 제어 신호들(MC1~MCN)을 멀티-모듈러스 분주기들(200, 215)에 인가한다. 멀티-모듈러스 분주기들(200, 215)에 인가된 제어 신호들(MC1~MCN)은 멀티플 위상 검출기(310) 및 멀티플 차지 펌프(320)를 거치면서 변조신호(MS)의 고주파 노이즈 성분이 감소하게 된다.

위상 고정 루프(305)는 멀티플 위상 검출기(310), 멀티플 차지 펌프(320), 루프 필터(330), 전압 제어 발진기(340) 및 분주회로(350)를 포함한다.

멀티플 위상 검출기(310)는 단위 위상 검출기(PFD1)를 복수개 포함하고, 기준 주파수 신호(FR)와 분주 주파수 신호들(FD1~FDN)의 위상을 비교하고 각각의 위상차에 기초한 복수비트의 업 신호(UN)와 다운 신호(DN)를 제공한다. 멀티플 차지 펌프(320)는 업 신호(UN)와 다운 신호(DN)에 기초하여 전류 신호(CO)를 제공한다. 전류 신호(CO)도 싱글-엔디드(single-ended) 신호일 수도 있고 차동(differential) 신호일 수도 있다. 도시하지는 않았지만 멀티플 차지 펌프(320)는 복수의 차지 펌프들을 포함하여 구성될 수 있다. 루프 필터(330)는 전류 신호(CO)를 필터링하여 제어 전압(VC)으로 제공한다. 제어 전압(VC)도 싱글-엔디드(single-ended) 신호일 수도 있고 차동(differential) 신호일 수도 있다. 전압 제어 발진기(340)는 제어 전압(VC)에 기초하여 발진 주파수 신호(FV)를 제공한다. 분주 회로(350)는 발진 주파수 신호(FV) 입력받아 제어 신호들(MC1, ..., MCN)에 응답하여 각각의 분주율로 분주하여 분주 주파수 신호들(FD1~FDN)로 제공한다. 상기 전압 제어 발진기(340)는 LC 발진기일 수 있다.

도 1 내지 도 10을 참조하며 설명된 본 발명의 실시예들에 따른 멀티-모듈러스 분주 회로들이 도 11의 분주 회로(350)에 채용될 수 있다. 따라서 분주 회로(350)는 제1 주파수로 동작하는 프리스케일러(도 1의 100 또는 도 9의 105) 및 프리스케일러와 공통으로 연결되고, 제1 주파수보다 낮은 제2 주파수로 동작하는 복수의 모듈러스 분주기들(200, 215)을 포함하여 구성될 수 있다.

도 12a는 도 11의 지연부(400)를 나타내는 블록도이다.

도 12a를 참조하면, 지연부(400)는 지연 레지스터(410)와 재동기화기(420)를 포함할 수 있다. 지연부(400)는 지연 레지스터(410)만을 포함하여 구성될 수도 있고, 또한 지연 레지스터(410)와 재동기화기(420)를 포함하여 구성될 수 있다.

도 12b를 참조하여 후술하겠지만, 지연 레지스터(410)는 변조 신호(MS)를 지연시켜 N개의 제어 신호(MC1~MCN)를 생성한다. N 개의 제어 신호(MC1~MCN)의 지연 시간은 각각 다르다. 이렇게 생성된 제어 신호들(MC1~MCN)을 멀티-모듈러스 분주기들(200, 215)에 인가된다. 멀티-모듈러스 분주기들(200, 215)에 인가된 제어 신호들(MC1~MCN)은 멀티플 위상 검출기(310) 및 멀티플 차지 펌프(320)를 거치면서 변조신호(MS)에 포함된 정량화 노이즈(시그마/델타 변조로부터 비롯됨)의 고주파 성분이 평균화되어 감소하게 된다. 지연 레지스터(410)는 병렬 또는 직렬 연결된 복수의 지연셀들로 구성될 수 있다.

도 12b는 도 12a의 지연 레지스터를 나타내는 블록도이다.

도 12b를 참조하면, 지연 레지스터(410)는 복수개의 지연셀들(delay cell, 411, 412, ...)이 직렬 연결되어 구성된다. 지연셀(411)은 변조 신호(MS)를 입력받는다. 지연셀들(411, 412,...) 각각은 제어 신호들(MC1, MC2,..., MCN)을 분주 회로(350)에 제공한다. 따라서 지연 레지스터(410)는 변조 신호(MS)에 포함된 정량화 노이즈(즉 시그마-델타 변조 노이즈)의 고주파 성분을 PLL 루프를 거치면서 평균화하므로 정량화 노이즈의 레벨을 낮추는 역할을 한다. 재동기화기(420)는 지연 레지스터(410)의 출력을 재동기시켜 제어 신호들(MC1, ..., MCN)로 제공할 수 있다. 도 12b에서는 지연 레지스터(410)가 직렬 연결된 지연셀들(411, 412, ...)로 구성되는 실시예를 나타내었으나 지연 레지스터(410)는 복수개의 지연셀들이 병렬 연결되어 구성될 수도 있다.

도 13은 도 11의 시그마/델타 변조기 채용될 수 있는 본 발명의 일 실시예에 따른 4차 시그마/델타 변조기를 나타낸다.

도 13을 참조하면, 4차 시그마/델타 변조기(505)는 제1 내지 제4 지연기들(511, 512, 513, 514), 제1 내지 제6 가산기들(521, 522, 523, 524, 525, 526), 제1 내지 제4 피드백 계수 곱셈기들(531, 532, 533, 534) 및 양자화기(540)를 포함한다. 4차 시그마/델타 변조기(505)의 입력데이터(P)가 20비트인 경우 출력(Q)은 7-레벨일 수 있다.

도 14는 도 11의 시그마/델타 변조기에 채용될 수 있는 본 발명의 일 실시예에 따른 5차 시그마/델타 변조기를 나타낸다.

도 14를 참조하면, 5차 시그마/델타 변조기(555)는 제1 내지 제5 지연기들(561, 562, 563, 564, 565), 제1 내지 제7 가산기들(571, 572, 573, 574, 575, 576, 577), 제1 내지 제7 피드백 계수 곱셈기들(581, 582, 583, 584, 585) 및 양자화기(590)를 포함한다. 5차 시그마/델타 변조기(555)의 입력 데이터(P)가 20비트인 경우 출력(Q)은 13-레벨일 수 있다.

도시하지는 않았지만, 도 13 및 도 14의 시그마/델타 변조기의 출력(Q)에는 한 단(one-tap)의 디지털 FIR 필터(1+z^-1) 가 연결되어 성능 비교에 이용될 수도 있다. 4차 및 5차 시그마/델타 변조기를 사용하여 정량화 노이즈를 저주파 영역에서 고주파 영역으로 옮길 수 있으므로 노이즈 특성이 향상된다.

도 15는 본 발명의 실시예에 따른 주파수 합성기가 채용될 수 있는 응용 회로(application circuit)를 나타내는 블록도이다.

도 15를 참조하면, 본 발명의 일 실시예에 따른 응용 회로(600)는 데이터 처리부(610), 주파수 합성기(700) 및 파워 증폭기(620)를 포함한다.

데이터 처리부(610)는 동상 신호(I)와 직교 신호(Q)로 구성되는 기저 대역 데이터(BASEBAND)를 처리하여 진폭 신호(A)와 위상 신호(P)로 분리한다. 주파수 합성기(700)는 기준 주파수 신호(FR)와 위상 신호(P)에 기초하여 발진 주파수 신호(FV)를 생성한다. 파워 증폭기(620)는 발진 주파수 신호(FV)와 진폭 신호(A)를 합성하여 송신 신호(TS)를 출력한다.

여기서 데이터 처리부(610)는 CORDIC(Coordinate Rotational Digital Computer)로 구현되어 좌표계상에서 I 신호축과 Q 신호축에 대한 좌표 성분으로 표시된 기저대역 데이터(BASEBAND)를 위상 성분, 즉 위상 신호(P)와 진폭 성분, 즉 진폭 신호(A)로 변환한다.주파수 합성기(700)는 위상 신호(P)에 기초하여 기준 주파수 신호(FR)로부터 발진 주파수 신호(FV)를 생성하고, 파워 증폭기(620)는 발진 주파수 신호(FV)를 수신하고 진폭 신호(A)에 부합하는 출력 레벨을 갖는 전송 신호(TS), 즉 반송파가 출력되도록 한다.

도 15의 응용 회로(600)의 주파수 합성기(700)에는 도 11의 주파수 합성기(300)가 채용될 수 있다. 이 경우 도 15의 응용회로(600)는 폴라 송신기(polar transmitter)일 수 있다.

도 16은 본 발명의 일 실시예에 따른 도 11의 주파수 합성기를 포함하는 폴 라 송신기를 나타낸다.

도 16을 참조하면, 폴라 송신기는 데이터 처리부(610), 파워 증폭기(620), 도 11의 주파수 합성기(300) 및 가산기(710)를 포함한다. 주파수 합성기(300)는 멀티플 위상 검출기(310), 멀티플 차지 펌프(320), 루프 필터(340), 전압 제어 발진기(340), 분주 회로(350), 지연부(400) 및 시그마/델타 변조기(500)를 포함한다.

가산기(710)는 기준 주파수 신호(FR)와 데이터 처리부(610)로부터 제공되는 위상 신호(P)를 합산하여 멀티플 위상 검출기(310)에 제공한다.

일반적으로 극 변조 방식에서 기저대역의 대역폭이 PLL의 루프 대역폭보다 크면 전송 신호에서 루프 대역폭보다 큰 영역은 손실되게 된다. 이를 방지하기 위하여 PLL의 루프 대역폭을 늘리면 시그마/델타 변조 노이즈가 증가하여 전송 신호에 노이즈 성분이 많이 섞이게 된다.

하지만 본 발명의 주파수 합성기를 포함하는 도 15의 응용 회로 및 도 16의 폴라 송신기에서는 지연부(400)에 포함되는 도 12의 지연 레지스터(210)와 분주 회로(350)가 하나의 프리스케일러와 이를 공유하는 복수의 모듈러스 분주기들로 구성되어 있으므로 시그마/델타 변조 노이즈를 감소시킬 수 있다. 따라서 WCDMA와 같은 기저대역 데이터의 대역폭이 넓은 경우에도 PLL의 루프 대역폭을 넓힐 수 있으므로 기저대역 데이터의 손실 없이 전송 신호(TS)를 생성할 수 있다.

도 16의 폴라 송신기는 도 15의 응용회로의 하나의 실시예일 뿐 본 발명의 응용 회로가 이에 제한되지는 않는다.

본 발명에 실시예들에 따르면, 고정된 고주파수로 동작하는 하나의 프리스케일러와 이를 공유하며 가변 저주파수로 동작하는 복수의 모듈러스 분주기들을 구비하는 분주회로를 이용하여 주파수를 합성하므로 전력소모 및 회로 크기를 감소시킬 수 있다. 또한 지연 레지스터를 이용하여 정량화 노이즈를 감소시킬 수 있어 시그마/델타 변조 노이즈에 의한 위상 노이즈의 증가 없이 PLL의 루프 대역폭을 넓힐 수 있다. 따라서 이러한 PLL을 직접상 변조(direct phase modulation) 분야에 사용할 경우 넓은 기저 대역 데이터의 대역폭이 요구되는 분야에 적용할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 3은 도 2의 중첩 방지 회로를 나타내는 회로도이다.

도 4는 도 1의 모듈러스 분주기들 중 하나의 모듈러스 분주기(MD1)를 나타내는 블록도이다.

도 5는 도 4의 위상 쉬프터의 구성을 나타낸다.

도 6은 도 4의 프로그래머블 카운터를 나타내는 블록도이다.

도 9는 본 발명의 다른 실시예에 따른 분주회로를 나타내는 블록도이다.

도 10은 도 9의 모듈러스 분주기들중 모듈러스 분주기(MD2)의 구성을 나타낸다.

도 12a는 도 11의 지연부를 나타내는 블록도이다.

도 12b는 도 12a의 지연 레지스터를 나타내는 블록도이다.

도 16은 본 발명의 일 실시예에 따른 도 11의 주파수 합성기를 포함하는 폴라 송신기를 나타낸다.

Claims

발진 주파수 신호에 기초하여 동일한 위상차를 갖는 중간 주파수 신호들을 생성하는, 제1 주파수로 동작하는 프리스케일러; 및

상기 프리스케일러에 공통으로 연결되고 상기 복수의 중간 주파수 신호들을 제어 신호에 응답하여 각각의 분주율로 분주하여 복수의 분주 주파수 신호들을 제공하는, 상기 제1 주파수 보다 낮은 제2 주파수로 동작하는 복수의 모듈러스 분주기들을 포함하고,

상기 프리스케일러는,

상기 발진 주파수 신호를 고정된 제1 분주율로 분주하여 서로 동일한 위상차를 갖는 복수의 제1 주파수 신호들로 제공하는 제1 분주기;

상기 제1 주파수 신호들의 로직 레벨을 제1 레벨에서 제2 레벨로 변환하여 서로 동일한 위상차를 갖는 제2 주파수 신호들로 제공하는 로직 레벨 변환기; 및

상기 복수의 제2 주파수 신호들 중 인접하는 두 신호들의 중첩을 방지하여 상기 복수의 중간 주파수 신호들로 제공하는 중첩 방지 회로를 포함하고,

상기 중첩 방지 회로는,

상기 인접하는 두 신호들 중 위상이 빠른 제2 주파수 신호를 지연시키는 지연셀; 및

상기 위상이 빠른 제2 주파수 신호의 반전 신호와 상기 인접하는 두 신호들 중 위상이 느린 제2 주파수 신호를 논리곱 연산하는 앤드 게이트를 포함하는 분주회로.
삭제
제1항에 있어서, 상기 제1 레벨은 전류-모드 로직 레벨이고, 상기 제2 레벨은 씨모스 로직 레벨이고,

상기 복수의 모듈러스 분주기들 각각은,

상기 제어 신호중 복수의 위상 제어 비트들에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 제1 클럭 신호로 제공하는 위상 쉬프터; 및

상기 제어 신호중 복수의 모듈러스 제어 비트들에 응답하여 상기 제1 클럭 신호를 제1 분주 범위 중 하나의 분주율로 분주하여 상기 분주 주파수 신호로 제공하는 프로그래머블 카운터를 포함하는 것을 특징으로 하는 분주 회로.
삭제
삭제
제3항에 있어서, 상기 위상 쉬프터는,

제어 워드에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 상기 제1 클럭 신호로 제공하는 제1 선택기;

상기 제어 워드에 응답하여 상기 복수의 중간 주파수 신호들 중 하나를 선택하여 상기 제1 클럭 신호보다 90도 위상이 앞서는 제2 클럭 신호로 제공하는 제2 선택기;

상기 제1 클럭 신호에 동기되어 상기 제어 워드를 로딩하는 제1 레지스터;

상기 제2 클럭 신호에 동기되어 상기 로딩된 제어 워드를 버퍼링하는 제2 레지스터; 및

상기 프로그래머블 카운터로부터 제공되는 인에이블 신호의 논리 레벨에 따라 상기 위상 제어 비트들이 상기 제어 워드로서 상기 제1 레지스터에 입력되는 것을 결정하는 논리 게이트를 포함하는 것을 특징으로 하는 분주 회로.
제6항에 있어서, 상기 프로그래머블 카운터는,

상기 모듈러스 제어 비트들 각각에 응답하여 제2 분주율 및 제3 분주율 중 하나의 분주율로 입력클럭 신호를 분주하는 복수의 캐스캐이드 연결된 제2 분주기들을 포함하고,

상기 인에이블 신호는 상기 분주 주파수 신호의 한 주기 동안 한번 인에이블되고,

상기 제2 분주기들 각각은 상기 모듈러스 제어 비트들 각각이 제1 논리 레벨인 경우는 상기 제2 분주율로 분주하고, 상기 제어 비트들 각각이 제2 논리 레벨인 경우는 상기 제3 분주율로 분주하는 것을 특징으로 하는 분주 회로.
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제1항에 있어서, 상기 복수의 모듈러스 분주기들 각각은,

위상 제어 신호에 응답하여 상기 복수의 중간 주파수 신호들중 하나를 선택하여 선택 주파수 신호로 제공하는 위상 선택부;

상기 선택 주파수 신호를 고정된 제1 분주율로 분주하여 분주된 선택 주파수 신호로 제공하는 제1 분주기;

상기 제어 신호에 응답하여 상기 분주된 선택 주파수 신호를 카운팅하여 상기 분주 주파수 신호로 제공하고, 상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 모듈러스 제어 신호로 제공하는 카운팅부; 및

상기 모듈러스 제어 신호와 상기 분주된 선택 주파수 신호에 응답하여 상기 위상 제어 신호를 제공하는 논리 게이트를 포함하는 것을 특징으로 하는 분주 회로.
제9항에 있어서, 상기 위상 선택부는,

상기 위상 제어 신호에 응답하여 주파수 선택 신호를 제공하는 위상 제어기; 및

상기 주파수 선택 신호에 따라 스위칭하여 상기 복수의 중간 주파수들 중 하나를 선택하는 위상 스위치를 포함하고,

상기 카운팅부는,

상기 제어 신호에 응답하여 상기 분주된 선택 주파수 신호를 카운팅하고 카운팅 결과를 상기 분주 주파수 신호로 제공하는 메인 카운터; 및

상기 분주된 선택 주파수 신호의 카운팅 구간을 나누어 서로 다른 카운팅 계수로 카운팅하여 상기 모듈러스 제어 신호를 제공하고, 상기 분주 주파수 신호에 의하여 리셋되는 스왈로우 카운터를 포함하는 것을 특징으로 하는 분주 회로.
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기준 주파수 신호와 복수의 분주 주파수 신호들 각각에 기초하여 발진 주파수 신호를 제공하고, 프리스케일러와 상기 프리스케일러를 공유하여 상기 복수의 분주 주파수 신호들을 제공하는 복수의 모듈러스 분주기들로 구성되는 분주 회로를 구비하는 위상 고정 루프;

상기 복수의 분주 주파수 신호들 중 하나의 주파수 신호에 동기되어 동작하며, 클럭 신호와 데이터를 시그마-델타 변조하여 변조 신호로 제공하는 시그마-델타 변조기; 및

상기 변조 신호를 평균화하여 상기 위상 고정루프에 제어 신호들로 제공하는 지연부를 포함하고,

상기 지연부는

상기 변조 신호를 지연시켜 상기 변조 신호의 정량화 노이즈를 감소키는 지연 레지스터; 및

상기 지연 레지스터의 출력을 재동기시켜 상기 제어 신호들로 제공하는 재동기화기를 포함하는 주파수 합성기.
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제12항에 있어서,

상기 하나의 프리스케일러는 제1 주파수로 동작하며 상기 발진 주파수 신호에 기초하여 동일한 위상차를 갖는 복수의 중간 주파수 신호들을 생성하고,

상기 모듈러스 분주기들은 상기 제1 주파수보다 낮은 제2 주파수로 동작하고, 제어 신호에 응답하여 상기 복수의 중간 주파수 신호들을 각각의 분주율로 분주하여 상기 분주 주파수 신호들로 제공하는 것을 특징으로 하는 주파수 합성기.
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제12항에 있어서,

상기 시그마-델타 변조기는 4차 또는 5차 시그마/델타 변조기인 것을 특징으로 하는 주파수 합성기.
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